KR101446332B1 - 멀티 플러그를 이용한 멀티 비트 ｏｔｐ 메모리 소자와 그제조 및 동작방법 - Google Patents

Abstract

멀티 플러그를 이용한 멀티 비트 OTP 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서, 캐소드, 애노드, 상기 애노드에 연결된 링크 및 상기 링크와 상기 캐소드를 연결하는 제1 연결수단을 포함하는, 한번의 동작으로 데이터를 저장하거나 읽을 수 있는 멀티 비트 메모리 소자를 제공한다. 상기 링크와 상기 애노드는 상기 캐소드보다 낮은 위치에 구비될 수 있다. 그리고 상기 링크와 상기 애노드는 상기 캐소드보다 높은 위치에 구비될 수도 있다. 또한, 상기 캐소드, 상기 애노드, 상기 링크 및 상기 제1 연결수단은 모두 동일면 상에 구비될 수도 있다.

Description

멀티 플러그를 이용한 멀티 비트 ＯＴＰ 메모리 소자와 그 제조 및 동작방법{Multi bit OTP(One Time Programmable) memory device using multi plug and methods of manufacturing and operating the same}

본 발명은 메모리 소자 및 이에 관련된 방법에 관한 것으로써, 보다 자세하게는 멀티 플러그를 이용한 멀티 비트 OTP 메모리 소자와 그 제조 및 동작방법에 관한 것이다.

현재의 전자장치는 빠른 속도로 소형화되고 있다. 전자장치의 소형화에 의해 사용자들은 다양한 전자장치를 간편하게 휴대할 수 있다. 앞으로 전자장치의 소형화는 더욱 빨라질 전망인데, 이와 같은 전자장치의 소형화는 반소체 소자의 집적도 증가 없이는 사실상 불가능하다.

따라서 전자장치의 소형화와 반도체 소자의 집적도 증가는 불가분의 관계에 있다. 반도체 소자의 집적도를 높이기 위해서는 주어진 면적에 가능한 많은 반도체 소자를 형성할 필요가 있다.

반도체 소자의 집적도를 계속 증가시키기 위해서는 기본적으로 선폭을 좁게 가공할 수 있어야 한다. 현재의 반도체 기술은 나노 수준의 선폭 가공 기술을 소개 하고 있다. 그렇지만, 물리적 한계로 인해서 선폭을 무한히 좁게 가공하기는 불가능하다. 따라서 주어진 면적에 형성되는 반도체 소자의 수를 증가시키는 방식으로 반도체 소자의 집적도를 증가시키는데는 한계가 있다.

이러한 한계를 극복할 수 있는 방법으로 하나로 1비트 데이터가 저장되는 반도체 소자를 멀티 비트 데이터 반도체 소자, 곧 적어도 2 비트 이상의 데이터를 저장할 수 있는 반도체 소자로 대체하는 것이다.

이론적으로, 동일 면적에 1비트 데이터 반도체 소자 대신에 2비트 데이터 반도체 소자가 형성되면, 반도체 소자의 집적도는 두배로 증가될 수 있다.

이에 따라 최근에는 스토리지 노드에 다양한 메모리 특성을 나타내는 물질을 포함하고 다양한 형태를 갖는 멀티 비트 반도체 소자, 곧 멀티 비트 메모리 소자가 소개되고 있다.

본 발명은 멀티 비트 프로그램이 가능하면서 집적도를 높일 수 있는 메모리 소자를 제공한다.

본 발명은 또한 이러한 메모리 소자의 제조 방법을 제공한다.

본 발명은 또한 이러한 메모리 소자의 동작 방법을 제공한다.

본 발명의 일 실시예에 따르면, 캐소드(cathode), 애노드(anode), 상기 애노드에 연결된 링크(link) 및 상기 링크와 상기 캐소드를 연결하는 제1 연결수단을 포함하는 메모리 소자를 제공한다.

이러한 메모리 소자에서 상기 캐소드, 상기 애노드, 상기 링크 및 상기 제1 연결수단은 모두 동일면 상에 구비될 수 있다. 상기 제1 연결수단은 상기 동일면과 이격되게 구비될 수도 있다.

상기 캐소드와 상기 애노드는 상기 링크보다 높은 곳에 위치할 수 있고, 상기 애노드와 상기 링크는 제2 연결수단으로 연결될 수 있다. 이때, 상기 애노드와 상기 캐소드는 동일한 높이로 구비될 수 있다.

상기 캐소드, 상기 애노드 및 상기 링크는 단층 또는 복층일 수 있다.

상기 제1 연결수단은 적어도 하나의 플러그를 포함하고, 상기 플러그는 단층이거나 중심층과 상기 중심층을 감싸는 외피층을 포함하는 복층일 수 있다.

상기 캐소드, 상기 애노드, 상기 링크 및 상기 제1 연결수단은 단층 또는 복층일 수 있다.

상기 제2 연결수단은 상기 제1 연결수단과 동일할 수 있다.

상기 캐소드는 폴리 실리콘층과 실리사이드층이 순차적으로 적층된 복층일 수 있다.

본 발명의 일 실시예에 따르면, 기판 상에 제1 도전층을 형성하는 단계, 상기 제1 도전층에 연결되는 제1 연결부재를 형성하는 단계 및 상기 제1 연결부재에 연결되는 제2 도전층을 형성하는 단계를 포함하고, 상기 제1 및 제2 도전층 중 어느 하나는 프로그램 영역이 형성되는 링크부를 포함하는 메모리 소자의 제조 방법을 제공한다.

이러한 제조 방법에서 상기 링크부는 상기 제1 도전층에 포함되고, 상기 제2 도전층은 상기 제1 도전층 및 상기 제1 연결부재보다 높은 위치에 형성할 수 있다.

상기 링크부는 상기 제2 도전층에 포함되고, 상기 제2 도전층은 상기 제1 도전층 및 상기 제1 연결부재보다 높은 위치에 형성할 수 있다.

상기 제2 도전층을 캐소드라 할 때, 상기 제1 도전층은 상기 링크부와 이에 연결된 애노드를 포함하고, 상기 링크부는 상기 제1 도전층을 형성하는 단계에서 상기 기판 상에 형성할 수 있고, 상기 애노드는 상기 제2 도전층을 형성하는 단계에서 형성할 수 있다.

상기 링크부와 상기 애노드는 상기 제1 연결부재를 형성하는 단계에서 제2 연결부재로 연결할 수 있다.

상기 제1 및 제2 도전층과 상기 제1 연결부재는 모두 상기 기판 상에 형성할 수 있다.

상기 제1 및 제2 도전층과 상기 제1 연결부재는 동시에 형성할 수 있다.

상기 제1 연결부재와 상기 제2 연결부재는 단층 또는 복층으로 형성하고, 상기 복층으로 형성할 때는 중심층과 이를 감싸는 외피층을 포함하는 층구조를 갖도록 형성하거나 복수의 물질층을 순차적으로 적층하여 형성할 수 있다.

상기 제1 및 제2 도전층과 상기 제2 연결부재는 모두 상기 기판 상에 형성할 수 있다.

본 발명의 일 실시예에 의하면, 캐소드, 애노드, 상기 애노드에 연결된 링크 및 상기 링크와 상기 캐소드를 연결하는 연결수단을 포함하는 메모리 소자의 동작 방법에 있어서, 상기 캐소드와 상기 애노드 사이에 전압을 인가하는 단계를 포함하는 메모리 소자의 동작방법을 제공한다.

이러한 동작 방법에서 상기 전압은 상기 링크의 상기 연결수단에 접촉된 부분에 보이드를 형성하는 프로그램 전압 또는 상기 링크에 저장된 데이터를 읽기 위한 읽기 전압이 될 수 있다.

이하, 본 발명의 실시예들에 의한 멀티 플러그를 이용한 멀티 비트 메모리 소자와 그 제조 및 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, 본 발명의 실시예들에 의한 메모리 소자에 대해 설명한다.

도 1 및 도 2는 본 발명의 일 실시예에 의한, 멀티 플러그를 이용한 다치 메모리 소자(이하, 제1 메모리 소자)를 보여준다. 도 2는 도 1을 2-2'방향으로 절개한 단면을 보여준다.

도 1 및 도 2를 참조하면, 제1 메모리 소자는 제1 캐소드(cathode)(40), 제1 애노드(anode)(42), 링크(link)(혹은 링크부)(44)를 포함할 수 있다. 링크(44)의 한쪽은 제1 애노드(42)에 연결되어 있다. 링크(44)와 제1 애노드(42)는 단일체일 수 있다. 링크(44)와 제1 애노드(42)를 구분한 것은 각각의 용어와 기능이 다르기 때문에, 편의 상 그렇게 한 것이다. 링크(44)와 제1 애노드(42)를 단일체가 아닌 것으로 구분하여도 문제될 것은 없다. 링크(44)의 다른 쪽은 제1 캐소드(40)에 연 결되어 있는데, 제1 내지 제4 플러그(H1-H4)를 통해 연결되어 있다. 제1 내지 제4 플러그(H1-H4)는 서로 이격되어 있다. 제1 캐소드(40)와 제1 애노드(42)는 동일한 두께일 수 있다. 그리고 제1 캐소드(40)의 면적은 제1 애노드(42)보다 넓을 수 있다. 링크(44)의 다른 쪽과 제1 캐소드(40)를 연결하는 플러그의 수는 4개 이상일 수도 있고, 4개 이하일 수도 있다. 링크(44)의 다른 쪽과 제1 캐소드(40)를 연결하는 플러그의 수에 따라 상기 제1 메모리 소자가 나타낼 수 있는 상태 수는 달라진다. 예를 들면, 링크(44)의 다른 쪽과 제1 캐소드(40)가 제1 플러그(H1)만으로 연결된 경우(이하, 제1 경우), 상기 제1 메모리 소자는 두 상태를 나타낼 수 있는데, 상기 두 상태 중 한 하나는 링크(44)와 제1 캐소드(40) 사이에 전기적 저항이 낮은 제1 상태이고, 나머지는 링크(44)와 제1 캐소드(40) 사이에 저항이 높은 제2 상태이다.

제1 캐소드(40)와 제1 애노드(42) 사이에 인가되는 전압이 주어진 전압, 예컨대 쓰기 전압 혹은 프로그램 전압일 때, 링크(44)의 제1 플러그(H1)와 접촉된 부분에 보이드(void)가 형성된다. 그 결과, 제1 캐소드(40)와 제1 애노드(42) 사이의 전기적 저항은 높아진다. 상기 제1 메모리 소자가 이와 같은 상태에 있을 때, 상기 제1 메모리 소자는 상기 제2 상태에 있다고 한다. 상기 보이드는 전자적 이동(electromigration)에 의하여 형성될 수 있다. 상기 제1 상태는 상기 보이드가 형성되지 않은 상태이다. 제1 캐소드(40)와 링크(44)가 제1 내지 제4 플러그(H1-H4)로 연결된 경우(이하, 제2 경우), 상기 주어진 전압에 따라 상기 보이드는 링크(44)를 따라 제2 플러그(H2)와 접촉된 부분에서 제4 플러그(H4)와 접촉된 부분까 지 이동될 수 있다.

상기 제2 경우에 상기 보이드가 링크(44)의 제1 부분, 곧 링크(44)의 제1 플러그(H1)와 접촉된 부분에만 존재할 때, 상기 제1 메모리 소자는 제3 상태에 있다고 할 수 있다. 그리고 상기 보이드가 링크(44)의 상기 제1 부분과 제2 부분까지 존재할 때, 상기 제1 메모리 소자는 제4 상태에 있다고 할 수 있다. 상기 제2 부분은 링크(44)의 제2 플러그(H2)와 접촉된 부분을 가리킨다. 또한, 상기 보이드가 링크(44)의 상기 제1 및 제2 부분과 제3 부분까지 존재할 때, 상기 제1 메모리 소자는 제5 상태에 있다고 할 수 있다. 상기 제3 부분은 링크(44)의 제3 플러그(H3)와 접촉된 부분을 가리킨다. 또한, 상기 보이드가 링크(44)의 상기 제1 내지 제3 부분과 제4 부분까지 존재할 때, 상기 제1 메모리 소자는 제6 상태에 있다고 할 수 있다. 상기 제4 부분은 링크(44)의 제4 플러그(H4)와 접촉된 부분을 가리킨다.

이와 같이 상기 제2 경우에, 상기 제1 메모리 소자는 상기 제3 내지 제6 상태와 같은 4가지 상태를 나타낼 수 있다. 그러므로 상기 제2 경우에 상기 제1 메모리 소자는 2비트 데이터를 저장할 수 있다. 이때, 상기 제3 내지 제6 상태 중 선택된 어느 한 상태는 2비트 데이터 "00"을 나타낼 수 있고, 선택된 둘째 상태는 2비트 데이터 "01"을 나타낼 수 있고, 선택된 셋째 상태는 2비트 데이터 "10"을 나타낼 수 있으며, 선택된 넷째 상태는 2비트 데이터 "11"을 나타낼 수 있다.

상술한 예에 따라 링크(44)와 제1 캐소드(40) 사이에 4개 이상의 플러그를 연결함으로써, 상기 제1 메모리 소자는 2비트 이상의 데이트도 저장할 수도 있다.

이렇게 볼 때, 링크(44)에서 보이드가 형성되는 영역은 프로그램 영역으로 간주할 수 있다.

상술한 바와 같이, 상기 제3 내지 제6 상태에서 링크(44)에 형성되는 보이드 영역은 달라진다. 그러므로 상기 제1 메모리 소자의 전기적 저항은 상기 제3 내지 제6 상태에 따라 달라진다. 이는 곧 상기 제1 메모리 소자에 저장된 데이터에 따라 상기 제1 메모리 소자의 전기적 저항이 달라짐을 의미한다. 상기 제1 메모리 소자에 저장된 데이터는 이러한 특성을 이용하여 읽을 수 있다.

구체적으로, 읽기 전압으로서 링크(44)에 보이드를 형성하지 않는 범위의 전압을 제1 캐소드(40)와 제1 애노드(42) 사이에 인가하면, 상기 제1 메모리 소자의 상태를 변화시키지 않고, 다시 말하면 링크(44)에 형성된 보이드 영역을 변화시키지 않고, 상기 제1 메모리 소자의 저항을 측정할 수 있다. 이렇게 측정된 저항은 상기 제3 내지 제6 상태 중 어느 한 상태에 해당되므로, 상기 측정된 저항을 기준 저항과 비교함으로써 상기 제1 메모리 소자에 저장된 데이터를 읽을 수 있다.

이와 같이 본 발명의 제1 메모리 소자는 제1 캐소드(40)와 제1 애노드(42) 사이에 한번의 전압을 인가하여 데이터를 기록하거나 읽을 수 있으므로, 동작시간을 줄일 수 있다.

제1 캐소드(40), 제1 애노드(42) 및 링크(44)의 재질은 알루미늄(Al) 및 구리(Cu) 중 어느 하나일 수 있으나, 다른 도전성 재료일 수도 있다. 제1 캐소드(40), 제1 애노드(42) 및 링크(44)는 이와 같이 단층일 수도 있으나 하기와 같이 복층으로 구성될 수도 있다.

도 3은 링크(44)의 일부(P1)를 확대하여 보여준다.

도 3을 참조하면, 링크(44)는 순차적으로 적층된 제1 내지 5 물질층(44a-44e)을 포함할 수 있다. 제1 물질층(44a)은 탄탈륨(Ta)층 및 티타늄 나이트라이드(TiN)층 중 어느 하나일 수 있으나, 이들에 준하거나 보다 우수한 다른 물질층일 수도 있다. 제2 물질층(44b)은 티타늄(Ti)층 및 탄탈륨 나이트라이드(TaN)층 중 어느 하나일 수 있으나, 이들에 준하거나 보다 우수한 다른 물질층일 수도 있다. 제3 물질층(44c)은 도전층으로써, 예를 들면 알루미늄(Al)층, 텅스텐(W)층 및 구리(Cu)층 중 어느 하나일 수 있으나, 이외의 다른 도전층일 수도 있다. 제4 물질층(44d)은 티타늄층 및 탄탈륨 나이트라이드층 중 어느 하나일 수 있다. 제4 물질층(44d)은 제2 물질층(44b)과 동일할 수도 있다. 제5 물질층(44e)은 티타늄 나이트라이드층 및 탄탈륨층 중 어느 하나일 수 있다. 제5 물질층(44e)은 제1 물질층(44a)과 동일할 수도 있다.

링크(44)와 제1 애노드(42)는 단일체일 수 있는 바, 상술한 링크(44)의 복층 구성은 제1 애노드(42)에도 그대로 적용될 수 있다. 또한, 상술한 링크(44)의 복층 구성은 제1 캐소드(40)에도 그대로 적용될 수 있다.

도 4는 링크(44)의 일부와 제4 플러그(H4)의 일부를 포함하는 부분(P2)을 확대하여 보여준다.

도 4를 참조하면, 제4 플러그(H4)는 중심층(50)과 이를 순차적으로 감싸는 제1 및 제2 외피층(52, 54)을 포함할 수 있다. 중심층(50)은 텅스텐(W)층, 구리 (Cu)층 및 알루미늄 (Al)층 일 수 있으나, 이에 준하거나 보다 우수한 물질층일 수도 있다. 제1 외피층(52)은, 예를 들면 티타늄 나이트라이드(TiN)층일 수 있으나, 이에 준하거나 보다 우수한 물질층일 수도 있다. 제2 외피층(54)은, 예를 들면 티타늄(Ti)층일 수 있으나, 이에 준하거나 보다 우수한 물질층일 수도 있다.

상기한 바와 같이 제1 캐소드(40)의 구성은 상술한 링크(44)의 구성과 동일할 수 있다. 다른 한편으로 제1 캐소드(40)의 구성은 링크(44)의 구성과 다를 수 있다. 예를 들면, 제1 캐소드(40)는 게이트 라인에 대응될 수 있고, 제1 애노드(42)와 링크(44)는 상기 게이트 라인에 연결되는 금속배선에 대응될 수 있으며, 제1 내지 제4 플러그(H1-H4)는 상기 게이트 라인과 상기 금속배선을 연결하는 수단이 될 수 있다.

이와 같은 경우, 제1 애노드(42)는 상술한 복층 구성을 가질 수 있고, 제1 내지 제4 플러그(H1-H4)도 상술한 제4 플러그(H4)의 구성을 가질 수 있다. 그러나 제1 캐소드(40)는 도 5에 도시한 바와 같이 순차적으로 적층된 하층(40a)과 상층(40b)으로 구성될 수도 있다. 하층(40a)은, 예를 들면 폴리 실리콘층일 수 있다. 그리고 상층(40b)은, 예를 들면 실리사이드층일 수 있다. 상기 실리사이드층은 텅스텐 실리사이드층, 티타늄 실리사이드층 또는 코발트 실리사이드층일 수 있으나 쉬트 저항(sheet resistance)을 낮출 수 있는 다른 실리사이드층일 수도 있다.

다음에는 도 6 및 도 7을 참조하여 본 발명의 일 실시예에 의한 제2 메모리 소자에 대하여 설명한다. 하기 설명에서 상기 제1 메모리 소자의 설명에서 소개된 부재와 동일한 부재에 대해서는 동일한 참조번호를 사용한다. 그리고 상기 제1 메모리 소자와 다른 부분에 대해서만 설명한다.

도 6 및 도 7을 참조하면, 상기 제1 메모리 소자와 달리 상기 제2 메모리 소 자에서 제1 캐소드(40)는 링크(44) 및 제1 애노드(42)보다 낮은 위치에 있다. 제1 캐소드(40)의 일부는 링크(44)의 끝 부분 아래에 위치하고 서로 중첩되어 있다. 링크(44)의 한쪽은 제1 애노드(42)에 연결되어 있고, 링크(44)의 다른 쪽(끝 부분)은 제1 내지 제4 플러그(H1-H4)를 통해서 제1 캐소드(40)와 연결되어 있다.

상기 제2 메모리 소자의 경우, 제1 캐소드(40)의 위치가 링크(44) 및 제1 애노드(42) 아래에 위치하지만, 주어진 레벨의 전압이 인가될 때 형성되는 보이드의 위치는 상기 제1 메모리 소자와 다르지 않다. 곧, 상기 보이드는 인가되는 전압에 따라 링크(44)의 상기한 제1 부분에서 상기 제4 부분으로 확장된다. 따라서 상기 제2 메모리 소자도 상기 제1 메모리 소자와 동일하게 서로 다른 4개 상태를 가질 수 있는 바, 링크(44)와 제1 캐소드(40) 사이를 연결하는 플러그의 수에 따라 2비트 이상의 데이터를 저장할 수 있다.

상기 제2 메모리 소자의 경우에서도 제1 캐소드(40)는 게이트 라인에 대응될 수 있고, 층 구조는 폴리 실리콘층과 실리사이드층이 순차적으로 적층될 것일 수 있다.

다음에는 본 발명의 일 실시예에 의한 제3 메모리 소자에 대해 설명한다. 하기 설명에서 상술한 제1 메모리 소자의 설명에서 소개된 부재와 동일한 부재에 대해서는 동일한 참조번호를 사용한다.

도 8을 참조하면, 상기 제3 메모리 소자 역시 제1 캐소드(40), 제1 애노드(42), 링크(44)를 포함한다. 링크(44)는 제1 캐소드(40)와 제1 애노드(42)보다 낮은 위치에 구비된다. 링크(44)는 제1 애노드(42)와 별개로 구성될 수 있다. 따라 서 제1 애노드(42)와 링크(44)의 구성은 동일할 수도 있지만 서로 다를 수 있다. 예를 들면, 제1 애노드(42)와 링크(44)가 모두 단일 물질로 구성되는 경우, 제1 애노드(42)와 링크(44)는 모두 알루미늄이나 구리로 구성될 수 있지만, 제1 애노드(42)와 링크(44)는 서로 다른 물질로 구성될 수도 있다. 제1 애노드(42)와 링크(44)가 복층으로 구성될 경우, 제1 애노드(42)와 링크(44)는 상술한 제1 메모리 소자의 경우처럼 동일한 물질층 구조를 가질 수 있으나, 물질층 구조가 서로 다를 수 있다. 예컨대, 제1 애노드(42)는 TiN층, Ti층, Al층, Ti층 및 TiN층이 순차적으로 적층된 구조일 수 있고, 링크(44)는 Ta층, TaN층, Cu층, TaN층 및 Ta층이 순차적으로 적층된 구조일 수 있다. 제1 캐소드(40)의 층 구조는 상술한 제1 메모리 소자에서와 같을 수 있다.

링크(44)의 일단은 제1 애노드(42)에 연결되고, 타단은 제1 캐소드(40)에 연결된다. 이때, 링크(44)의 일단과 제1 애노드(42)는 제5 및 제6 플러그(H5, H6)를 통해서 연결된다. 링크(44)의 타단과 제1 캐소드(40)는 제1 내지 제4 플러그(H1-H4)를 통해서 연결된다. 제5 및 제6 플러그(H5, H6)의 구성은 제1 내지 제4 플러그(H1-H4)와 동일할 수 있으나 다를 수도 있다.

상기 제1 및 제2 메모리 소자에서 제2 애노드(42)와 링크(44)가 단일체라는 전제하에서 제1 캐소드(40)와 제2 애노드(42) 중 어느 하나는 단일 물질로 구성되고, 나머지 하나는 복층으로 구성될 수도 있다. 또한, 상기 제3 메모리 소자에서 제1 캐소드(40), 제1 애노드(42) 및 링크(44) 중 적어도 하나는 단일 물질로 구성되고 나머지는 복층으로 구성될 수도 있다.

다음에는 본 발명의 일 실시예에 의한 제4 메모리 소자에 대해 설명한다.

상기 제4 메모리 소자와 상술한 제1 내지 제3 메모리 소자 사이에 가장 큰 차이점은 상기 제1 내지 제3 메모리 소자는 수직으로 적층된 층 구조를 갖지만, 상기 제4 메모리 소자는 구성요소들이 모두 동일면 상에 수평으로 구비되어 있다는 것이다.

도 9를 참조하면, 상기 제4 메모리 소자는 기판(70) 상에 수평으로 구비된 제2 캐소드(60), 제2 애노드(62), 링크(64)를 포함할 수 있다. 기판(70)은 절연층일 수 있다. 링크(64)의 한쪽은 제2 애노드(62)에 연결되어 있다. 제2 애노드(62)와 링크(64)는 단일체일 수 있다. 그러한 필요에 따라 제2 애노드(62)와 링크(64)는 상기 제3 메모리 소자의 경우와 유사하게 별개로 구비될 수도 있다. 링크(64)의 다른 쪽(끝 부분)은 제2 캐소드(60)에 연결되어 있다. 제2 캐소드(60)와 링크(64)의 다른 쪽은 제1 내지 제4 배선(L1-L4)을 통해서 연결될 수 있다. 제1 내지 제4 배선(L1-L4)은 동일한 물질 구성을 가질 수 있고, 서로 이격되어 있다. 제1 내지 제4 배선(L1-L4)은 기판(70)과 이격되게 구비될 수도 있다. 곧, 제1 내지 제4 배선(L1-L4)은 제2 캐소드(60)의 상부면과 링크(64)의 상부면을 연결하는 연결수단일 수 있다.

제1 내지 제4 배선(L1-L4)의 역할은 상술한 제1 내지 제4 플러그(H1-H4)와 동일할 수 있다.

제2 캐소드(60), 제2 애노드(62) 및 링크(64)는 단층 또는 복층일 수 있다. 단층일 경우, 제2 캐소드(60), 제2 애노드(62) 및 링크(64)는 모두 구리 또는 알루 미늄층일 수 있다. 그리고 복층일 경우, 제2 캐소드(60)와 제2 애노드(62)는 상술한 제1 캐소드(40)와 제1 애노드(42)에 준하는 혹은 동일한 적층 구조를 가질 수 있다. 또, 제1 내지 제4 배선(L1-L4)은 모두 제1 내지 제5 배선층이 순차적으로 적층된 것일 수 있다. 상기 제1 배선층은 Ti층일 수 있으나 다른 금속층일 수도 있다. 상기 제2 배선층은 TiN층일 수 있으나, 동등한 다른 질화물층일 수 있다. 상기 제3 배선층은 W층일 수 있으나, 다른 금속층일 수 있다. 상기 제4 배선층은 상기 제2 배선층과 동일하거나 다른 층일 수 있다. 상기 제5 배선층은 상기 제1 배선층과 동일하거나 다른 층일 수 있다. 또한, 상기 제1 내지 제4 배선(L1-L4)은 단층이고, 제2 캐소드(60), 제2 애노드(62) 및 링크(64)는 복층일 수 있으나 그 반대일 수도 있다.

한편, 도 9에서 제1 내지 제4 배선(L1-L4)의 양단은 기판(70)과 제2 캐소드(60) 및 제2 애노드(62) 사이로 확장될 수 있다. 곧, 제2 캐소드(60)와 제2 애노드(62)는 각각 제1 내지 제4 배선(L1-L4)의 양단을 덮는 구조일 수 있다. 다른 한편으로, 제1 내지 제4 배선(L1-L4)은 제2 캐소드(60) 및 제2 애노드(62) 중 적어도 어느 하나의 상부면과 접촉될 수도 있다.

상기 제4 메모리 소자에서의 보이드 형성과 이에 따른 상기 제4 메모리 소자의 전기적 저항 상태 변화는 상기 제1 메모리 소자의 경우와 동일할 수 있다. 따라서 상기 제4 메모리 소자도 2비트 데이터를 저장할 수 있고, 제2 캐소드(60)와 링크(64)를 연결하는 배선의 수에 따라 2비트 이상의 데이터를 저장할 수도 있다.

상기 제4 메모리 소자에 대한 데이터 저장 과정과 저장된 데이터를 읽는 과 정은 상기 제1 메모리 소자에 대해서 상술한 바와 동일할 수 있다.

상술한 바와 같이 상기 제1 내지 제4 메모리 소자는 모두 단순한 구성과 구조를 가지면서 멀티 비트 데이터를 저장할 수 있다. 따라서 제조 공정을 단순화할 수 있고, 집적도를 높일 수 있다.

다음, 도 10 내지 도 12를 참조하여 본 발명의 일 실시예에 의한 메모리 소자의 제조 방법에 대해 설명한다.

도 10을 참조하면, 기판(80) 상에 소정 형상의 제1 도전층(82)을 형성한다. 기판(80)은 층간 절연층이거나 절연성 기판일 수 있다. 제1 도전층(82)의 평면 형상은 상기 제1 메모리 소자의 제1 애노드(42)와 링크(44)가 결합된 형태와 동일하게 형성할 수 있다. 또한, 제1 도전층(82)은 제1 애노드(42)의 두께에 준하는 두께로 형성할 수 있다. 제1 도전층(82)은 단층 또는 복층으로 형성할 수 있는데, 층 구성은 제1 애노드(42)를 소개하는 과정에서 설명한 바와 같을 수 있다. 기판(80) 상에 제1 도전층(82)을 덮는 층간 절연층(84)을 형성한다. 층간 절연층(84)은, 예를 들면 실리콘 산화막, 질화막 등일 수 있고, 다른 절연 물질층일 수도 있다. 층간 절연층(84)에 제1 도전층(82)의 일부가 노출되는 복수의 비어홀(H)을 형성한다. 비어홀(H)의 수는 형성하고자 하는 메모리 소자의 용량에 따라 달라질 수 있다. 예컨대, 1비트 메모리 소자를 원하는 경우, 비어홀(H)의 수는 하나일 수 있다. 그러나 2비트 메모리 소자를 원하는 경우, 혹은 그 이상의 용량을 갖는 메모리 소자를 원하는 경우, 비어홀(H)의 수는 적어도 3개 이상일 수 있다. 복수의 비어홀(H)을 통해서 제1 도전층(82)의 서로 다른 영역이 노출된다. 제1 도전층(82)에서 비어 홀(H)을 통해서 노출되는 영역은 상기 제1 메모리 소자에서 제1 내지 제4 플러그(H1-H4)와 접촉되는 링크(44)의 끝 부분에 대응될 수 있다. 제1 도전층(82)에서 비어홀(H)과 제1 애노드(42)에 대응되는 영역(A1) 사이의 거리(Lmin)는 제1 도전층(82)의 링크(44)에 대응되는 영역에 전기적 이동(electromigration)에 의한 보이드가 형성될 수 있는 최소거리가 될 수 있다.

상기 최소 거리는 링크(44)의 재료 등과 같이 메모리 소자를 이루는 구성 요소들의 재료에 따라 실험적으로 결정될 수 있다. 이러한 최소 거리는 본 발명이 속하는 기술 분야에서 알려져 있는 바, 그에 대한 설명은 생략한다.

또한, 제1 도전층(82)의 링크(44)에 대응되는 영역(A2)은 첫째 비어홀(H1a)을 통해 노출되는 영역(A3)으로부터 보이드가 시작될 수 있도록 주어진 선폭을 가질 수 있다. 상기 선폭은 제1 도전층(82)으로 사용되는 물질에 따라 다를 수 있다. 비어홀(H)은 사진식각공정으로 형성할 수 있다.

다음, 도 11에 도시한 바와 같이 비어홀(H)을 도전성 플러그(86)로 채운다. 플러그(86)는 층 구조는 상기 제1 메모리 소자에서 설명한 제1 내지 제4 플러그(H1-H4)와 동일할 수 있다. 도전성 플러그(86)는 층간 절연층(84) 상에 비어홀(H)을 채우는 플러그 물질층을 형성한 다음, 상기 플러그 물질층을 층간 절연층(84)이 노출될 때까지 식각하는 방법으로 형성할 수 있다. 도전성 플러그(86)는 이외의 다른 방법으로 형성할 수도 있다. 예를 들면, 층간 절연층(84)을 형성하기 전에 제1 도전층(82)의 플러그(86)가 형성될 위치에 플러그(86)를 먼저 형성한 다음, 기판(80) 상에 제1 도전층(82)과 먼저 형성된 플러그(86)를 덮는 층간 절연 층(84)을 형성한다. 이어서 층간 절연층(84)을 먼저 형성된 플러그(86)가 노출될 때까지 평탄화한다.

도 12를 참조하면, 층간 절연층(84) 상에 제2 도전층(88)을 형성한다. 제2 도전층(88)은 상기 제1 메모리 소자의 제1 캐소드(40)에 대응될 수 있다. 따라서 제2 도전층(88)은 제1 캐소드(40)에 대응되는 두께로 형성할 수 있다. 또한, 제2 도전층(88)의 층구조는 제1 캐소드(40)에 준하거나 동일하게 형성할 수 있다. 제2 도전층(88)은 플러그(86)와 접촉되게 형성한다.

이렇게 해서 멀티 플러그를 이용하여 멀티 비트 데이터를 저장할 수 있는 메모리 소자가 완성된다.

도 10 내지 도 12에 도시한 제조 공정(이하, 제조 공정)에 따라 형성되는 메모리 소자는 상술한 제1 메모리 소자에 대응될 수 있다. 상기 제조 공정에서 제1 도전층(82)을 제1 캐소드(40)에 대응되는 형태로 형성하고, 제2 도전층(88)을 제1 애노드(42)와 링크(44)를 결합한 형태로 형성하면, 상기 제조 공정은 상기 제2 메모리 소자를 제조하는 공정이 될 수 있다.

또한, 도 13에 도시한 바와 같이 층간 절연층(84)에 제2 비어홀(H')을 형성하고, 도 14에 도시한 바와 같이 비어홀(H)과 제2 비어홀(H')을 각각 플러그(H)와 제2 플러그(96)로 채운 다음, 도 15에 도시한 바와 같이 층간 절연층(84) 상에 플러그(H)와 접촉되는 제2 도전층(88)과 제2 플러그(96)와 접촉되는 제3 도전층(98)을 형성할 수 있다. 이때, 제1 도전층(82)은 전체가 링크(혹은 링크부)(44)에 대응될 수 있고, 제2 및 제3 도전층(88, 98)은 각각 제1 캐소드(40)와 제1 애노드(42) 에 대응될 수 있다. 이렇게 해서 형성된 메모리 소자는 상기 제3 메모리 소자에 대응될 수 있다. 제1 도전층(82)과 제3 도전층(98)은 제2 플러그(96)를 통해 연결되어 있다. 따라서 제1 및 제3 도전층(82, 98)을 애노드와 링크를 포함하는 하나의 도전층으로 간주할 수도 있다.

한편, 상기 제4 메모리 소자와 같이 모드 구성요소들은 동일면 상에 형성된 경우는 도 16에 도시한 바와 같이 형성할 수 있다.

구체적으로, 기판(80) 상에 도전층(100)을 형성한다. 도전층(100)은 단층 또는 복층으로 형성할 수 있는데, 제1 메모리 소자의 제1 애노드(42)의 층구조에 준해서 형성할 수 있다. 도전층(100) 상에 상기 제4 메모리 소자의 제2 캐소드(60), 제2 애노드(62), 링크(64) 및 제1 내지 제4 배선(L1-L4)이 형성될 영역을 한정하는 마스크(110)를 형성한다. 따라서 마스크(110)의 평면 형태는 도 17에 도시한 바와 같이 도 9에 도시한 제2 캐소드(60), 제2 애노드(62), 링크(64) 및 제1 내지 제4 배선(L1-L4)을 결합한 형태와 동일할 수 있다. 마스크(110)는 감광막 패턴일 수 있다. 이어서 도 18에 도시한 바와 같이 마스크(110) 둘레의 도전층(100)을 기판(80)이 노출될 때까지 식각한다. 그리고 마스크(110)를 제거한다. 이렇게 해서, 상기 제4 메모리 소자가 완성될 수 있다.

상술한 바와 같이, 본 발명에 의한 메모리 소자는 구성이 간단하고 제조 공정도 간단하다. 따라서 제조 공정 비용도 줄일 수 있다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 하나의 넓은 캐소드에 복수의 링크를 통해서 복수의 애노드가 연결된 어레이를 형성할 수도 있을 것이다. 또한, 한 개의 넓은 캐소드에 주어진 한 방향으로 라인 형태로 형성된 한 그룹의 플러그에 복수의 링크를 통해서 복수의 애노드가 연결된 배열을 이룰 수도 있을 것이다. 또한, 상기 메모리 소자들은 수직으로 복수의 메모리 소자가 적층되는 적층 메모리를 구성할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

도 1은 본 발명의 일 실시예에 의한 제1 메모리 소자의 평면도이다.

도 2는 도 1을 2-2' 방향으로 절개한 단면을 보여주는 단면도이다.

도 3은 도 2의 링크의 일부를 확대하여 보여주는 단면도이다.

도 4는 도 2의 링크의 일부와 이에 접촉된 플러그의 일부를 확대하여 보여주는 단면도이다.

도 5는 도 2의 캐소드가 게이트 라인에 대응될 때의 층 구조를 보여주는 단면도이다.

도 6은 본 발명의 일 실시예에 의한 제2 메모리 소자의 평면도이다.

도 7은 도 6을 7-7' 방향으로 절개한 단면을 보여주는 단면도이다.

도 8은 본 발명의 일 실시예에 의한 제3 메모리 소자의 단면도이다.

도 9는 본 발명의 일 실시예에 의한 제4 메모리 소자의 평면도이다.

도 10 내지 도 12는 본 발명의 일 실시예에 의한 제1 메모리 소자의 제조방법을 단계별로 나타낸 단면도들이다.

도 13 내지 도 15는 본 발명의 일 실시예에 의한 제3 메모리 소자의 제조 방법에 관계된 단면도들이다.

도 16 내지 도 18은 본 발명의 일 실시예에 의한 제4 메모리 소자의 제조 방법에 관계된 도면들이다.

*도면의 주요 부분에 대한 부호설명*

40:캐소드 40a:하층

40b:상층 42:애노드

44:링크(혹은 링크부) 50:중심층

52, 54:제1 및 제2 외피층 70, 80:기판

82, 88, 98:제1 내지 제3 도전층 84:층간 절연층

86:플러그 96:제2 플러그

100:도전층 110:마스크

A1:제1 애노드(42)에 대응되는 영역

A2:링크 영역

A3:링크에서 첫째 비어홀(H1a)을 통해 노출되는 영역

H:비어홀 H1a:비어홀(H)의 첫째 홀

H1-H6:제1 내지 제6 플러그 H':제2 비어홀

L1-L4:제1 내지 제4 배선

Lmin:제1 애노드(42)에 대응되는 영역(A1) 과 비어홀(H) 사이의 거리

Claims (26)

1. 캐소드;

   애노드;

   상기 애노드에 연결된 링크; 및

   상기 링크와 상기 캐소드를 연결하는 복수의 플러그를 포함하고,

   상기 복수의 플러그는 상기 링크와 상기 캐소드 사이의 전기적 저항이 낮은 제1 상태와, 상기 링크와 상기 캐소드 사이의 전기적 저항이 높은 제2 상태를 나타낼 수 있으며,

   상기 복수의 플러그 각각은 서로 이격되어 형성되는 것을 특징으로 하는 메모리 소자.
2. 제 1 항에 있어서, 상기 링크와 상기 애노드는 상기 캐소드보다 낮은 위치에 구비된 메모리 소자.
3. 제 1 항에 있어서, 상기 링크와 상기 애노드는 상기 캐소드보다 높은 위치에 구비된 메모리 소자.
4. 제 1 항에 있어서, 상기 캐소드, 상기 애노드, 상기 링크 및 상기 복수의 플러그는 모두 동일면 상에 구비된 메모리 소자.
5. 제 1 항에 있어서, 상기 캐소드, 상기 애노드 및 상기 링크는 모두 동일면 상에 구비되고, 상기 복수의 플러그는 상기 동일면과 이격되게 구비된 메모리 소자.
6. 제 1 항에 있어서, 상기 캐소드와 상기 애노드는 상기 링크보다 높은 곳에 위치하는 메모리 소자.
7. 제 6 항에 있어서, 상기 애노드와 상기 링크는 제2 연결수단으로 연결된 메모리 소자.
8. 제 6 항에 있어서, 상기 애노드와 상기 캐소드는 동일한 높이로 구비된 메모리 소자.
9. 제 1 항, 제 2 항, 제 3 항 및 제 6 항 중 어느 한 항에 있어서, 상기 캐소드, 상기 애노드 및 상기 링크는 단층 또는 복층인 메모리 소자.
10. 제 1 항에 있어서,

    상기 복수의 플러그는 제1 내지 제4 플러그를 포함하며,

    상기 제1 내지 제4 플러그는 상기 제1 플러그만이 상기 제2 상태에 있는 제1 데이터 상태, 상기 제1 및 제2 플러그만이 상기 제2 상태에 있는 제2 데이터 상태, 상기 제1 내지 제3 플러그만이 상기 제2 상태에 있는 제3 데이터 상태 및 상기 제1 내지 제4 플러그 모두 상기 제2 상태에 있는 제4 데이터 상태 중 어느 하나의 데이터 상태를 나타낼 수 있는 것을 특징으로 하는 메모리 소자.
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