KR20080005720A - 반도체 소자의 퓨즈박스 형성 방법 - Google Patents

반도체 소자의 퓨즈박스 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 퓨즈박스 형성 방법에 관한 것으로서, 컬럼 리던던시 퓨즈를 사용하는 반도체 소자의 퓨즈박스에서 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 커팅된 퓨즈부에서 발생된 크랙이 전이되는 것을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 하부구조가 구비된 기판상에 제 1층간절연막을 형성하고, 제 1층간절연막의 상부에 플레이트층을 형성하는 단계와, 플레이트층의 상부에 제 2층간절연막을 형성하고 제 2층간절연막을 선택적으로 제거하여 상기 플레이트층과 연결되는 다수의 제 1금속배선 콘택 플러그층을 형성하며, 플레이트층이 형성되지 않은 제 1,2층간절연막 상에 제 1메탈콘택 베리어를 형성하는 단계, 및 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하고, 퓨즈박스 오픈 영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 퓨즈박스 형성 방법{Method for manufacturing fuse box a semiconductor device}
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈박스 형성 방법을 나타낸 공정 단면도 및 레이아웃도.
도 2a 내지 도 2c는 종래의 반도체 소자의 퓨즈박스 형성 방법에서의 문제점을 설명하기 위한 도면.
도 3a는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법에서 퓨즈 연결부의 공정 단면도.
도 3b는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법에서 퓨즈 가드부의 공정 단면도.
도 3c는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법의 레이아웃도.
본 발명은 반도체 소자의 퓨즈박스 형성 방법에 관한 것으로서, 컬럼 리던던시 퓨즈를 사용하는 반도체 소자의 퓨즈박스에서 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 커팅된 퓨즈부에서 발생된 크랙이 이웃하는 퓨즈 로 전이되는 것을 방지할 수 있도록 하는 기술이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치해 두어 결함이 발생된 결함 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 치환된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 둘러싸는 영역을 퓨즈 박스라 한다.
이러한 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치에 구비된 예비 워드라인 또는 예비 비트라인의 수에 대응하여 정해진다.
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈박스 형성 방법을 나타낸 공정 단면도 및 레이아웃도이다.
먼저, 기판(10) 상의 퓨즈가 형성될 영역에 소자분리막(12)을 형성한다. 이어서, 기판(10)의 상부에 비트라인(14,16)을 형성하고, 비트라인(14,16)이 형성된 구조물 전면에 층간절연막(18)을 형성한다. 그리고, 상기 구조물 전면에 층간절연막(20)과 플레이트층(22)을 차례로 형성한다.
이때, 플레이트층(22)의 퓨즈는 워드라인 또는 비트라인 등의 도전체를 이용하여 별도로 형성할 수 있으나, 여기서는 메모리 장치의 단위 셀을 구성하는 커패시터의 플레이트(Plate)를 형성할 때의 도전체를 이용한다. 즉, 퓨즈를 이루는 플레이트층(22)의 전극은 폴리실리콘막과, 티타늄 나이트라이드(TiN) 막의 2중 층으로 이루어진 것이 바람직하다.
이후에, 플레이트층(22)이 덮일 수 있도록 층간절연막(24)을 형성한다. 그리고, 플레이트층(22)이 형성된 영역의 가장자리에 해당되는 층간절연막(24)을 선 택적으로 제거하여 제 1금속배선 콘택 플러그층(26)을 형성한다.
다음에, 제 1금속배선(28)을 층간절연막(24)이 제거된 영역에 제 1금속배선 콘택 플러그층(26)과 연결되도록 형성한다. 여기서, 플레이트층(22)의 측면에 형성된 제 1금속배선(28)은 가드링 역할을 한다.
이어서, 층간절연막(34)을 제 1금속배선(28)상에 형성하고, 제 1금속배선(28)이 노출되도록 층간절연막(34)을 선택적으로 제거하여 제 2금속배선 콘택 플러그층(30)을 형성한다. 그리고, 제 2금속배선(32)을 층간절연막(34)이 제거된 영역에 제 2금속배선 콘택 플러그층(30)과 연결되도록 형성한다.
이후에, 층간절연막(34)의 상부에 패시베이션층(미도시)과 보호층인 폴리이미드(Polyimide)층(미도시)을 형성한다. 그리고, 폴리이미드층과 패시베이션층과 층간절연막(34)을 식각하여 플레이트층(22)의 상단에 일정한 두께의 층간절연막(24)이 남도록 함으로써 퓨즈박스 오픈 영역을 형성한다.
도 2a 및 도 2c는 종래의 퓨즈박스를 X,Y 방향으로 자른 단면도와, 퓨즈박스를 나타낸 레이아웃도이다. 그리고, 도 2b는 종래의 반도체 소자의 퓨즈박스 형성 방법에서 실제 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test) 이후에 불량이 발생된 퓨즈부의 단면 사진도이다.
HAST 테스트는 고온/고습 조건에서 반도체 소자의 신뢰성을 검증하는 일반적인 테스트 방식이다. 그런데, 이러한 종래의 퓨즈박스는 도 2b 및 도 2c에서 보는 바와 같이, 종래의 컬럼 리던던시(Y-Redundancy) 퓨즈부는 플레이트층(22)의 끝단에 제 1금속배선 콘택 플러그층(26)이 하나로 형성된다. 이에 따라, 고습 조건에 서 퓨즈 커팅으로 드러난 플레이트층(22)을 따라서 티타늄 나이트라이드(TiN) 층의 산화현상이 발생하고 이에 따른 퓨즈층의 체적 팽창에 의해 층간절연막(24)에 크랙이 발생하게 되는 문제점이 있다.
즉, 종래의 퓨즈박스는 리페어 공정시 레이저를 조사하기 위해 다른 층보다 더 많은 절연막을 선택적으로 제거하게 된다. 따라서, 상대적으로 퓨즈박스 영역은 반도체 장치의 다른 영역보다 외부에서 받는 스트레스에 약하게 된다.
리페어 공정에서 퓨즈를 선택적으로 블로잉시켜 결함이 발견된 부분을 리페어 하고 난 이후에는 반도체 칩을 패키지 하게 된다. 그런데, 패키지 하는 과정에서 온도/습도에 의한 스트레스로 인해 퓨즈가 체적 팽창하게 되어 플레이트층(22)을 둘러싸고 있는 산화막에 크랙이 발생하게 된다.
특히, 퓨즈박스의 에지 부분에 있는 영역은 외부에서 오는 스트레스에 약하기 때문에 패키지에 약간만 충격을 주어도 퓨즈 커팅된 플레이트에서 산화 및 크랙이 발생하게 된다.
도 2b에서 보는 바와 같이 리페어(퓨즈 커팅)를 실시한 후 HAST 테스트시 퓨즈가 산화되어 체적이 팽창되는 것을 볼 수 있다. 그리고, 퓨즈의 체적 팽창에 의해 산화막에 크랙이 발생하게 되고, 이러한 크랙이 계속 전이되어 이웃하는 퓨즈부와의 연결 배선부가 끊어진 상태를 볼 수 있다. 여기서, 컬럼 리던던시(Y-Redundancy) 퓨즈에서 크랙이 발생하여 인접한 퓨즈로 크랙이 전이될 경우 고저항 상태가 되어 리페어 되지 않는 퓨즈가 리페어된 퓨즈로 인식되는 문제점이 있다.
즉, 산화에 취약한 메탈 계열의 플레이트층을 퓨즈회로로 사용하는 종래기술 의 컬럼 리던던시 퓨즈박스는 HAST 테스트시 필연적으로 불량을 유발할 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 컬럼 퓨즈부의 끝단에 형성된 퓨즈 연결부에서 제 1금속배선의 콘택 사이에 바 타입의 콘택을 베리어(Barrier)로 형성하여 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 커팅된 퓨즈부에서 발생된 크랙이 전이되는 것을 방지할 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 퓨즈 가드부에서 제 1금속배선의 에지 영역에 바 타입의 콘택을 추가하여 베리어를 형성함으로써 HAST 테스트시 커팅된 퓨즈부에서 발생된 크랙이 이웃하는 퓨즈부로 전이되는 것을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성 방법은, 하부구조가 구비된 기판상에 제 1층간절연막을 형성하고, 제 1층간절연막의 상부에 플레이트층을 형성하는 단계; 플레이트층의 상부에 제 2층간절연막을 형성하고 제 2층간절연막을 선택적으로 제거하여 상기 플레이트층과 연결되는 다수의 제 1금속배선 콘택 플러그층을 형성하며, 플레이트층이 형성되지 않은 제 1,2층간절연막 상에 제 1메탈콘택 베리어를 형성하는 단계; 및 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하고, 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법은, 하부구조가 구비된 기판상에 제 1층간절연막을 형성하는 단계; 제 1층간절연막 상에 제 2층간절연막을 형성하고, 제 2층간절연막을 선택적으로 제거하여 다수의 제 1메탈콘택 베리어를 형성하는 단계; 및 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하여 퓨즈박스의 가드링 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 하부구조가 구비된 기판상에 제 1층간절연막을 형성하고, 퓨즈 영역 상에서 제 1층간절연막의 상부에 플레이트층을 형성하는 단계; 퓨즈 영역 상에서 플레이트층의 상부에 제 2층간절연막을 형성하는 단계; 퓨즈 영역 상에서 제 2층간절연막을 선택적으로 제거하여 플레이트층과 연결되는 다수의 제 1금속배선 콘택 플러그층을 형성하고 플레이트층이 형성되지 않은 제 1,2층간절연막 상에 제 1메탈콘택 베리어를 형성하며, 퓨즈 가드부 영역 상에서 제 1층간절연막을 선택적으로 제거하여 다수의 제 1메탈콘택 베리어를 형성하는 단계; 및 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하고, 퓨즈 영역 상에 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법을 설명하기 위한 공정 단면도 및 레이아웃도이다. 여기서, 도 3a는 본 발명에 따른 반 도체 소자의 퓨즈박스에서 퓨즈 연결부에 관한 공정 단면도이다.
먼저, 기판(100) 상의 퓨즈가 형성될 영역에 소자분리막(102)을 형성한다. 이어서, 기판(100)의 상부에 비트라인(104,106)을 형성하고, 비트라인(104,106)이 형성된 구조물 전면에 층간절연막(108)을 형성한다. 그리고, 상기 구조물 전면에 층간절연막(110)과 플레이트층(112)을 차례로 형성한다.
이때, 플레이트층(112)의 퓨즈는 워드라인 또는 비트라인 등의 도전체를 이용하여 별도로 형성할 수 있으나, 여기서는 메모리 장치의 단위 셀을 구성하는 커패시터의 플레이트(Plate)를 형성할 때의 도전체를 이용한다. 즉, 퓨즈를 이루는 플레이트층(112)의 전극은 폴리실리콘막과, 티타늄 나이트라이드(TiN) 막의 2중 층으로 이루어진 것이 바람직하다.
이후에, 플레이트층(112)이 덮일 수 있도록 층간절연막(114)을 형성한다. 그리고, 플레이트층(112)이 형성된 영역의 양쪽 가장자리에 해당되는 층간절연막(114)을 선택적으로 제거하여 제 1금속배선 콘택 플러그층(116a,116b)을 형성한다.
이때, 제 1금속배선 콘택 플러그층(116a)과 인접한 곳에 위치한 제 1금속배선 콘택 플러그층(116b)의 사이에서 콘택 플러그가 형성되지 않은 영역에 베리어(Barrier) 역할을 수행하는 제 1메탈콘택 베리어(126)를 후술하는 제 1금속배선(118)과 연결되도록 형성한다.
여기서, 제 1메탈콘택 베리어(126)는 일자형 바(Bar) 형태로 형성되며, 제 1금속배선 콘택 플러그층(116a,116b) 보다 더 넓은 폭을 가지며 그 길이가 더 길게 형성된다. 즉, 제 1메탈콘택 베리어(126)의 폭은 0.2㎛, 길이는 1.27㎛로 형성되는 것이 바람직하다.
도 3c의 레이아웃도에서 보는 바와 같이, 제 1금속배선 콘택 플러그층(116a)과 인접한 곳에 위치한 제 1금속배선 콘택 플러그층(116b) 사이 영역에 제 1메탈콘택 베리어(126)가 추가로 형성됨을 알 수 있다.
이에 따라, HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈의 커팅으로 드러난 플레이트층(112)을 따라서 티타늄 나이트라이드(TiN) 층의 산화현상에 따른 퓨즈층의 크랙이 발생하더라도 베리어 역할을 수행하는 제 1메탈콘택 베리어(126)에 의해 이웃하는 퓨즈부에 크랙이 전이하는 것을 방지할 수 있게 된다.
다음에, 제 1금속배선(118)을 층간절연막(114)이 제거된 영역에 제 1금속배선 콘택 플러그층(116a,116b)과 연결되도록 형성한다. 이어서, 층간절연막(124)을 제 1금속배선(118)상에 형성하고, 제 1금속배선(118)이 노출되도록 층간절연막(124)을 선택적으로 제거하여 제 2금속배선 콘택 플러그층(120)을 형성한다. 그리고, 제 2금속배선(122)을 층간절연막(124)이 제거된 영역에 제 2금속배선 콘택 플러그층(120)과 연결되도록 형성한다.
이후에, 퓨즈부를 외부 환경으로부터 보호하기 위하여 층간절연막(124)의 상부에 패시베이션층(미도시)과 보호층인 폴리이미드(Polyimide)층(미도시)을 퓨즈박스 측벽을 감싸도록 형성한다. 그리고, 폴리이미드층과 패시베이션층과 층간절연막(124)을 선택적으로 식각하여 플레이트층(112)의 상단에 일정한 두께의 층간절연 막(114)이 남도록 함으로써 퓨즈박스 오픈 영역을 형성한다.
한편, 도 3b는 본 발명에 따른 반도체 소자의 퓨즈박스에서 퓨즈 가드(Guard)부에 관한 공정 단면도이다.
먼저, 기판(200) 상에 소자분리막(202)을 형성하고, 기판(200)의 상부에 비트라인(204)을 형성한다. 이후에, 비트라인(204)이 형성된 구조물 전면에 층간절연막(206)을 형성하고, 상기 구조물 전면에 층간절연막(208)을 형성한다.
이후에, 층간절연막(208)을 선택적으로 식각하여 층간절연막(208)의 가장자리 영역에 제 1금속배선(212)와 연결되는 제 1메탈콘택 베리어(210a,210b)를 형성한다. 이때, 퓨즈 가드부의 가장자리 영역에 형성되는 제 1메탈콘택 베리어(210a,210b)는 일자형 바(Bar) 형태로 형성되며, 제 1금속배선 콘택 플러그층(116a,116b) 보다 더 넓은 폭을 가지며 그 길이가 더 길게 형성된다. 즉, 제 1메탈콘택 베리어(210a,210b)는 각각 그 폭이 0.2㎛, 길이가 1.27㎛로 형성되는 것이 바람직하다.
도 3c의 레이아웃도에서 보는 바와 같이, 퓨즈층의 가드부에 제 1금속배선(212)과 연결되어 "ㄷ" 자 형태의 패턴을 갖는 제 1메탈콘택 베리어(210a,210b)가 추가로 형성됨을 알 수 있다.
이에 따라, HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈의 커팅으로 드러난 플레이트층(112)을 따라서 티타늄 나이트라이드(TiN) 층의 산화현상에 따른 퓨즈층의 크랙이 발생하더라도 베리어 역할을 수행하는 제 1메탈콘택 베리어(126)에 의해 이웃하는 퓨즈부에 크랙이 전이하는 것을 방지할 수 있게 된다.
이어서, 제 1메탈콘택 베리어(210a,210b)의 상부에 제 1메탈콘택 베리어(210a,210b)와 연결되도록 제 1금속배선(212)을 형성한다. 그리고, 제 1금속배선(212)이 덮일 수 있도록 층간절연막(216)을 형성한다. 이후에, 제 1금속배선(212)이 노출되도록 층간절연막(216)을 선택적으로 제거하여 제 2금속배선 콘택 플러그층(216)을 형성한다. 그리고, 제 2금속배선(218)을 층간절연막(216)이 제거된 영역에 제 2금속배선 콘택 플러그층(216)과 연결되도록 형성한다.
이상에서와 같이, 퓨즈부의 리페어(퓨즈 커팅)를 실시한 이후에 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈의 커팅에 따라 드러난 플레이트층(112)을 따라서 산화 현상이 발생하게 된다.
하지만, 본 발명은 퓨즈의 산화에 따라 플레이트층(112)의 체적이 팽창되어 크랙이 발생하더라도 제 1금속배선 콘택 플러그층(116a,116b) 사이에 형성된 베리어 층에 따라 이웃하는 퓨즈에 크랙이 전이되지 않도록 한다.
한편, 본 발명은 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에 적용되는 것을 그 실시예로 설명하였지만 본 발명은 이에 한정되는 것이 아니며, 플레이트층이 아닌 다른 배선층, 즉, 제 1금속배선층, 제 2금속배선층, 또는 비트라인층을 퓨즈로 사용하는 구조에도 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 컬럼 리던던시 퓨즈박스에서 신뢰성 HAST 테스 트(Highly Accelerated Temp & Humidity Stress Test)시 온/습도의 스트레스에 따라 퓨즈부의 산화가 발생할 경우 크랙의 전이를 방지할 수 있도록 하여 반도체 소자의 신뢰성 테스트시 발생하는 불량을 해결함으로써 반도체 소자의 생산성과 수율을 증가시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 하부구조가 구비된 기판상에 제 1층간절연막을 형성하고, 상기 제 1층간절연막의 상부에 플레이트층을 형성하는 단계;
    상기 플레이트층의 상부에 제 2층간절연막을 형성하고 상기 제 2층간절연막을 선택적으로 제거하여 상기 플레이트층과 연결되는 다수의 제 1금속배선 콘택 플러그층을 형성하며, 상기 플레이트층이 형성되지 않은 상기 제 1,2층간절연막 상에 제 1메탈콘택 베리어를 형성하는 단계; 및
    상기 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하고, 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  2. 제 1항에 있어서, 상기 다수의 제 1금속배선 콘택 플러그층은 상기 플레이트층의 끝단 가장자리 영역에 각각 형성되며, 상기 제 1메탈콘택 베리어는 이웃하는 제 1금속배선 콘택 플러그층 사이에 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  3. 제 1항에 있어서, 상기 제 1메탈콘택 베리어는 일자형 바(Bar) 타입으로 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  4. 제 1항에 있어서, 상기 제 1메탈콘택 베리어는 상기 다수의 제 1금속배선 콘택 플러그층 보다 더 넓은 폭과 길이를 갖도록 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  5. 제 1항 또는 제 4항에 있어서, 상기 제 1메탈콘택 베리어의 폭은 0.2㎛인 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  6. 제 1항 또는 제 4항에 있어서, 상기 제 1메탈콘택 베리어의 길이는 1.27㎛인 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  7. 하부구조가 구비된 기판상에 제 1층간절연막을 형성하는 단계;
    상기 제 1층간절연막 상에 제 2층간절연막을 형성하고, 상기 제 2층간절연막을 선택적으로 제거하여 다수의 제 1메탈콘택 베리어를 형성하는 단계; 및
    상기 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하여 퓨즈박스의 가드링 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  8. 제 7항에 있어서, 상기 다수의 제 1메탈콘택 베리어는 상기 제 1금속배선의 양 끝단 영역에 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  9. 제 7항에 있어서, 상기 다수의 제 1메탈콘택 베리어 각각은 일자형 바(Bar) 타입으로 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  10. 제 7항에 있어서, 상기 다수의 제 1메탈콘택 베리어 각각의 폭은 0.2㎛인 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  11. 제 7항에 있어서, 상기 다수의 제 1메탈콘택 베리어 각각의 길이는 1.27㎛인 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  12. 제 7항에 있어서, 상기 제 1금속배선과 상기 다수의 제 1메탈콘택 베리어는 레이아웃 상에서 "ㄷ" 자 형태를 갖도록 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
  13. 하부구조가 구비된 기판상에 제 1층간절연막을 형성하고, 퓨즈 영역 상에서 상기 제 1층간절연막의 상부에 플레이트층을 형성하는 단계;
    상기 퓨즈 영역 상에서 상기 플레이트층의 상부에 제 2층간절연막을 형성하는 단계;
    상기 퓨즈 영역 상에서 상기 제 1,2층간절연막을 선택적으로 제거하여 상기 플레이트층과 연결되는 다수의 제 1금속배선 콘택 플러그층을 형성하고 상기 플레이트층이 형성되지 않은 상기 제 1,2층간절연막 상에 제 1메탈콘택 베리어를 형성 하며, 퓨즈 가드부 영역 상에서 상기 제 1층간절연막을 선택적으로 제거하여 다수의 제 1메탈콘택 베리어를 형성하는 단계; 및
    상기 구조물 전면에 제 1금속배선, 제 3층간절연막 및 제 2금속배선을 형성하고, 상기 퓨즈 영역 상에 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
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