KR20080001204A - 반도체 소자의 퓨즈박스 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈박스 형성 방법에 관한 것으로서, 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에서 신뢰성 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈부의 크랙 발생을 방지할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 하부구조가 구비된 기판상에 제 1층간절연막을 형성하는 단계와, 제 1층간절연막 상부에 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 하여 제 1층간절연막을 선택적으로 식각하여 일정 깊이를 갖는 퓨즈 홀을 형성하는 단계와, 제 1층간절연막 전면에 퓨즈층을 증착하되, 퓨즈 홀의 굴곡을 따라 퓨즈층을 형성하는 단계와, 구조물 전면에 제 2층간절연막을 증착하되, 제 2층간절연막의 증착 특성에 따라 퓨즈 홀 내부에 보이드를 형성하는 단계, 및 제 2층간절연막의 상부에 제 1금속배선, 제 3층간절연막, 제 2금속배선 및 보호층을 형성하고, 보호층과 제 3층간절연막을 선택적으로 식각하여 퓨즈박스 오픈 영역을 형성하는 단계를 포함한다.
Description
도 1a 및 도 1b는 종래의 반도체 소자의 퓨즈박스 형성 방법을 나타낸 공정 단면도.
도 2는 종래의 반도체 소자의 퓨즈박스 형성 방법에서의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법을 나타낸 공정 단면도.
본 발명은 반도체 소자의 퓨즈박스 형성 방법에 관한 것으로서, 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에서 신뢰성 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈부의 산화 및 크랙 발생을 방지할 수 있도록 하는 기술이다.
일반적으로 반도체 장치, 특히 메모리 장치의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리 된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(Yield) 측면에서 비효율적인 처리 방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 셀(Redundancy cell)을 이용하여 결함이 발생한 결함 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비 셀을 이용한 리페어 방법은 통상 일정 셀 어레이마다 노멀 워드라인을 치환하기 위해 구비된 예비 워드라인과 노멀 비트라인을 치환하기 위해 구비된 예비 비트라인을 미리 설치해 두어 결함이 발생된 결함 셀을 포함하는 노멀 워드라인 또는 노멀 비트라인을 예비 워드라인 또는 예비 비트라인으로 치환해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 결함 셀을 골라내면 결함 셀에 해당하는 어드레스를 예비 셀의 어드레스로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다. 따라서, 실제 사용시에 결함 셀에 해당하는 어드레스 신호가 입력되면 결함 셀에 대응하여 치환된 예비 셀의 데이터가 액세스 되는 것이다.
전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing) 시킴으로써, 어드레스의 경로를 치환하는 것이다. 따라서, 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉 시킴으로써 어드레스 경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 여기서, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 하고, 그 끊어지는 부위와 둘러싸는 영역을 퓨즈 박스라 한다.
이러한 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치에 구비된 예비 워드라인 또는 예비 비트라인의 수에 대응하여 정해진다.
도 1a는 종래의 반도체 소자의 퓨즈박스 형성 방법을 나타낸 공정 단면도이다.
먼저, 기판(10) 상에 소자분리막(12)을 형성하고, 기판(10)은 비트라인 콘택층(14)을 통해 비트라인(16)과 연결된다. 그리고, 상기 구조물 전면에 제 1층간절연막(18)과 플레이트층(20)을 차례로 형성한다.
이때, 플레이트층(20)의 퓨즈는 워드라인 또는 비트라인 등의 도전체를 이용하여 별도로 형성할 수 있으나, 여기서는 메모리 장치의 단위 셀을 구성하는 커패시터의 플레이트(Plate)를 형성할 때의 도전체를 이용한다. 즉, 퓨즈를 이루는 플레이트층(20)의 전극은 폴리실리콘막+TiN 막의 2중 층으로 이루어진 것이 바람직하다.
이후에, 플레이트층(20)이 덮일 수 있도록 제 2층간절연막(22)을 형성한다. 그리고, 플레이트층(20)이 형성된 영역의 가장자리에 해당되는 제 2층간절연막(22)을 선택적으로 제거하여 제 1금속배선 콘택 플러그층(24)을 형성한다.
다음에, 제 1금속배선(26)을 제 2층간절연막(22)이 제거된 영역에 제 1금속배선 콘택 플러그층(24)과 연결되도록 형성한다. 여기서, 플레이트층(20)의 측면에 형성된 제 1금속배선(26)은 가드링 역할을 한다.
이어서, 제 3층간절연막(32)을 제 1금속배선(26)상에 형성하고, 제 1금속배선(26)이 노출되도록 제 3층간절연막(32)을 선택적으로 제거하여 제 2금속배선 콘택 플러그층(28)을 형성한다. 그리고, 제 2금속배선(30)을 제 3층간절연막(32)이 제거된 영역에 제 2금속배선 콘택 플러그층(28)과 연결되도록 형성한다.
이후에, 제 3층간절연막(32)의 상부에 패시베이션층(34)과 보호층인 폴리이미드(Polyimide)층(36)을 형성한다. 그리고, 폴리이미드층(36)과 패시베이션층(34)과 제 3층간절연막(32)을 식각하여 플레이트층(20)의 상단에 일정한 두께의 제 2층간절연막(22)이 남도록 함으로써 퓨즈박스 오픈 영역을 형성한다.
한편, HAST 테스트는 고온/고습 조건에서 반도체 소자의 신뢰성을 검증하는 일반적인 테스트 방식이다. 그런데, 이러한 종래의 퓨즈박스는 도 1b에서 보는 바와 같이, 고습 조건에서 퓨즈 커팅으로 드러난 플레이트층(20)을 따라서 산화현상이 발생하고 이에 따른 퓨즈층의 체적 팽창(A)에 의해 제 2층간절연막(22)에 크랙(B)이 발생하게 되는 문제점이 있다.
즉, 종래의 퓨즈박스는 리페어 공정시 레이저를 조사하기 위해 다른 층보다 더 많은 절연막을 선택적으로 제거하게 된다. 따라서, 상대적으로 퓨즈박스 영역은 반도체 장치의 다른 영역보다 외부에서 받는 스트레스에 약하게 된다.
리페어 공정에서 퓨즈를 선택적으로 블로잉시켜 결함이 발견된 부분을 리페어 하고 난 이후에는 반도체 칩을 패키지 하게 되는데, 패키지 하는 과정에서 퓨즈의 체적 팽창에 의해 플레이트층(20)을 둘러싸고 있는 산화막에 (B)와 같이 크랙이 발생하게 된다.
특히, 퓨즈박스의 에지 부분에 있는 영역은 외부에서 오는 스트레스에 약하기 때문에 패키지에 약간만 충격을 주어도 퓨즈 커팅된 플레이트에서 산화 및 크랙이 발생하게 된다.
도 2는 종래의 반도체 소자의 퓨즈박스 형성 방법에서 실제 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test) 이후에 불량이 발생된 퓨즈부의 단면 사진도이다.
도 2에서 보는 바와 같이 리페어(퓨즈 커팅)를 실시한 후 HAST 테스트시 퓨즈가 산화되어 (A)와 같이 체적이 팽창되는 것을 볼 수 있다. 그리고, 퓨즈의 체적 팽창에 의해 산화막에 (B)와 같은 크랙이 발생하게 되고, 이러한 크랙이 계속 전이되어 이웃하는 퓨즈부와의 연결 배선부가 끊어진 상태를 볼 수 있다.
즉, 산화에 취약한 메탈 계열의 플레이트층을 퓨즈회로로 사용하는 종래기술의 퓨즈박스는 HAST 테스트시 필연적으로 불량을 유발할 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에서 퓨즈배선에 깊은 굴곡(Topology)을 형성하여 퓨즈층 위에 증착되는 산화막층이 굴곡 내부를 채우지 못하게 함으로써 신뢰성 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈부의 산화가 발생하더라도 크랙으로 전이되는 것을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성 방법은, 하부구조가 구비된 기판상에 제 1층간절연막을 형성하는 단계와, 제 1층간절연막 상부에 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 하여 제 1층간절연막을 선택적으로 식각하여 일정 깊이를 갖는 퓨즈 홀을 형성하는 단계와, 제 1층간절연막 전면에 퓨즈층을 증착하되, 퓨즈 홀의 굴곡을 따라 퓨즈층을 형성하는 단계와, 구조물 전면에 제 2층간절연막을 증착하되, 제 2층간절연막의 증착 특성에 따라 퓨즈 홀 내부에 보이드를 형성하는 단계, 및 제 2층간절연막의 상부에 제 1금속배선, 제 3층간절연막, 제 2금속배선 및 보호층을 형성하고, 보호층과 제 3층간절연막을 선택적으로 식각하여 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 퓨즈박스 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에서와 같이, 기판(100) 상에 소자분리막(102)을 형성하고, 기판(100)은 비트라인 콘택층(104)을 통해 비트라인(106)과 연결된다. 그리고, 상기 구조물 전면에 제 1층간절연막(108)을 형성한다.
그리고, 제 1층간절연막(108)의 상부에 감광막 패턴(110)을 형성하고, 감광막 패턴(110)을 식각 마스크로 하여 제 1층간절연막(108)을 선택적으로 식각함으로써 좁은 폭과 깊은 길이를 갖는 퓨즈 홀(112) 패턴을 형성한다. 이때, 퓨즈 홀(112)의 형성시 감광막 패턴(110)을 이용한 건식 식각 공정을 이용하는 것이 바람직하다. 그리고, 퓨즈 홀(112)의 폭(Width)은 2000~4000Å의 범위 내에서 형성하며, 퓨즈 홀(112)의 깊이(Depth)는 10000~20000Å의 범위 내에서 형성하는 것이 바람직하다.
이후에, 도 3b와 같이 감광막 패턴(110)을 제거하고 상기 구조물 전면에 플레이트층(114)을 증착한다. 이때, 플레이트층(114)은 퓨즈 홀(112)에 따라 퓨즈 패턴이 굴곡(Topology)을 가지게 된다. 그리고, 플레이트층(114)이 덮일 수 있도록 제 2층간절연막(116)을 형성한다. 이때, 증착 특성상 좁고 깊은 퓨즈 홀(112)의 내부는 제 2층간절연막(116)이 증착되지 못하므로 퓨즈 홀(112)의 내부에 보이드(Void)가 발생하게 된다.
여기서, 플레이트층(114)의 퓨즈는 워드라인 또는 비트라인 등의 도전체를 이용하여 별도로 형성할 수 있으나, 본 발명의 실시예에서는 메모리 장치의 단위 셀을 구성하는 커패시터의 플레이트(Plate)를 형성할 때의 도전체를 이용한다. 즉, 퓨즈를 이루는 플레이트층(114)의 전극은 TiN 막 또는 폴리실리콘막과 TiN 막의 2중 층으로 이루어진 것이 바람직하다.
그리고, 제 2층간절연막(116)은 BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등의 산화막 중 어느 하나로 이루어지는 것이 바람직하다.
이후에, 도 3c와 같이, 플레이트층(114)이 형성된 영역의 가장자리에 해당되는 제 2층간절연막(116)을 선택적으로 제거하여 제 1금속배선 콘택 플러그층(118) 을 형성한다.
다음에, 제 1금속배선(120)을 제 2층간절연막(116)이 제거된 영역에 제 1금속배선 콘택 플러그층(118)과 연결되도록 형성한다. 여기서, 플레이트층(114)의 측면에 형성된 제 1금속배선(120)은 가드링 역할을 한다.
이어서, 제 3층간절연막(126)을 제 1금속배선(120)상에 형성하고, 제 1금속배선(120)이 노출되도록 제 3층간절연막(126)을 선택적으로 제거하여 제 2금속배선 콘택 플러그층(122)을 형성한다. 그리고, 제 2금속배선(124)을 제 3층간절연막(126)이 제거된 영역에 제 2금속배선 콘택 플러그층(122)과 연결되도록 형성한다.
이후에, 퓨즈부를 외부 환경으로부터 보호하기 위하여 제 3층간절연막(126)의 상부에 보호층인 패시베이션층(128)과 폴리이미드(Polyimide)층(130)을 퓨즈박스 측벽을 감싸도록 형성한다. 그리고, 폴리이미드층(130)과 패시베이션층(128)과 제 3층간절연막(126)을 선택적으로 식각하여 플레이트층(114)의 상단에 일정한 두께의 제 2층간절연막(116)이 남도록 함으로써 퓨즈박스 오픈 영역을 형성한다.
이에 따라, 본 발명은 퓨즈배선에 깊은 굴곡(Topology) 모양의 퓨즈 홀(112)을 형성하여 플레이트층(114) 위에 증착되는 제 2층간절연막(116)이 퓨즈 홀(112)의 내부를 채우지 못하도록 한다. 이에 따라, 신뢰성 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈부의 산화가 발생하더라도 크랙의 매질이 되는 제 2층간절연막(116)이 없음으로 해서 크랙으로 전이되는 것을 방지할 수 있도록 한다.
즉, 도 3c의 (C)에서 보는 바와 같이, 퓨즈부의 리페어(퓨즈 커팅)를 실시한 이후에 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈의 커팅에 따라 드러난 플레이트층(114)을 따라서 산화 현상이 발생하게 된다.
하지만, 본 발명은 퓨즈가 산화되어 플레이트층(114)의 체적이 팽창되더라도 플레이트층(114) 사이의 퓨즈 홀(112)에 제 2층간절연막(116)이 없이 비어있기 때문에 크랙이 발생하지 않게 된다. 또한, 퓨즈 홀(112)의 형성에 따라 플레이트층(114)의 굴곡으로 인해 퓨즈라인이 길어지기 때문에 퓨즈라인에 산화가 발생하더라도 이웃하는 퓨즈부까지 산화가 전이되지 않도록 한다.
한편, 본 발명은 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에 적용되는 것을 그 실시예로 설명하였지만 본 발명은 이에 한정되는 것이 아니며, 플레이트층이 아닌 다른 배선층, 즉, 제 1금속배선층, 제 2금속배선층, 또는 비트라인층을 퓨즈로 사용하는 구조에도 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명은 메탈 계열 플레이트층을 리페어 퓨즈로 사용하는 반도체 소자의 퓨즈박스에서 신뢰성 HAST 테스트(Highly Accelerated Temp & Humidity Stress Test)시 퓨즈부의 산화가 발생할 경우 크랙의 전이를 방지할 수 있도록 하여 반도체 소자의 신뢰성 테스트시 발생하는 불량을 해결함으로써 반도체 소자의 생산성과 수율을 증가시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 하부구조가 구비된 기판상에 제 1층간절연막을 형성하는 단계;상기 제 1층간절연막 상부에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 제 1층간절연막을 선택적으로 식각하여 일정 깊이를 갖는 퓨즈 홀을 형성하는 단계;상기 제 1층간절연막 전면에 퓨즈층을 증착하되, 상기 퓨즈 홀의 굴곡을 따라 상기 퓨즈층을 형성하는 단계;상기 구조물 전면에 제 2층간절연막을 증착하되, 상기 제 2층간절연막의 증착 특성에 따라 상기 퓨즈 홀 내부에 보이드를 형성하는 단계; 및상기 제 2층간절연막의 상부에 제 1금속배선, 제 3층간절연막, 제 2금속배선 및 보호층을 형성하고, 상기 보호층과 상기 제 3층간절연막을 선택적으로 식각하여 퓨즈박스 오픈 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
- 제 1항에 있어서, 상기 퓨즈층은 플레이트층인 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
- 제 1항에 있어서, 상기 퓨즈 홀은 상기 감광막 패턴을 이용한 건식 식각 공정에 의해 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
- 제 1항에 있어서, 상기 퓨즈 홀의 폭은 2000~4000Å 범위로 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
- 제 1항에 있어서, 상기 퓨즈 홀의 깊이는 10000~20000Å 범위로 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
- 제 1항에 있어서, 상기 제 2층간절연막은 BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), 및 TEOS(Tetra Ethyl Ortho Silicate) 중 어느 하나로 형성됨을 특징으로 하는 반도체 소자의 퓨즈박스 형성 방법.
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| WITN | Withdrawal due to no request for examination |