KR100792442B1 - 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 - Google Patents

퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100792442B1
KR100792442B1 KR1020070002905A KR20070002905A KR100792442B1 KR 100792442 B1 KR100792442 B1 KR 100792442B1 KR 1020070002905 A KR1020070002905 A KR 1020070002905A KR 20070002905 A KR20070002905 A KR 20070002905A KR 100792442 B1 KR100792442 B1 KR 100792442B1
Authority
KR
South Korea
Prior art keywords
fuse
forming
film
fuse pattern
layer
Prior art date
Application number
KR1020070002905A
Other languages
English (en)
Inventor
황영호
윤지윤
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070002905A priority Critical patent/KR100792442B1/ko
Application granted granted Critical
Publication of KR100792442B1 publication Critical patent/KR100792442B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격으로 인접 퓨즈 패턴에 연결된 콘택에 펀치(punch)가 발생되는 문제를 해결할 수 있는 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 제1 버퍼막과, 상기 제1 버퍼막 상에 형성된 제1 절연막과, 상기 제1 버퍼막과 중첩되도록 상기 제1 절연막 상에 형성된 제2 버퍼막과, 상기 제2 버퍼막 상에 형성된 제2 절연막과, 일부가 상기 제2 버퍼막의 측부와 중첩되도록 상기 제2 절연막 상에 형성된 퓨즈 패턴과, 상기 퓨즈 패턴 상에 형성된 제3 절연막과, 상기 제2 버퍼막과 중첩되도록 상기 제3 절연막 상에 형성된 제1 금속배선과, 상기 제3 절연막, 상기 퓨즈 패턴 및 상기 제2 절연막을 관통하여 상기 제1 금속배선과 상기 제2 버퍼막 사이에 형성되며, 상기 제1 금속배선과 상기 퓨즈 패턴을 연결하는 콘택을 포함하며, 이를 통해 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격을 완화시키기 위한 버퍼막을 2중으로 형성하여 컷팅되는 퓨즈 패턴과 인접한 퓨즈 패턴에 연결된 콘택에 펀치가 발생되는 문제를 해결할 수 있으므로 소자의 신뢰성 및 수율을 향상시킬 수 있다.
퓨즈, 레이저빔, 콘택, 펀치, 제 1 버퍼막, 제 2 버퍼막

Description

퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE HAVING FUSE PATTERN AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 퓨즈 박스를 나타낸 사진.
도 2는 본 발명의 실시예 따른 퓨즈 패턴을 구비하는 반도체 소자 및 그 제조방법을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 소자의 퓨즈 박스를 나타낸 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : 기판
22 : 제 1 버퍼막
24 : 제 2 버퍼막
26A, 26B : 퓨즈 패턴들
28A, 28B : 제 1 콘택들
29 : 하부 금속 배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격으로 인접 퓨즈 패턴에 연결된 메탈 콘택에 펀치(punch)가 발생되는 문제를 해결할 수 있는 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 장치, 특히 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 장치 내에 미리 설치해둔 예비 메모리 셀(이하, '리던던시(redundancy) 셀'이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어(repair) 작업은 통상, 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/칼럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료 후, 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부 회로에 행하게 된다. 따라서, 불량 라인에 해당하는 어 드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저빔으로 배선을 태워 컷팅(cutting)하는 방식이다. 레이저의 조사에 의해 컷팅되는 배선을 퓨즈 패턴이라 하고, 그 컷팅되는 부위와 이를 둘러싸는 영역을 퓨즈 박스라 한다. 통상적으로, 레이저빔을 이용한 퓨즈 패턴의 컷팅을 위해서는 퓨즈 패턴 상부에 형성된 절연막들을 제거하여 퓨즈 패턴 상부를 오픈시키어 퓨즈 윈도우(window)를 형성해야 한다. 이때, 퓨즈 윈도우 바닥에는 초기 두께보다 얇아진 절연막을 퓨즈 패턴상에 남겨 이후 리페어(repair) 공정시 레이저 조사에 의해 퓨즈를 컷팅시킬 때 완충역할을 하도록 한다.
상기 퓨즈 패턴에 대한 예들은 미합중국 특허 6,100,117호(issued to Hao et al.) 및 미합중국 특허6,180,503호(issued to Tzeng et al.)에 개시되어 있다.
개시된 특허들에 의하면, 퓨즈 패턴으로서 반도체 소자의 비트라인을 사용한다. 즉, 셀 영역에 비트라인을 형성할 때 퓨즈 패턴이 형성될 부위까지 연장되게 형성함으로서 비트라인을 퓨즈 패턴으로 사용할 수 있다.
그러나, 비트라인을 퓨즈 패턴으로 사용할 경우에는 퓨즈 패턴을 오픈시키는 것이 용이하지 않다. 이는, 비트라인 상에는 다층 구조를 갖는 절연막 및 금속 배선 등이 형성되어 있기 때문이다. 즉, 퓨즈 윈도우의 깊이가 깊고, 퓨즈 윈도우를 형성하기 위한 식각에 소요되는 시간이 연장되며, 퓨즈 윈도우를 형성하기 위한 식각시 퓨즈 패턴상에 잔류시키는 절연막의 두께를 적절하게 조정하지 못하기 때문이다.
이에 따라, 최근에는 비트라인 대신에 비트라인 상부에 마련되는 캐패시터 상부 전극 또는 콘택을 연결하는 금속 배선을 퓨즈 패턴으로 사용하는 추세에 있다.
캐패시터 상부 전극을 퓨즈 패턴으로 사용하는 일 예는 대한민국 공개특허 2001-61081호에 개시되어 있고, 금속 배선을 퓨즈 패턴으로 사용하는 일 예는 일본국 공개특허 평11-87646호에 개시되어 있다.
그러나, 캐패시터 상부 전극 또는 금속 배선을 퓨즈 패턴으로 사용할 경우에는 퓨즈 패턴을 컷팅할 때 사용되는 레이저빔에 의해, 인접 퓨즈 패턴의 에지 부분에 연결되어 있는 콘택에 펀치(punch)가 발생될 수 있다. 즉, 레이저빔에 의한 충격이 외부로 확산되면서 인접 퓨즈 패턴 쪽으로 전달되고, 이로 인해 인접 퓨즈 패턴의 에지 부분에 연결된 콘택에 펀치가 발생되게 된다.
따라서, 콘택과 퓨즈 패턴의 접촉 면적이 작아져 콘택 저항이 커지게 되고, 이로 인해 퓨즈 패턴에 바이어스를 인가하기 어렵게 됨에 따라 퓨즈 패턴이 제 역할을 못하게 되는 문제가 발생되고 있다.
이에, 비트라인을 이용하여 퓨즈 패턴들 사이의 영역 및 그 주변의 퓨즈 패턴들의 에지 부분 하부에 버퍼막을 형성하여, 퓨즈 패턴 컷팅시 인접 퓨즈 패턴에 연결된 콘택에 펀치가 생기지 않도록 하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 퓨즈 박스를 나타낸 사진이다.
도 1을 참조하면, 퓨즈 패턴(10A, 10B)이 형성되어 있고, 퓨즈 패턴(10A, 10B)에 바이어스를 인가하기 위하여 퓨즈 패턴(10A, 10B)의 에지 부분에는 퓨즈 패 턴(10A, 10B)과 그 위에 형성된 절연막(11)을 관통하는 제 1 콘택(12)이 형성되어 있다. 절연막(11)상에는 하부 배선(13)이 형성되어 있고, 하부 배선(13) 중 일부는 제 1 콘택(12)에 접속된다.
하부 배선(13)의 상부에는 상부 배선(14)이 형성되어 있다. 하부 배선(13)과 상부 배선(14)은 그들 사이에 형성된 절연막(15)에 의해 분리되고 절연막(15)을 관통하여 형성된 제 2 콘택(16)을 통하여 전기적 접속을 이룬다.
그리고, 상부 배선(14) 및 절연막(11)상에는 보호막(17)이 형성되어 있으며. 퓨즈 패턴(10A, 10B) 상부의 보호막(17)과 절연막(11)의 일부분이 식각되어, 퓨즈 윈도우(W)를 구성한다. 이때, 절연막(11)은 완전히 식각되지 않고 퓨즈 패턴(10A, 10B)상에 일부 잔류되어, 리페어(repair) 공정시 레이저빔 조사에 의해 퓨즈 패턴을 컷팅시킬 때 완충역할을 한다.
이웃하는 퓨즈 패턴들(10A, 10B) 사이의 영역 및 그 주변의 퓨즈 패턴들의 에지 부분 하부에는 셀 영역의 비트라인을 형성하기 위한 도전막을 이용하여 버퍼막(18)이 형성되어 있다. 버퍼막(18)은 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격을 완충시킴으로써, 컷팅되는 퓨즈 패턴과 인접한 퓨즈 패턴에 연결된 제 1 콘택(12)에 펀치(punch)가 생기는 것을 방지한다.
그러나, 이와 같이 버퍼막(18)을 형성함에도 불구하고 HAST(Highly Accelerated temperature and humidity Stress) 폐일(fail)을 유발하는 크랙(crack)을 방지하기 위해 퓨즈 패턴(10A, 10B)의 두께를 낮추는 추세이기 때문에 퓨즈 패턴(10A, 10B)과 제 1 콘택(12)의 접촉 면적이 좁아지게 되어, 작은 충격에 의해서도 제 1 콘택(12)에 펀치가 발생되게 되고, 이에 따라 컷팅되는 퓨즈 패턴에 인접한 퓨즈 패턴이 제 역할을 못하게 되어, 반도체 소자의 신뢰성 및 수율(yield)이 저하되게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격으로 인접 퓨즈 패턴에 연결된 콘택에 펀치(punch)가 발생되는 문제를 해결할 수 있는 퓨즈 패턴을 구비하는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 형성된 제1 버퍼막과, 상기 제1 버퍼막 상에 형성된 제1 절연막과, 상기 제1 버퍼막과 중첩되도록 상기 제1 절연막 상에 형성된 제2 버퍼막과, 상기 제2 버퍼막 상에 형성된 제2 절연막과, 일부가 상기 제2 버퍼막의 측부와 중첩되도록 상기 제2 절연막 상에 형성된 퓨즈 패턴과, 상기 퓨즈 패턴 상에 형성된 제3 절연막과, 상기 제2 버퍼막과 중첩되도록 상기 제3 절연막 상에 형성된 제1 금속배선과, 상기 제3 절연막, 상기 퓨즈 패턴 및 상기 제2 절연막을 관통하여 상기 제1 금속배선과 상기 제2 버퍼막 사이에 형성되며, 상기 제1 금속배선과 상기 퓨즈 패턴을 연결하는 콘택을 포함하는 퓨즈 패턴을 구비하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 제1 버퍼막을 형성하는 단계와, 상기 제1 버퍼막을 포함하는 상기 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 버퍼막과 중첩되도록 상기 제1 절연막 상에 제2 버퍼막을 형성하는 단계와, 상기 제 2 버퍼막을 포함하는 상기 기판 상부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 상기 제2 버퍼막의 상부에서 분리되는 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴을 포함하는 상기 기판 상부에 제3 절연막을 형성하는 단계와, 상기 제3 절연막 및 상기 퓨즈 패턴이 관통되도록 콘택을 형성하는 단계와, 상기 제3 절연막 상에 상기 콘택과 연결된 제1 금속배선을 형성하는 단계를 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 퓨즈 영역 및 셀 영역을 포함하는 기판 상에 상기 셀 영역의 비트라인을 형성하기 위한 도전막을 형성하되 상기 도전막을 상기 퓨즈 영역까지 연장되도록 형성하는 단계와, 상기 도전막을 패터닝하여 상기 셀 영역에는 비트라인을 형성하고, 상기 퓨즈 영역에는 제1 버퍼막을 형성하는 단계와, 상기 비트라인 및 상기 제1 버퍼막을 포함하는 상기 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 상기 셀 영역의 캐패시터 하부 전극을 형성하기 위한 하부전극막을 상기 셀 영역에서 상기 퓨즈 영역까지 연장되도록 형성하는 단계와, 상기 하부전극막을 식각하여 상기 셀 영역에는 캐패시터의 하부전극을 형성하고, 상기 퓨즈 영역에는 상기 제1 버퍼막과 중첩되도록 제2 버퍼막을 형성하는 단계와, 상기 하부전극 및 상기 제2 버 퍼막을 포함하는 상기 기판 상부에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 상기 제2 버퍼막의 상부에서 분리되는 퓨즈 패턴을 형성하는 단계와, 상기 퓨즈 패턴을 포함하는 상기 기판 상부에 제3 절연막을 형성하는 단계와, 상기 제3 절연막 및 상기 퓨즈 패턴이 관통되는 콘택을 형성하는 단계와, 상기 제3 절연막 상에 상기 콘택과 연결된 제1 금속배선을 형성하는 단계를 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예 따른 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법을 설명하기 위한 도면이다.
도 2를 참조하면, 퓨즈 영역 및 셀 영역(도시되지 않음)을 갖으며 소정의 하부 구조물을 갖는 기판(21)상에 제 1 버퍼막(22)을 형성한다. 상기 하부 구조물은 트랜지스터 및 절연막 등을 포함한다. 제 1 버퍼막(22)은 차후에 이웃하여 형성되 는 퓨즈 패턴들 사이의 영역 및 그 주변의 에지 부분과 오버랩되도록 배치한다.
제 1 버퍼막(22)은 셀 영역에 비트라인을 형성하기 위한 도전막을 형성할 때 퓨즈 영역까지 연장되게 형성하고 도전막을 패터닝하여 비트라인을 형성할 때 도전막이 퓨즈 영역의 일부분에도 남도록 패터닝함으로써, 형성된다. 제 1 버퍼막(22)은 예를 들어, 폴리실리콘막, Ru, Ir Pt, TiN, TaN, WN에서 선택된 어느 하나 또는 둘 이상의 적층막으로 형성할 수 있다.
이어, 제 1 버퍼막(22)을 포함한 전면에 제 1 층간절연막(23)을 형성하고, 제 1 버퍼막(22) 상부의 제 1 층간절연막(23)상에 제 2 버퍼막(24)을 형성한다.
제 2 버퍼막(24)은 셀 영역에 캐패시터 하부전극을 형성하기 위한 하부전극막을 형성할 때 퓨즈 영역까지 연장되게 형성하고 하부전극막을 패터닝하여 캐패시터 하부전극을 형성할 때 하부전극막이 제 1 버퍼막(22) 상부에도 남도록 패터닝함으로써, 형성된다. 제 2 버퍼막(24)은 예를 들어, 폴리실리콘막, Ru, Ir Pt, TiN, TaN, WN에서 선택된 어느 하나 또는 둘 이상의 적층막으로 형성할 수 있다.
이어, 제 2 버퍼막(24)을 포함한 전면에 제 2 층간절연막(25)을 형성하고, 제 2 층간절연막(25)상에 제 1 버퍼막(22)의 상부에서 분리되는 퓨즈 패턴들(26A, 26B)을 형성한다. 이때, 퓨즈 패턴들(26A, 26B)은 그 에지 부분이 제 1 버퍼막(22)의 양에지 부분과 일정폭 오버랩되게 형성된다.
퓨즈 패턴들(26A, 26B)은 캐패시터 상부전극 또는 금속 배선으로 형성할 수 있다. 퓨즈 패턴들(26A, 26B)을 캐패시터 상부전극으로 형성하는 경우에는 셀 영역에 캐패시터 상부전극을 형성하기 위한 상부전극막을 형성할 때, 퓨즈 영역까지 연 장되게 형성하고, 상부전극막을 패터닝하여 캐패시터 상부전극을 형성할 때 제 2 버퍼막(24) 상부에서 분리되어지도록 상부전극막을 패터닝함으로써, 형성된다.
그리고, 퓨즈 패턴들(26A, 26B)을 금속배선으로 형성하는 경우에는 셀 영역에 금속배선을 형성하기 위한 금속막을 형성할 때 퓨즈 영역까지 연장되게 형성하고, 금속막을 패터닝하여 금속배선을 형성할 때 제 2 버퍼막(24) 상부에서 분리되어지도록 금속막을 패터닝함으로써, 형성된다.
이어, 퓨즈 패턴들(26A, 26B)을 포함한 전면에 제 3 층간절연막(27)을 형성하고 퓨즈 패턴들(26A, 26B) 에지 부분의 제 3 층간절연막(27)과 퓨즈 패턴들(26A, 26B)과 제 2 층간절연막(25)에 콘택홀을 형성한 다음, 콘택홀을 매립하여 퓨즈 패턴들(26A, 26B)에 각각 접속되는 제 1 콘택들(28A, 28B)을 형성한다. 따라서, 제 1 콘택들(28A, 28B)은 퓨즈 패턴들(26A, 26B)의 에지 부분과 오버랩되어 형성된 제 1 버퍼막(22) 및 제 2 버퍼막(24)과 오버랩되게 된다. 퓨즈 패턴들(26A, 26B)을 갖는 반도체 소자가 디램일 경우, 제 1 콘택들(28A, 28B)은 메탈-1 콘택에 해당된다.
이후, 제 1 콘택들(28A, 28B)을 포함한 전면에 금속막을 형성하고 패터닝하여 하부 금속 배선(29)을 형성한다. 이때, 하부 금속 배선(29) 중 일부는 제 1 콘택들(28A, 28B)과 연결되게 형성한다.
이어, 전면에 제 4 층간절연막(30)을 형성하고 제 4 층간절연막(30)에 하부 금속 배선(29)의 다른 일부를 노출하는 콘택홀을 형성하고 콘택홀을 매립하여 제 2 콘택(31)을 형성한다. 그 다음, 전면에 금속막을 형성하고, 제 2 버퍼막(24) 상부 및 그 주변에 남도록 금속막과 제 4 층간절연막(30)과 하부 금속 배선(29)을 패터 닝하여, 하부 금속 배선(29)과 제 4 층간절연막(30)을 사이에 두고 분리되며 제 2 콘택(31)을 통해 하부 금속 배선(29)에 접속되는 상부 금속 배선(32)을 형성한다. 퓨즈 패턴들(26A, 26B)을 갖는 반도체 소자가 디램일 경우, 하부 금속 배선(29)은 메탈-1에 해당되고, 상부 금속 배선(32)은 메탈-2에 해당된다.
이어, 전면에 보호막(33)을 형성하고 퓨즈 패턴들(26A, 26B)의 상부가 오픈되도록 보호막(33)과 제 3 층간절연막(27)을 일정부분 식각하여 퓨즈 윈도우(W)를 형성한다. 이때, 리페어(repair) 공정시 레이저빔 조사에 의해 퓨즈 패턴을 컷팅시킬 때 완충역할을 하도록 제 3 층간절연막(27)은 완전히 식각하지 않고 퓨즈 패턴들(26A, 26B) 위에 일부 잔류시킨다.
이상으로, 본 발명의 실시예에 따른 퓨즈 패턴을 구비하는 반도체 소자를 완성한다.
전술한 반도체 소자는 제 1 콘택(28A, 28B) 하부에 퓨즈 패턴들(26A, 26B)들 사이의 영역 및 그 주변의 퓨즈 패턴(26A, 26B) 에지 부분과 오버랩되는 제 2 버퍼막(24)과 제 1 버퍼막(22)을 갖는다. 이에 따라, 퓨즈 패턴을 컷팅할 때 사용되는 레이저빔에 의한 충격을 2중의 버퍼막을 통해 충분히 완화시킬 수 있어, 컷팅되는 퓨즈 패턴과 인접한 퓨즈 패턴에 연결된 제 1 콘택에 펀치가 생기는 현상을 방지할 수 있다.
또한, 전술한 반도체 소자를 별도의 공정의 수행 없이 형성할 수 있다. 즉, 비트라인 및 캐패시터 하부전극을 형성할 때 제 1 버퍼막(22)과 제 2 버퍼막(24)을 형성할 수 있고, 캐패시터 상부 전극 또는 금속 배선을 형성할 때 퓨즈 패턴 들(26A, 26B)을 형성할 수 있으므로 공정의 추가 없이 진행할 수 있는 장점이 있다.
도 3은 본 발명에 따른 반도체 소자의 퓨즈 박스를 나타낸 사진으로, 리페어 공정에 의해 퓨즈 패턴(26A)이 컷팅된 상태이며, 제 1 버퍼막(22)과 제 2 버퍼막(24)에 의해 퓨즈 패턴(26A) 컷팅시 사용된 레이저빔에 의한 충격이 완화되어, 퓨즈 패턴(26B)에 연결된 제 1 콘택(28B)에 펀치가 발생되지 않았음을 확인할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 퓨즈 패턴 컷팅시 사용되는 레이저빔에 의한 충격을 완화시키기 위한 버퍼막을 2중으로 형성하여 컷팅되는 퓨즈 패턴과 인접한 퓨즈 패턴에 연결된 콘택에 펀치가 발생되는 문제를 해결할 수 있으므로 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (11)

  1. 기판 상에 형성된 제1 버퍼막;
    상기 제1 버퍼막 상에 형성된 제1 절연막;
    상기 제1 버퍼막과 중첩되도록 상기 제1 절연막 상에 형성된 제2 버퍼막;
    상기 제2 버퍼막 상에 형성된 제2 절연막;
    일부가 상기 제2 버퍼막의 측부와 중첩되도록 상기 제2 절연막 상에 형성된 퓨즈 패턴;
    상기 퓨즈 패턴 상에 형성된 제3 절연막;
    상기 제2 버퍼막과 중첩되도록 상기 제3 절연막 상에 형성된 제1 금속배선; 및
    상기 제3 절연막, 상기 퓨즈 패턴 및 상기 제2 절연막을 관통하여 상기 제1 금속배선과 상기 제2 버퍼막 사이에 형성되며, 상기 제1 금속배선과 상기 퓨즈 패턴을 연결하는 콘택
    을 포함하는 퓨즈 패턴을 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 금속배선 상에 형성된 제4 절연막;
    상기 제4 절연막 상에 형성된 제2 금속배선; 및
    상기 제2 금속배선을 덮도록 형성된 보호막
    를 더 포함하는 퓨즈 패턴을 구비하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제3 절연막 상에는 상기 보호막의 양측단과 정렬되도록 상기 제3 절연막이 일정 부분 식각되어 퓨즈 윈도우가 형성된 퓨즈 패턴을 구비하는 반도체 소자.
  4. 기판 상에 제1 버퍼막을 형성하는 단계;
    상기 제1 버퍼막을 포함하는 상기 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 버퍼막과 중첩되도록 상기 제1 절연막 상에 제2 버퍼막을 형성하는 단계;
    상기 제 2 버퍼막을 포함하는 상기 기판 상부에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 제2 버퍼막의 상부에서 분리되는 퓨즈 패턴을 형성하는 단계;
    상기 퓨즈 패턴을 포함하는 상기 기판 상부에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 상기 퓨즈 패턴이 관통되도록 콘택을 형성하는 단계; 및
    상기 제3 절연막 상에 상기 콘택과 연결된 제1 금속배선을 형성하는 단계
    를 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 버퍼막은 폴리실리콘, Ru, Ir Pt, TiN, TaN 및 WN에서 선택된 어느 하나 또는 둘 이상의 적층막으로 형성하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제1 금속배선을 형성하는 단계 후,
    상기 제1 금속배선을 포함하는 상기 기판 상부에 제4 절연막을 형성하는 단계;
    상기 제4 절연막 상에 제2 금속배선을 형성하는 단계;
    상기 제2 금속배선을 포함하는 상기 기판 상부에 보호막을 형성하는 단계; 및
    상기 보호막과 상기 제4 절연막을 일정 부분 식각하여 상기 퓨즈 패턴 상부에 퓨즈 윈도우를 형성하는 단계
    를 더 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  7. 퓨즈 영역 및 셀 영역을 포함하는 기판 상에 상기 셀 영역의 비트라인을 형성하기 위한 도전막을 형성하되 상기 도전막을 상기 퓨즈 영역까지 연장되도록 형성하는 단계;
    상기 도전막을 패터닝하여 상기 셀 영역에는 비트라인을 형성하고, 상기 퓨즈 영역에는 제1 버퍼막을 형성하는 단계;
    상기 비트라인 및 상기 제1 버퍼막을 포함하는 상기 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 셀 영역의 캐패시터 하부 전극을 형성하기 위한 하부전극막을 상기 셀 영역에서 상기 퓨즈 영역까지 연장되도록 형성하는 단계;
    상기 하부전극막을 식각하여 상기 셀 영역에는 캐패시터의 하부전극을 형성하고, 상기 퓨즈 영역에는 상기 제1 버퍼막과 중첩되도록 제2 버퍼막을 형성하는 단계;
    상기 하부전극 및 상기 제2 버퍼막을 포함하는 상기 기판 상부에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 제2 버퍼막의 상부에서 분리되는 퓨즈 패턴을 형성하는 단계;
    상기 퓨즈 패턴을 포함하는 상기 기판 상부에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 상기 퓨즈 패턴이 관통되는 콘택을 형성하는 단계; 및
    상기 제3 절연막 상에 상기 콘택과 연결된 제1 금속배선을 형성하는 단계
    를 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 버퍼막은 폴리실리콘, Ru, Ir Pt, TiN, TaN, WN에서 선택된 어느 하나 또는 둘 이상의 적층막으로 형성하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 금속배선을 형성하는 단계 후,
    상기 제1 금속배선을 포함하는 상기 기판 상부에 제4 절연막을 형성하는 단계;
    상기 제4 절연막 상에 제2 금속배선을 형성하는 단계;
    상기 제2 금속배선을 포함하는 상기 기판 상부에 보호막을 형성하는 단계; 및
    상기 보호막과 상기 제4 절연막을 일정 부분 식각하여 상기 퓨즈 패턴 상부에 퓨즈 윈도우를 형성하는 단계
    를 더 포함하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 퓨즈 패턴은 상기 캐패시터의 상부전극을 형성하기 위한 상부전극막을 상기 퓨즈 영역까지 연장되게 형성하고, 상기 상부전극막을 식각하여 상기 상부전극을 형성할 때 상기 퓨즈 영역에 형성된 상부전극막을 상기 제2 버퍼막의 상부에서 분리되도록 식각하여 형성하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 퓨즈 패턴은 상기 셀 영역에 제2 금속배선을 형성하기 위한 금속막을 상기 퓨즈 영역까지 연장되게 형성하고, 상기 금속막을 식각하여 상기 제2 금속배선을 형성할 때 상기 퓨즈 영역에 형성된 상기 금속막을 상기 제2 버퍼막의 상부에서 분리되도록 패터닝하여 형성하는 퓨즈 패턴을 구비하는 반도체 소자의 제조방법.
KR1020070002905A 2007-01-10 2007-01-10 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 KR100792442B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070002905A KR100792442B1 (ko) 2007-01-10 2007-01-10 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070002905A KR100792442B1 (ko) 2007-01-10 2007-01-10 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100792442B1 true KR100792442B1 (ko) 2008-01-10

Family

ID=39216989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070002905A KR100792442B1 (ko) 2007-01-10 2007-01-10 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR100792442B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100340912B1 (ko) 1999-12-21 2002-06-20 박종섭 반도체장치의 퓨즈부의 구조및 그 제조방법
KR100476694B1 (ko) 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR20060118783A (ko) * 2005-05-17 2006-11-24 주식회사 하이닉스반도체 반도체소자의 퓨즈박스 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100340912B1 (ko) 1999-12-21 2002-06-20 박종섭 반도체장치의 퓨즈부의 구조및 그 제조방법
KR100476694B1 (ko) 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR20060118783A (ko) * 2005-05-17 2006-11-24 주식회사 하이닉스반도체 반도체소자의 퓨즈박스 형성방법

Similar Documents

Publication Publication Date Title
US7402464B2 (en) Fuse box of semiconductor device and fabrication method thereof
KR100972917B1 (ko) 반도체 소자 및 그 형성방법
US7928532B2 (en) Fuse box including a guard ring electrically connected to the fuse pattern and method of forming the same
KR100332456B1 (ko) 퓨즈를 갖는 반도체 소자 및 그 제조방법
KR20060112117A (ko) 반도체소자의 퓨즈 구조 및 그 형성방법
KR100979116B1 (ko) 반도체 장치의 퓨즈부 및 그 형성 방법
KR100792442B1 (ko) 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법
KR100578224B1 (ko) 반도체 메모리 장치의 제조방법
KR100605608B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR20080027078A (ko) 반도체 소자의 퓨즈 박스 및 그의 형성방법
KR100605599B1 (ko) 반도체 장치 및 그 제조방법
KR20090088678A (ko) 퓨즈 및 그 제조 방법
KR100909753B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20080005720A (ko) 반도체 소자의 퓨즈박스 형성 방법
KR100909755B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20100002673A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR101033987B1 (ko) 반도체 소자의 리페어 방법
US8441096B2 (en) Fuse of semiconductor device and method for forming the same
KR100833588B1 (ko) 반도체 소자의 제조방법
KR100583144B1 (ko) 반도체 메모리 장치의 제조방법
KR20100039038A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20070079804A (ko) 반도체 소자의 제조방법
KR20070002738A (ko) 반도체 장치 제조방법
KR20080089025A (ko) 반도체 메모리 장치 및 그 제조방법
KR20070100496A (ko) 반도체 소자의 퓨즈 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee