KR100909753B1 - 반도체소자의 퓨즈 및 그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 퓨즈 블로잉 영역에 위치한 퓨즈 상측의 절연막을 통하여 퓨즈에 접속되는 콘택플러그를 형성하여 퓨즈 블로잉 공정시 유발되는 크랙을 방지할 수 있도록 하는 기술이다.

퓨즈 블로잉 영역, 콘택플러그

Description

반도체소자의 퓨즈 및 그 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체소자의 퓨즈 및 그 형성방법에 관한 것으로, 레이저를 이용한 퓨즈 블로잉에 의하여 유발되는 문제점을 해결하기 위하여 퓨즈 블로잉 영역에 콘택플러그를 형성하여 퓨즈 블로잉시 퓨즈에 인가되는 스트레스를 발산할 수 있도록 통로를 형성함으로써 스트레스에 의한 퓨즈 결함을 방지할 수 있도록 하는 기술이다.

일반적으로, 반도체소자, 특히 메모리소자의 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다.

그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리 소자 내에 미리 설치해둔 예비 메모리 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려주는 방식으로 수 율 향상을 이루고 있다.

예비 메모리 셀을 이용한 리페어(repair) 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare row)와 스페어 컬럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 선별하여 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.

따라서, 실제 사용시에는 불량라인에 해당하는 어드레스 신호가 입력되면 그 대신 예비 라인으로 선택이 바뀌는 것이다.

이 프로그램 방식 중의 하나가 바로 레이저 빔으로 퓨즈를 태워 끊어버리는 방식인 데, 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인(fuse line)이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 퓨즈박스(fuse box)라 한다.

도 1a 내지 도 1c는 종래기술에 따른 퓨즈 구조를 설명하기 위한 도면이다.

도 1a를 참조하면, 종래의 퓨즈(10)는 일반적으로 바(bar) 형태를 갖는 도전 라인으로 구성되며, 일렬로 배열된 어레이 구조를 갖는다.

도 1b를 참조하면, 블로잉(blowing) 공정시 상기 퓨즈(10) 상부에 소정 두께의 절연막(12)을 남긴 후 레이저를 조사하여 불량이 발생된 상기 퓨즈(10)를 컷팅한다.

여기서, 상기 절연막(12)은 유리와 같은 성질을 갖기 때문에, 레이저 에너지 는 상기 절연막(12)에 흡수되지 않고 그대로 통과하게 된다. 이에 따라, 대부분의 레이저 에너지는 상기 퓨즈(10)에 흡수된다. 그러면, 상기 퓨즈(10)는 레이저 에너지에 의해 열 팽창하게 되고, 그 결과 상기 퓨즈(10)가 터짐으로써 컷팅되게 된다.

도 1c를 참조하면, 레이저 에너지에 의한 열 팽창의 압력으로 상기 퓨즈(10) 에지부에 스트레스가 집중되어 크랙(crack)이 발생되게 된다. 이로 인해, 상기 퓨즈(10)의 상측부가 터지게 되는데, 이때 끊어진 퓨즈의 잔여물 대부분은 기화되어 공기 중에 날아가게 된다.

도 2a 및 도 2b는 종래기술에 따른 퓨즈 구조의 문제점을 설명하기 위한 사진이다.

도 2a를 참조하면, 블로잉 공정시 레이저 에너지를 받은 퓨즈 블로잉 영역은 모두 기화되어 공기 중에 날아가야 한다. 그런데, 상기 퓨즈(10)가 레이저 에너지를 충분히 흡수하기 전에 상기 퓨즈(10) 상측부가 터져나가 퓨즈 블로잉 영역이 모두 기화되지 못하게 된다. 이로 인해, 퓨즈 블로잉 영역에 잔유물(residue)(A)이 남아 퓨즈 컷팅이 제대로 이루어지지 않는 문제점이 있다.

도 2b를 참조하면, 레이저 에너지에 의한 열 팽창의 압력으로 상기 퓨즈(10) 상측부가 터져야 하는데, 상기 퓨즈(10)의 상측부가 늦게 터지는 경우 상기 퓨즈(10) 하측부에 스트레스가 가해지게 된다. 이로 인해, 상기 퓨즈(10) 하측부에도 크랙(crack)(B)이 발생하는 문제점이 있다.

상기와 같은 문제점에 영향을 미치는 요인은 상기 퓨즈(10) 상부에 남아있는 상기 절연막(12)의 두께이다. 상기한 문제점을 방지하기 위하여 절연막(12)의 두께 를 정밀하게 제어할 수는 있으나, 추가적인 공정을 실시하여야 하므로 반도체소자의 생산성을 저하시키는 문제점이 있다.

본 발명은 퓨즈 상측에 구비되는 절연막을 통하여 퓨즈에 접속되는 더미 콘택플러그를 형성하여 퓨즈 블로잉 영역에서 블로잉시 스트레스를 분산시킬 수 있도록 함으로써 퓨즈에 크랙에 유발되는 현상을 방지할 수 있도록 하는 반도체소자의 퓨즈 및 그 형성방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체소자의 퓨즈는,

반도체기판상에 형성한 퓨즈와, 상기 퓨즈에 접속시킨 콘택플러그를 포함하는 것과, 상기 콘택플러그는 더미 콘택플러그인 것과, 상기 콘택플러그는 퓨즈 블로잉 영역에 형성한 것과, 상기 퓨즈는 금속층으로 형성한 것을 제1 특징으로 한다.

또한, 본 발명에 따른 반도체소자의 퓨즈는,

반도체기판상에 형성한 퓨즈와, 상기 퓨즈 상측에 형성한 절연막과, 퓨즈 블로잉 영역의 상기 절연막을 통하여 상기 절연막 상부로 돌출되며 상기 퓨즈에 접속시킨 콘택플러그를 포함하는 것과, 상기 콘택플러그는 더미 콘택플러그인 것과, 상기 콘택플러그는 퓨즈 블로잉 영역에 형성한 것과, 상기 퓨즈는 금속층으로 형성한 것을 제2 특징으로 한다.

한편, 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

반도체기판상의 퓨즈를 형성하는 공정과, 상기 퓨즈 상부에 절연막을 형성하는 공정과, 상기 절연막을 통하여 퓨즈를 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 절연막 상부로 돌출되며 상기 퓨즈에 접속되는 콘택플러그를 형성하는 공정을 포함하는 것과,

상기 퓨즈는 워드라인, 비트라인, 플레이트전극 및 금속배선 형성공정 중 한가지 공정에서 형성하는 것과,

상기 콘택홀은 더미 콘택홀이고, 콘택플러그는 더미 콘택플러그인 것과,

상기 콘택홀 및 콘택플러그는 퓨즈 블로잉 영역에 형성하는 것과,

상기 콘택플러그 형성공정은 상기 콘택홀을 매립하는 도전층을 전체표면상부에 형성하는 공정과, 상기 절연막을 노출시키도록 상기 도전층을 에치백 하는 공정과, 상기 절연막을 에치백 하여 상기 도전층을 도출시키는 공정을 포함하는 것과,

상기 절연막의 에치백 공정은 상기 도전층과의 식각선택비 차이를 이용하여 실시하는 것을 제1 특징으로 한다.

그리고, 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

반도체기판상의 퓨즈를 형성하는 공정과, 상기 퓨즈 상부에 절연막을 형성하는 공정과, 상기 절연막을 통하여 퓨즈를 노출시키는 더미 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 퓨즈에 접속되며 상기 절연막 상부로 돌출되는 더미 콘택플러그를 형성하는 공정을 포함하는 것과,

상기 더미 콘택플러그는 퓨즈 블로잉 영역에 형성하는 것을 제2 특징으로 한다.

본 발명에 따른 반도체소자의 퓨즈 및 그 형성방법은, 퓨즈 블로잉 영역에 더미 콘택플러그를 형성하여 퓨즈 블로잉 영역에서 퓨즈 블로잉 공정시 퓨즈에 유발되는 외부로 스트레스를 방출할 수 있도록 하는 통로를 만들어 줌으로써 블로잉시 퓨즈에 스트레스에 의한 크랙 유발을 방지할 수 있도록 하는 효과를 제공한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명에 따른 반도체 소자의 퓨즈를 도시한 평면도이다.

도 3을 참조하면, 본 발명의 퓨즈(22)는 종래의 방법에 따라 형성된 퓨즈(22)와, 퓨즈(22) 상측에 형성된 절연막(미도시)과, 절연막을 통하여 퓨즈 블로잉 영역(100)에 위치한 퓨즈(22)에 접속되는 더미 콘택플러그(30)가 형성된 것이다.

이때, 더미 콘택플러그(30)는 퓨즈 블로잉 영역(100)에 필요에 따라 그 숫자를 조절하는 것이 바람직하다. 도 3 은 2 개의 더미 콘택플러그(30)를 형성한 것을 도시한 것이다.

도 4a 내지 도 4e 는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, 도 3의 퓨즈 블로잉 영역(100)인 ⓧ-ⓧ 절단면을 따라 도시한 것이다.

도 4a 를 참조하면, 소정의 하부구조물이 구비되는 반도체기판(20) 상부에 퓨즈(22)를 형성한다.

이때, 퓨즈(22) 형성공정은 하기 1 내지 5 과 같은 공정으로 형성한 것으로, 플레이트 전극 형성공정시 퓨즈를 형성한 것으로 도시하고 있으나, 경우에 따라서 워드라인, 비트라인 또는 금속배선의 형성공정시 퓨즈를 형성할 수도 있다.

1. 반도체기판(20)에 활성영역을 정의하는 소자분리막을 형성한다.

2. 트랜지스터를 형성할 수 있도록 게이트, 즉 워드라인을 형성하고 불순물 주입 공정을 이용하여 트랜지스터를 형성한다.

3. 게이트 사이를 통하여 활성영역에 접속되는 랜딩플러그를 형성하고 비트라인 콘택 영역에 위치한 랜딩플러그에 접속되는 비트라인을 형성한다.

4. 전체표면상부에 층간절연막을 형성하고 이를 통하여 캐패시터 콘택 영역에 위치한 랜딩플러그에 접속되는 저장전극을 형성한다.

5. 저장전극의 표면에 유전체막 및 플레이트전극을 형성하여 캐패시터를 완성한다. 여기서, 플레이트전극을 형성공정시 퓨즈 박스 영역에 퓨즈(22)를 패터닝한다. 물론, 플레이트전극과 같은 물질로 형성한 것이다.

그 다음, 전체표면상부에 절연막(24)을 형성하고 이를 패터닝하여 퓨즈박스 영역 상측의 절연막(24)을 다른 부분에 비하여 얇게 형성한 다음, 퓨즈박스 영역의 일부를 블로잉한다. 이때, 블로잉되는 영역이 퓨즈 블로잉 영역(도 3 의 100)이다.

그리고, 퓨즈 블로잉 영역(100)에 콘택홀(26)을 형성한다. 이때, 콘택홀(26)은 반도체소자의 동작과 무관하므로 더미 콘택홀이라 한다.

여기서, 콘택홀(26)은 2 개가 형성된 것을 도시하고 있으나, 필요에 따라 그 숫자를 변경할 수 있다. 다만, 콘택홀(26)은 퓨즈 블로잉 영역(100) 내에 형성하여야 한다.

도 4b 를 참조하면, 콘택홀(26)을 통하여 퓨즈(22)에 접속되는 도전층(28)을 형성한다. 이때, 도전층(28)은 콘택홀(26)을 매립하도록 전체표면상부에 형성된 것이다.

도 4c 를 참조하면, 절연막(24)을 노출시키도록 도전층(28)을 에치백하여 콘택홀(26)에만 도전층(28)을 남김으로써 더미 콘택홀을 매립하는 더미 콘택플러그(30)를 형성한다. 더미 콘택플러그(30)는 도 4a 의 콘택홀(26) 숫자에 따라 그 수가 변경되므로, 필요에 따라 그 수를 조절하여 형성할 수 있다.

도 4d 를 참조하면, 더미 콘택플러그(30)와의 식각선택비 차이를 이용하여 절연막(24)을 소정두께 식각하여 더미 콘택플러그(30)를 돌출시킴으로써 후속 공정인 퓨즈 블로잉 공정시 퓨즈에 가해지는 스트레스를 외부로 발산할 수 있도록 형성한다.

도 4e 를 참조하면, 더미 콘택플러그(30)가 형성된 퓨즈 블로잉 영역의 퓨즈를 레이저(32)를 조사하여 블로잉한다.

도 5 는 도 4e 의 퓨즈 블로잉 공정시 퓨즈가 받는 스트레스가 발산되는 형상을 도시한 것으로, 좌측은 본 발명에 의해 형성된 더미 콘택플러그를 통하여 외부로 발산되는 것을 도시하고, 우측은 퓨즈에 스트레스가 인가되는 현상을 도시한 것이다.

아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 내지 도 1c 는 종래기술에 따라 형성된 반도체소자의 퓨즈를 도시한 평면도 및 단면도.

도 2a 및 도 2b 는 종래기술에 따라 형성된 반도체소자의 퓨즈 블로잉시 유발되는 문제점을 도시한 셈사진.

도 3 본 발명에 따라 형성된 반도체소자의 퓨즈를 도시한 평면도.

도 4a 내지 도 4e 는 본 발명에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도.

도 5 는 본 발명과 종래기술에 따른 반도체소자의 퓨즈를 비교 도시한 단면도.

Claims (16)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 반도체기판상에 형성한 퓨즈와,

   상기 퓨즈 상측에 형성한 절연막과,

   상기 절연막을 통하여 상기 절연막 상부로 돌출되며 상기 퓨즈에 접속시킨 콘택플러그를 포함하는 것을 특징으로 하는 반도체소자의 퓨즈.
6. 제 5 항에 있어서,

   상기 콘택플러그는 더미 콘택플러그인 것을 특징으로 하는 반도체소자의 퓨즈.
7. 제 5 항에 있어서,

   상기 콘택플러그는 퓨즈 블로잉 영역에 형성한 것을 특징으로 하는 반도체소자의 퓨즈.
8. 제 5 항에 있어서,

   상기 퓨즈는 금속층으로 형성한 것을 특징으로 하는 반도체소자의 퓨즈.
9. 반도체기판상의 퓨즈를 형성하는 공정과,

   상기 퓨즈 상부에 절연막을 형성하는 공정과,

   상기 절연막을 통하여 퓨즈를 노출시키는 콘택홀을 형성하는 공정과,

   상기 콘택홀을 통하여 상기 절연막 상부로 돌출되며 상기 퓨즈에 접속되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
10. 제 9 항에 있어서,

    상기 퓨즈는 워드라인, 비트라인, 플레이트전극 및 금속배선 형성공정 중 한가지 공정에서 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
11. 제 9 항에 있어서,

    상기 콘택홀은 더미 콘택홀이고, 콘택플러그는 더미 콘택플러그인 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
12. 제 9 항에 있어서,

    상기 콘택홀 및 콘택플러그는 퓨즈 블로잉 영역에 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
13. 제 9 항에 있어서,

    상기 콘택플러그 형성공정은 상기 콘택홀을 매립하는 도전층을 전체표면상부에 형성하는 공정과,

    상기 절연막을 노출시키도록 상기 도전층을 에치백 하는 공정과,

    상기 절연막을 에치백 하여 상기 도전층을 돌출시키는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
14. 제 13 항에 있어서,

    상기 절연막의 에치백 공정은 상기 도전층과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
15. 반도체기판상의 퓨즈를 형성하는 공정과,

    상기 퓨즈 상부에 절연막을 형성하는 공정과,

    상기 절연막을 통하여 퓨즈를 노출시키는 더미 콘택홀을 형성하는 공정과,

    상기 콘택홀을 통하여 상기 퓨즈에 접속되며 상기 절연막 상부로 돌출되는 더미 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
16. 제 15 항에 있어서,

    상기 더미 콘택플러그는 퓨즈 블로잉 영역에 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.

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