KR20090072674A - 반도체 소자의 퓨즈 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것으로, 퓨즈와 인접한 퓨즈 사이의 층간 절연막을 식각함으로써, 블로잉 퓨즈 하부에 크랙이 발생하여 상기 크랙에 메탈 성분의 가스가 침투하더라도 상기 크랙을 통해 공기 중으로 기화되도록 하여 소자의 특성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 퓨즈 형성 방법에 관한 것이다. 특히, 퓨즈 블로잉 공정 시 발생하는 불량을 개선하기 위한 것이다.
일반적으로 반도체 소자가 고집적화 되어감에 따라 디램(DRAM) 소자의 경우 메모리 용량이 증가되면서 칩(chip)의 크기도 증가되는데, 이러한 반도체 소자 제조시에 수많은 미세 셀 중에서 한 개의 셀에서라도 결함이 발생되면 소자 전체를 불량품으로 처리하여 폐기하므로 소자 수율(yield)이 낮다.
따라서, 현재는 메모리 내에 미리 형성해둔 여분의 리던던시(redundancy) 셀을 제조 과정 중 불량이 발생된 셀과 교체 사용하여 전체 메모리를 되살려 주는 방법으로 칩의 수율 향상을 이루고 있다.
이러한 리던던시 셀을 이용한 리페어 작업은 웨이퍼 가공 완료 후 테스트를 통해 불량 메모리 셀을 골라내면, 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다.
따라서, 실제 사용 시에 불량 라인에 해당하는 어드레스 신호가 입력되면 불 량 셀 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
상기와 같은 리페어 작업을 수행하기 위해선 반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 라인 상부의 산화막을 제거하여 퓨즈 박스를 오픈(open) 시키고, 해당되는 퓨즈 라인을 레이저(laser)를 투과하여 절단해야 한다.
이때, 상기 레이저의 조사에 의해 끊어지는 배선을 퓨즈 라인이라 하고, 그 끊어진 부위와 이를 둘러싼 영역을 퓨즈 박스라 한다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 블로잉 공정을 도시한 것으로, 상기 '도 1a' 및 '도 1b'의 (ⅰ)은 다수의 퓨즈(110)가 구비된 퓨즈 박스(100)의 평면도를 도시한 것이고, (ⅱ)는 상기 (ⅰ)의 X - X'에 따른 단면도를 도시한 것이다.
도 1a를 참조하면, 하부 구조물 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(105)을 형성하고, 제 1 층간 절연막(105) 상부에 다수의 퓨즈(110)를 패터닝한다. 여기서, 다수의 퓨즈(110)는 금속 퓨즈이며, 라인/스페이스(Line/Space) 형태로 형성된다.
다음에, 퓨즈(110)가 형성된 반도체 기판(미도시) 전체 상부에 제 2 층간 절연막(120)을 형성한다.
도 1b를 참조하면, 다수의 퓨즈(110) 중 어느 하나를 선택하여 블로잉 공정을 수행한다. 이때, 상기 블로잉 공정에 의해 끊어지는 퓨즈를 블로잉 퓨즈라고 정의한다.
여기서, 레이저 리페어 공정 시 상기 블로잉 퓨즈에 에너지를 가하게 되면, 에너지를 흡수한 퓨즈는 기화되어 퓨즈와 인접한 층간 절연막에 스트레스(Stress)를 가하게 된다.
그리고, 상기 블로잉 퓨즈 상부의 제 2 층간 절연막(120)에 크랙(Crack)이 발생하여 제 2 층간 절연막(120)이 제거되고, 이로 인해 상기 블로잉 퓨즈가 공기 중으로 기화하게 된다.
이때, 상기 블로잉 퓨즈 하부에 또 다른 크랙이 발생하게 되면 퓨즈(110)가 블로잉 되기 전에 상기 크랙 사이로 메탈 성분의 가스가 침투하게 되고, 이는 메탈 레지듀(Metal Residue)로 남겨져 후속 공정 시 불량을 발생시키는 원인이 된다.
상기한 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법에 있어서, 퓨즈 블로잉 공정 시 메탈 성분의 가스가 퓨즈 하부에 형성된 크랙 사이로 침투하면서 상기 도 1b의 'A'와 같이 메탈 레지듀가 발생되고, 상기 퓨즈가 메탈 레지듀에 의해 재연결되어 소자의 특성이 저하되는 문제가 있다.
본 발명은 퓨즈와 인접한 퓨즈 사이의 층간 절연막을 식각함으로써, 블로잉 퓨즈 하부에 크랙이 발생하여 상기 크랙에 메탈 성분의 가스가 침투하더라도 상기 크랙을 통해 공기 중으로 기화되도록 하여 소자의 특성을 향상시키는 반도체 소자의 퓨즈 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은
하부 구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계와,
상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계와,
상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계와,
상기 퓨즈와 인접한 퓨즈 사이의 제 2 층간 절연막을 식각하여 상기 제 1 층간 절연막을 노출시키는 단계와,
상기 식각된 제 2 층간 절연막을 마스크로 상기 제 1 층간 절연막을 식각하여 리세스를 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 퓨즈는 금속 퓨즈인 것과,
상기 제 2 층간 절연막은 산화막인 것과,
상기 제 2 층간 절연막을 식각하는 단계는
상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 노출시키는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 제 2 층간 절연막을 식각하는 단계와,
상기 감광막 패턴을 제거하는 단계를 더 포함하는 것과,
상기 감광막 패턴의 CD(Critical Dimension)는 상기 퓨즈의 CD보다 큰 것과,
상기 식각된 제 2 층간 절연막은 상기 퓨즈를 둘러싸는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 퓨즈 형성 방법은 퓨즈 표면의 층간 절연막이 얇게 형성되어 상기 퓨즈 하부에 크랙(Crack)이 발생하기 전에 상부의 절연막에 크랙이 발생하여 퓨즈가 정상적으로 블로잉(Blowing)되도록 하여 소자의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 것으로, 상기 '도 2a' 및 '도 2d'의 (ⅰ)는 평면도를 도시한 것이며, (ⅱ)는 상기 (ⅰ)의 X - X'에 따른 절단면을 도시한 단면도이다.
도 2a (ⅰ)을 참조하면, 퓨즈 박스(200) 내에 다수 개의 퓨즈(210)가 구비되어 있다. 도 2a (ⅱ)를 참조하면, 하부 구조물이 구비된 반도체 기판(미도시) 상부에 제 1 층간 절연막(205)을 형성하고, 제 1 층간 절연막(205) 상부에 다수의 퓨즈(210)를 패터닝한다.
여기서, 퓨즈(210)는 금속 물질로 형성하는 것이 바람직하며, 라인/스페이스(Line/Space) 형태로 형성된다.
다음에, 퓨즈(210)를 포함하는 제 1 층간 절연막(205) 상부에 제 2 층간 절 연막(220)을 형성한다. 여기서, 제 2 층간 절연막(220)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 제 2 층간 절연막(220) 상부에 퓨즈 블로잉 영역을 오ㅋ픈시키는 마스크 패턴(미도시)을 형성한다.
그 다음, 상기 마스크 패턴(미도시)을 마스크로 제 2 층간 절연막(220)을 식각하여 퓨즈 오픈 영역을 형성한다.
도 2b를 참조하면, 퓨즈(210) 상부의 제 2 층간 절연막(220) 상에 감광막 패턴(230)을 형성한다.
이때, 감광막 패턴(230)은 퓨즈(210)와 인접한 퓨즈(210) 사이의 제 2 층간 절연막(220)이 노출되도록 형성하며, 감광막 패턴(230)의 CD(Critical Dimension)는 퓨즈(210)의 CD보다 크게 형성하는 것이 바람직하다.
도 2c를 참조하면, 감광막 패턴(230)을 마스크로 제 2 층간 절연막(220)을 식각하여 퓨즈(210)와 인접한 퓨즈(210) 사이의 제 1 층간 절연막(205)을 노출시킨다.
이때, 퓨즈(210) 사이의 제 2 층간 절연막(220) 식각 공정 시 상기 식각된 제 2 층간 절연막(220)은 퓨즈(210)를 둘러싸도록 식각되며, 퓨즈(210)의 측벽은 노출되지 않도록 하는 것이 바람직하다.
다음에, 감광막 패턴(230)을 제거한다.
그 다음, 식각된 제 2 층간 절연막(220)을 마스크로 하부의 제 1 층간 절연막(205)을 식각하여 리세스(240)를 형성한다.
이때, 제 2 층간 절연막(220) 상측도 일부 식각되어 그 두께가 감소되는 것이 바람직하다.
도 2d (ⅰ) 및 (ⅱ)를 참조하면, 다수의 퓨즈(210)에서 하나의 퓨즈(210)를 선택하여 블로잉(Blowing) 공정을 수행한다. 이때, 블로잉 공정에 의해 끊어지는 퓨즈를 블로잉 퓨즈라고 정의한다.
여기서, 상기 블로잉 퓨즈에 에너지를 가하게 되면, 에너지를 흡수한 퓨즈는 기화되어 퓨즈와 인접한 제 2 층간 절연막(220)에 스트레스(Stress)를 가하게 된다.
따라서, 상기 블로잉 퓨즈 상부의 제 2 층간 절연막(220)에 크랙(Crack)이 발생하여 제 2 층간 절연막(220)이 제거되고, 이로 인해 상기 블로잉 퓨즈가 공기 중으로 기화하게 된다. 이때, 상기 블로잉 공정시 이웃하는 퓨즈는 손상되지 않도록 하는 것이 바람직하다.
여기서, 퓨즈(210)와 인접한 퓨즈(210) 사이에 노출된 제 1 층간 절연막(205)이 리세스되어 있으므로, 크랙이 발생하더라도 상기 크랙으로 유입된 메탈 성분의 가스가 제 1 층간 절연막(205)의 리세스된 부분을 통해 기화된다.
따라서, 후속 공정 시 메탈 레지듀(Metal Residue)가 발생하지 않으며, 퓨즈 하부에 크랙이 발생하더라도 퓨즈는 정상적으로 블로잉되는 장점이 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 평면도 및 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 퓨즈 박스 205 : 제 1 층간 절연막
210 : 퓨즈 220 : 제 2 층간 절연막
230 : 감광막 패턴 240 : 리세스
Claims (6)
- 하부 구조물이 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상부에 다수의 퓨즈를 패터닝하는 단계;상기 퓨즈를 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계;상기 퓨즈와 인접한 퓨즈 사이의 제 2 층간 절연막을 식각하여 상기 제 1 층간 절연막을 노출시키는 단계; 및상기 식각된 제 2 층간 절연막을 마스크로 상기 제 1 층간 절연막을 식각하여 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 퓨즈는 금속 퓨즈인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 식각하는 단계는상기 퓨즈와 인접한 퓨즈 사이의 상기 제 2 층간 절연막을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 제 2 층간 절연막을 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 4 항에 있어서,상기 감광막 패턴의 CD(Critical Dimension)는 상기 퓨즈의 CD보다 큰 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
- 제 1 항에 있어서,상기 식각된 제 2 층간 절연막은 상기 퓨즈를 둘러싸는 것을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.
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