KR101150554B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101150554B1
KR101150554B1 KR1020100105354A KR20100105354A KR101150554B1 KR 101150554 B1 KR101150554 B1 KR 101150554B1 KR 1020100105354 A KR1020100105354 A KR 1020100105354A KR 20100105354 A KR20100105354 A KR 20100105354A KR 101150554 B1 KR101150554 B1 KR 101150554B1
Authority
KR
South Korea
Prior art keywords
insulating film
dummy wiring
wiring
pattern
dummy
Prior art date
Application number
KR1020100105354A
Other languages
English (en)
Other versions
KR20120044007A (ko
Inventor
최기수
김도현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100105354A priority Critical patent/KR101150554B1/ko
Priority to US13/253,607 priority patent/US8618628B2/en
Publication of KR20120044007A publication Critical patent/KR20120044007A/ko
Application granted granted Critical
Publication of KR101150554B1 publication Critical patent/KR101150554B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 기판의 손상(damage)을 방지하기 위하여 퓨즈 패턴과 반도체 기판 사이에 더미(dummy) 패턴을 형성하고, 더미 패턴과 반도체 기판 사이에 버퍼(buffer)막을 형성함으로써 퓨즈 패턴의 블로잉(blowing) 시 반도체 기판까지 전달되는 레이저 에너지를 1차로 더미(dummy) 금속 패턴이 흡수 또는 반사시키고 2차로 버퍼(buffer)막이 더미 패턴과 반도체 기판 사이에 발생하는 스트레스(stress)를 감소시킴으로써 크랙(crack) 등의 불량을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 퓨즈의 리페어(Repair) 공정 시 발생하는 불량을 방지하기 위한 기술에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.
이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
여기서, 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한 후, 퓨즈 블로잉 공정을 진행한다. 이때, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 두꺼우면, 실제 이 빔(e-beam)에 의한 퓨즈 블로잉 시 퓨즈에 열 에너지(Thermal Energy)가 집속 되었다가 임계점에 도달하였을 때 상부로 폭발이 일어나면서 퓨즈가 단선 되어야하나 상기 절연막의 두께가 두껍다면 상부로 폭발이 일어나기 전에 하부 크랙(Crack)이 발생하여 그 크랙에 메탈 잔류물(Residue)이 생겨 불량을 유발하게 된다. 반대로, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 얇으면 열 에너지가 퓨즈에 집속 되어야하나 공기 중에 열 에너지가 노출 및 발산되어 퓨즈 블로잉(Blowing) 불량이 발생하게 된다.
이를 개선하기 위하여 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께를 조절할 필요가 없는 메탈 베어(Bare) 퓨즈를 도입하게 되었다. 하지만, 이러한 메탈 베어 퓨즈도 레이저를 이용한 블로잉 시 금속 잔류물이 남아 퓨즈 불량을 발생시킨다. 또한, 메탈 베어 퓨즈의 상부와 측벽이 모두 노출된 형상이기 때문에 후속 공정(웨이퍼 패키지 공정) 중 노출된 상기 퓨즈에 산소 또는 수분이 침투하여 퓨즈의 부피 팽창 및 산화가 일어난다. 이로 인해 반도체 소자의 수율이 감소하는 문제점이 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 도면으로써, (i)은 레이아웃도를 도시한 것이고, (ii)는 단면도를 도시한 것이다.
도 1을 참조하면, 반도체 기판(100) 상에 층간 절연막(110)을 형성한다. 이때, 층간 절연막(110)은 산화막(Oxide)을 포함한다.
그리고, 층간 절연막(110) 상에 도전층(미도시)을 형성한다. 도전층 상에 감광막을 형성한 후, 하부 배선 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 도전층을 식각하여 하부 배선(120)을 형성한다.
다음으로, 하부 배선(120) 및 노출된 층간 절연막(110)의 상에 제 2 층간 절연막(130)을 형성한다. 이때, 제 2 층간 절연막(130)은 산화막(Oxide)을 포함한다.
그리고, 제 2 층간 절연막(130) 상에 감광막을 형성한 후, 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 하부 배선(120)이 노출될 때까지 상기 제 2 층간 절연막(130)을 식각하여 콘택 플러그 영역(미도시)을 형성한다. 이후, 콘택 플러그 영역에 도전층을 매립하여 콘택 플러그(140)를 형성한다.
다음에는, 콘택 플러그(140) 및 제 2 층간 절연막(130) 상에 금속층(미도시)을 형성한 후, 금속층을 식각하여 콘택 플러그(140)와 연결되는 퓨즈 패턴(150)을 형성한다. 이때, 금속층은 구리(Cu)를 포함한다. 여기서, 퓨즈 패턴(150)은 패드(Pad) 또는 라인(Line) 형태로 형성된다.
이후, 퓨즈 패턴(150)을 포함한 전면에 제 3 절연막(미도시)을 형성하고 퓨즈 패턴(150)의 일정 영역(160)을 레이저 블로잉(170)한다. 여기서, 레이저 블로잉(170) 시, 레이저의 스팟(spot) 크기(size) 또는 피치(pitch)가 블로잉 시킬 퓨즈 패턴(150)의 크기보다 크거나, 레이저의 파장 또는 세기가 커서 반도체 기판(100)까지 레이저 에너지가 전달되는 문제점이 있다. 이러한 레이저 블로잉으로 인하여 도시된 A와 같이 반도체 기판(100)이 손상되는 불량이 지속적으로 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판의 손상(damage)을 방지하기 위하여 퓨즈 패턴과 반도체 기판 사이에 더미(dummy) 패턴을 형성하고, 더미 패턴과 반도체 기판 사이에 버퍼(buffer)막을 형성함으로써 퓨즈 패턴의 블로잉(blowing) 시 반도체 기판까지 전달되는 레이저 에너지를 1차로 더미(dummy) 금속 패턴이 흡수 또는 반사시키고 2차로 버퍼(buffer)막이 더미 패턴과 반도체 기판 사이에 발생하는 스트레스(stress)를 감소시킴으로써 크랙(crack) 등의 불량을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상에 하부 배선 및 제 1 더미 배선을 형성하되, 상기 하부 배선과 상기 제 1 더미 배선은 동일한 층에 형성되는 단계, 상기 제 1 더미 배선, 상기 하부 배선 및 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막 내에 상기 하부 배선과 연결되는 콘택 플러그를 형성하는 단계, 상기 콘택 플러그와 연결되는 퓨즈 패턴을 형성하되, 상기 퓨즈 패턴은 상기 제 1 더미 배선의 수직 방향과 겹치도록 상기 제 2 절연막 상부에 형성하는 단계 및 상기 퓨즈 패턴을 블로잉(blowing)시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 더미 배선은 상기 퓨즈 패턴을 블로잉하는 영역보다 더 큰 너비를 갖는 것을 특징으로 한다.
바람직하게는, 상기 하부 배선 및 상기 제 1 더미 배선은 동시에 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 더미 배선은 상기 퓨즈 패턴보다 작은 너비 또는 동일 너비로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 콘택 플러그를 형성하는 단계는 콘택 플러그 마스크를 이용하여 상기 하부 배선이 노출될 때까지 상기 제 2 절연막을 식각하여 콘택홀을 형성하는 단계 및 상기 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.,
바람직하게는, 상기 제 1 절연막 내에 버퍼(buffer) 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 버퍼(buffer) 패턴은 금속(Metal)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 버퍼 패턴을 형성하는 단계는 상기 반도체 기판상에 제 1 절연막을 형성하는 단계 후, 버퍼 패턴 형성용 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 제 1 절연막을 식각하여 홀(hole)을 형성하는 단계 및 상기 홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 버퍼 패턴과 연결되도록 상기 버퍼 패턴의 상부와 하부 배선 및 제 1 더미 배선 사이에 제 2 더미 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 구비된 제 1 절연막, 상기 제 1 절연막 상에 구비되며, 동일한 층에 형성된 하부 배선 및 제 1 더미 배선, 상기 제 1 더미 배선, 상기 하부배선 및 상기 제 1 절연막 상에 구비된 제 2 절연막, 상기 제 2 절연막 내에 구비되고, 상기 하부 배선과 연결된 콘택 플러그 및 상기 콘택 플러그와 연결된 퓨즈 패턴을 포함하되, 상기 퓨즈 패턴은 상기 제 1 더미 배선의 수직 방향과 겹치도록 상기 제 2 절연막 상부에 구비된 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 더미 배선은 상기 퓨즈 패턴보다 더 작은 너비를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막 내에 구비된 버퍼(buffer) 패턴을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 버퍼 패턴과 연결되도록 상기 버퍼 패턴 상부 및 하부 배선과 제 1 더미 배선 사이에 제 2 더미 배선이 구비된 것을 특징으로 한다.
바람직하게는, 상기 제 2 더미 배선은 상기 제 1 더미 배선과 다른 층에 구비된 것을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
본 발명은 반도체 기판의 손상(damage)을 방지하기 위하여 퓨즈 패턴과 반도체 기판 사이에 더미(dummy) 패턴을 형성하고, 더미 패턴과 반도체 기판 사이에 버퍼(buffer)막을 형성함으로써 퓨즈 패턴의 블로잉(blowing) 시 반도체 기판까지 전달되는 레이저 에너지를 1차로 더미(dummy) 금속 패턴이 흡수 또는 반사시키고 2차로 버퍼(buffer)막이 더미 패턴과 반도체 기판 사이에 발생하는 스트레스(stress)를 감소시킴으로써 크랙(crack) 등의 불량을 방지하는 장점이 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 도면으로써, (i)은 레이아웃도를 도시한 것이고, (ii)는 단면도를 도시한 것이다.
도 2를 참조하면, 반도체 기판(200) 상에 제 1 절연막(210)을 형성한다. 이때, 제 1 절연막(210)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음에는, 제 1 절연막(210) 상에 제 1 도전층(미도시)을 형성한다. 제 1 도전층 상에 감광막을 형성한 후, 하부 배선 및 더미 배선 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 도전층을 식각하여 하부 배선(220) 및 제 1 더미 배선(225)을 형성한다. 이때, 하부 배선(220) 및 제 1 더미 배선(225)은 폴리실리콘, 금속 및 실리사이드를 포함한다. 더 바람직하게는, 금속은 알루미늄(Al), 텅스텐(W), 코발트(Co) 또는 티타늄(Ti) 등을 포함하고, 실리사이드는 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드 등을 포함한다. 여기서, 하부 배선(220) 및 제 1 더미 배선(225)은 하나의 마스크를 이용하여 동시에 형성 가능하고, 하부 배선 마스크 및 더미 배선 마스크를 각각 이용하여 하부 배선(220)을 형성한 다음에 제 1 더미 배선(225)을 형성할 수 있다. 또한, 하부 배선(220) 및 제 1 더미 배선(225)은 동일한 층(layer)에 형성되는 것이 바람직하다.
다음으로, 하부 배선(220), 제 1 더미 배선(225) 및 노출된 제 1 절연막(210)의 상에 제 2 절연막(230)을 형성한다. 이때, 제 2 절연막(230)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음에는, 제 2 절연막(230) 상에 감광막을 형성한 후, 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 하부 배선(220)이 노출될 때까지 상기 제 2 절연막(230)을 식각하여 콘택 플러그 영역(미도시)을 형성한다. 이후, 콘택 플러그 영역에 도전층을 매립하여 콘택 플러그(240)를 형성한다.
다음으로, 콘택 플러그(240) 및 제 2 절연막(230) 상에 금속층(미도시)을 형성한 후, 금속층을 식각하여 콘택 플러그(240)와 연결되는 퓨즈 패턴(250)을 형성한다. 이때, 퓨즈 패턴(250)은 구리(Cu)를 포함하는 것이 바람직하다. 또한, 퓨즈 패턴(250)은 제 1 더미 배선(225)보다 더 큰 너비 또는 동일한 너비를 갖는 것이 바람직하다. 또한, 제 1 더미 배선(225)의 수직방향과 겹치도록 형성하는 것이 바람직하다.
이후, 퓨즈 패턴(250)을 포함한 전면에 제 3 절연막(미도시)을 형성하고 퓨즈 패턴(250)의 일정 영역(260)을 레이저 블로잉(270)한다. 이때, 레이저 블로잉(270) 시, 레이저의 스팟(spot)의 크기(size) 또는 피치(pitch)가 블로잉 시킬 퓨즈 패턴(250)의 크기보다 크거나, 레이저의 파장 또는 세기가 커서 반도체 기판(200)까지 전달되는 불량이 발생하지만 본 발명과 같이 반도체 기판(200)상에 형성된 제 1 더미 배선(225)으로 인하여 레이저 블로잉(270) 시 레이저 에너지를 제 1 더미 배선(225)이 흡수 또는 반사시켜 레이저 에너지가 반도체 기판(200)에 도달하지 않도록 방지하는 역할을 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(300) 상에 제 1 절연막(310)을 형성한다. 이때, 제 1 절연막(310)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음으로, 상기 반도체 기판(300)이 노출될 때까지 제 1 절연막(310)을 소정 식각한 후, 식각된 영역에 금속 물질을 매립하여 버퍼(buffer) 패턴(315)을 형성한다. 이때, 버퍼 패턴(315)은 레이저 블로잉 시 발생하는 레이저 에너지를 흡수하거나 크랙(crack) 등의 불량을 방지하는 역할을 한다. 이러한 버퍼 패턴(315)은 다수 층에 형성 가능하고, 다수 개로 형성 가능하다.
다음에는, 제 1 절연막(310) 상에 제 1 도전층(미도시)을 형성한다. 제 1 도전층 상에 감광막을 형성한 후, 하부 배선, 제 1 더미 배선 및 제 2 더미 배선 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 도전층을 식각하여 하부 배선(320), 제 1 더미 배선(325) 및 제 2 더미 배선(326)을 형성한다. 이때, 하부 배선(320), 제 1 더미 배선(325) 및 제 2 더미 배선(326)은 폴리실리콘, 금속 및 실리사이드를 포함한다. 더 바람직하게는, 금속은 알루미늄(Al), 텅스텐(W), 코발트(Co) 또는 티타늄(Ti) 등을 포함하고, 실리사이드는 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드 등을 포함한다. 여기서, 하부 배선(320), 제 1 및 제 2 더미 배선(325, 326)은 하나의 마스크를 이용하여 동시에 형성 가능하고, 하부 배선 마스크, 제 1 더미 배선 및 제 2 더미 배선 마스크를 각각 이용하여 하부 배선(320)을 형성한 다음에 각각의 더미 배선(325, 326)을 형성할 수 있다. 이때, 하부 배선(320) 및 제 1 더미 배선(325) 사이에 제 2 더미 배선(326)을 형성하는 것이 바람직하고, 제 2 더미 배선(326)은 버퍼 패턴(315)과 연결되는 것이 바람직하다. 제 2 더미 배선(326) 및 버퍼 패턴(315)은 다수 층에 형성 가능하고, 제 2 더미 배선(326)은 제 1 더미 배선(325)과 동일층에 형성될 수도 있으며, 제 2 더미 배선(326)은 제 1 더미 배선(325)을 포함한 상부 층에 형성될 수도 있다.
다음으로, 하부 배선(320), 제 1 더미 배선(325), 제 2 더미 배선(326) 및 노출된 제 1 절연막(210)의 상에 제 2 절연막(330)을 형성한다. 이때, 제 2 절연막(330)은 산화막(Oxide)을 포함하는 것이 바람직하다.
다음에는, 제 2 절연막(330) 상에 감광막을 형성한 후, 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 하부 배선(320)이 노출될 때까지 제 2 절연막(330)을 식각하여 콘택 플러그 영역(미도시)을 형성한다. 이후, 콘택 플러그 영역에 도전 물질을 매립하여 콘택 플러그(340)를 형성한다.
다음으로, 콘택 플러그(340) 및 제 2 절연막(330) 상에 금속층(미도시)을 형성한 후, 금속층을 식각하여 콘택 플러그(340)와 연결되는 퓨즈 패턴(350)을 형성한다. 이때, 퓨즈 패턴(350)은 구리(Cu)를 포함하는 것이 바람직하다. 여기서, 퓨즈 패턴(350)은 제 1 및 제 2 더미 패턴(325, 326)보다는 크게 형성하는 것이 바람직하다. 이후, 퓨즈 패턴(350)을 포함한 전면에 제 3 절연막(미도시)을 형성하고 퓨즈 패턴(350)의 일정 영역(360)을 레이저 블로잉(370)한다. 여기서, 레이저 블로잉(370) 시, 레이저의 스팟(spot) 크기(size) 또는 피치(pitch)가 블로잉 시킬 퓨즈 패턴(350)의 크기보다 크거나, 레이저의 파장 또는 세기가 커서 반도체 기판(300)까지 전달되는 불량이 발생하지만 본 발명과 같이 레이저 블로잉(370) 시 제 1 더미 배선(325)이 레이저 에너지를 흡수 또는 반사시킴으로써 레이저 에너지가 반도체 기판(300)에 도달하지 않도록 방지하는 역할을 한다. 또한, 버퍼막(315)이 제 1 더미 배선(325)에서 일부 흡수 또는 반사시키지 못한 레이저 에너지를 추가 흡수 또는 반사시키거나 레이저 에너지에 의해 발생된 스트레스(stress)를 감소시키는 기능을 한다.
전술한 바와 같이, 본 발명은 반도체 기판의 손상(damage)을 방지하기 위하여 퓨즈 패턴과 반도체 기판 사이에 더미(dummy) 패턴을 형성하고, 더미 패턴과 반도체 기판 사이에 버퍼(buffer)막을 형성함으로써 퓨즈 패턴의 블로잉(blowing) 시 반도체 기판까지 전달되는 레이저 에너지를 1차로 더미(dummy) 금속 패턴이 흡수 또는 반사시키고 2차로 버퍼(buffer)막이 더미 패턴과 반도체 기판 사이에 발생하는 스트레스(stress)를 감소시킴으로써 크랙(crack) 등의 불량을 방지하는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 반도체 기판상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 내에 버퍼 패턴을 형성하는 단계;
    상기 제 1 절연막 상에 하부 배선, 제 1 및 제 2 더미 배선을 형성하되, 상기 하부 배선과 상기 제 1 더미 배선은 동일한 층에 형성되고, 상기 하부 배선 및 상기 제 1 더미 배선 사이에 상기 버퍼 패턴과 연결되는 상기 제 2 더미 배선을 형성하는 단계;
    상기 제 1 더미 배선, 상기 하부 배선 및 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막 내에 상기 하부 배선과 연결되는 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그와 연결되는 퓨즈 패턴을 형성하되, 상기 퓨즈 패턴은 상기 제 1 더미 배선의 수직 방향과 겹치도록 상기 제 2 절연막 상부에 형성하는 단계; 및
    상기 퓨즈 패턴을 블로잉(blowing)시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 더미 배선은 상기 퓨즈 패턴을 블로잉하는 영역보다 더 큰 너비를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부 배선 및 상기 제 1 더미 배선은 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 더미 배선은 상기 퓨즈 패턴보다 작은 너비 또는 동일 너비로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는
    콘택 플러그 마스크를 이용하여 상기 하부 배선이 노출될 때까지 상기 제 2 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 버퍼(buffer) 패턴은 금속(Metal)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 버퍼 패턴을 형성하는 단계는
    상기 반도체 기판상에 제 1 절연막을 형성하는 단계 후, 버퍼 패턴 형성용 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 제 1 절연막을 식각하여 홀(hole)을 형성하는 단계; 및
    상기 홀에 도전물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제 1 항에 있어서,
    상기 제 2 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 반도체 기판상에 구비된 제 1 절연막;
    상기 제 1 절연막 상에 구비되며, 동일한 층에 형성된 하부 배선 및 제 1 및 제 2 더미 배선을 구비하되, 상기 하부 배선 및 상기 제 1 더미 배선 사이에 상기 배선 패턴과 연결되는 상기 제 2 더미 배선을 포함하고,
    상기 제 1 더미 배선, 상기 하부배선 및 상기 제 1 절연막 상에 구비된 제 2 절연막;
    상기 제 2 절연막 내에 구비되고, 상기 하부 배선과 연결된 콘택 플러그; 및
    상기 콘택 플러그와 연결된 퓨즈 패턴을 포함하되, 상기 퓨즈 패턴은 상기 제 1 더미 배선의 수직 방향과 겹치도록 상기 제 2 절연막 상부에 구비된 것
    을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제 1 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 제 1 더미 배선은 상기 퓨즈 패턴보다 더 작은 너비를 갖는 것을 특징으로 하는 반도체 소자.
  17. 삭제
  18. 삭제
  19. 제 13 항에 있어서,
    상기 제 2 더미 배선은 상기 제 1 더미 배선과 다른 층에 구비된 것을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제 13 항에 있어서,
    상기 제 2 더미 배선은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
KR1020100105354A 2010-10-27 2010-10-27 반도체 소자 및 그 제조 방법 KR101150554B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100105354A KR101150554B1 (ko) 2010-10-27 2010-10-27 반도체 소자 및 그 제조 방법
US13/253,607 US8618628B2 (en) 2010-10-27 2011-10-05 Buffered fuse for integrated circuit reconfiguration by laser

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100105354A KR101150554B1 (ko) 2010-10-27 2010-10-27 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120044007A KR20120044007A (ko) 2012-05-07
KR101150554B1 true KR101150554B1 (ko) 2012-05-30

Family

ID=45995787

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100105354A KR101150554B1 (ko) 2010-10-27 2010-10-27 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8618628B2 (ko)
KR (1) KR101150554B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114382A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置
KR20040040733A (ko) * 2002-11-07 2004-05-13 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR20060011475A (ko) * 2004-07-30 2006-02-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 제조방법
KR20100056160A (ko) * 2008-11-19 2010-05-27 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269342A (ja) * 1999-03-12 2000-09-29 Toshiba Microelectronics Corp 半導体集積回路および半導体集積回路の製造方法
KR100876843B1 (ko) * 2006-07-24 2008-12-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100967037B1 (ko) * 2007-10-17 2010-06-29 주식회사 하이닉스반도체 퓨즈 박스 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114382A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置
KR20040040733A (ko) * 2002-11-07 2004-05-13 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
KR20060011475A (ko) * 2004-07-30 2006-02-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 제조방법
KR20100056160A (ko) * 2008-11-19 2010-05-27 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US8618628B2 (en) 2013-12-31
US20120104617A1 (en) 2012-05-03
KR20120044007A (ko) 2012-05-07

Similar Documents

Publication Publication Date Title
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR100728964B1 (ko) 반도체 소자의 퓨즈 및 그 형성방법
KR101150554B1 (ko) 반도체 소자 및 그 제조 방법
KR20110065753A (ko) 반도체 소자의 제조 방법
KR100929627B1 (ko) 반도체 소자의 퓨즈박스 및 그의 형성방법
KR100557958B1 (ko) 반도체 장치의 퓨즈 박스 형성 방법
KR20080027078A (ko) 반도체 소자의 퓨즈 박스 및 그의 형성방법
KR100570065B1 (ko) 반도체소자의 제조방법
KR100876897B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
KR20080002504A (ko) 반도체 소자의 리페어 방법
KR20110011429A (ko) 반도체 소자의 제조 방법
KR101102048B1 (ko) 반도체 소자의 퓨즈 및 그 제조 방법
KR20120126440A (ko) 반도체 소자 및 그 제조 방법
KR20070041111A (ko) 반도체 소자의 퓨즈 형성방법
KR101052873B1 (ko) 반도체 소자의 퓨즈 박스 및 이를 이용한 리페어 방법
KR100668863B1 (ko) 반도체 소자 및 그 제조방법
KR20100036013A (ko) 반도체 소자의 퓨즈 박스 및 그 형성방법
KR20110025476A (ko) 반도체 소자 및 그 제조 방법
KR20080114029A (ko) 반도체 소자의 리페어 방법
KR20070048404A (ko) 반도체 소자의 퓨즈
KR20080081551A (ko) 반도체 소자의 리페어 방법
KR20080114028A (ko) 반도체 소자의 리페어 방법
KR20110114049A (ko) 반도체 소자 및 그 제조 방법
KR20070041113A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 8