KR20110025476A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000008569 process Effects 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000007664 blowing Methods 0.000 abstract description 10
- 230000007547 defect Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 22
- 230000008439 repair process Effects 0.000 description 14
- 230000002950 deficient Effects 0.000 description 5
- 238000007689 inspection Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Abstract
본 발명은 하부 절연막에 단차를 형성한 후, 상기 하부 절연막 상에 형성되는 퓨즈 패턴 간에 공간을 확보함으로써, 리페어(Repair) 식각 공정 시 오버 블로잉(blowing)에 의한 퓨즈 패턴 불량 및 블로잉 후, 잔재물로 인하여 인접한 퓨즈와 브릿지(Bridge) 되는 현상을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 퓨즈 패턴 간에 단차를 주어 인접한 퓨즈 패턴 간에 공간을 확보함으로써, 오버 블로잉 및 블로잉 잔재물에 의한 불량을 방지하기 위한 기술에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.
이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제 1 절연막(110)을 형성한다. 상기 제 1 절연막 상에 퓨즈 물질(미도시)을 증착한다. 상기 퓨즈 물질을 식각하여 라인 형태의 퓨즈 패턴(120)을 형성한다.
도 1b를 참조하면, 상기 퓨즈 패턴(120)을 포함한 전면에 제 2 절연막(130) 및 제 3 절연막(140)을 순차적으로 증착한다.
도 1c를 참조하면, 리페어 식각 공정으로 상기 퓨즈 패턴(120)이 노출될 때까지 상기 제 3 및 제 2 절연막(140, 130)을 식각하여 퓨즈 오픈 영역(150)을 형성한다.
도 1d를 참조하면, 퓨즈 오픈 영역(150)을 포함한 전면에 PIQ 물질(160)을 증착한 후, 퓨즈 오픈 마스크를 이용하여 퓨즈 패턴(120)을 노출될 때까지 상기 PIQ 물질(160)을 식각한다.
전술한 반도체 소자의 제조 방법에서, 반도체 소자가 점점 고집적화되어 가면서 소자의 크기는 더 작아지고, 퓨즈 패턴의 수는 증가하고 있다. 여기서, 퓨즈 패턴에 리페어 식각 공정 시, 오버 블로잉(Blowing)에 의한 불량 및 블로잉 실시 후, 남은 잔재물에 의한 인접한 퓨즈 패턴이 연결되어 발생하는 브릿지(Bridge) 불 량이 지속적으로 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 절연막에 단차를 형성한 후, 상기 하부 절연막 상에 형성되는 퓨즈 패턴 간에 공간을 확보함으로써, 리페어(Repair) 식각 공정 시 오버 블로잉(blowing)에 의한 퓨즈 패턴 불량 및 블로잉 후, 잔재물로 인하여 인접한 퓨즈와 브릿지(Bridge) 되는 현상을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 퓨즈 영역이 구비된 반도체 기판상에 단차를 갖는 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 상에 질화막을 형성하는 단계, 상기 질화막 상에 퓨즈 패턴을 형성하는 단계, 상기 퓨즈 패턴을 포함한 전면에 제 2 및 제 3 절연막을 형성하는 단계 및 상기 제 2 및 제 3 절연막을 식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 퓨즈 패턴은 이웃한 상기 퓨즈 패턴 간에 서로 단차를 갖는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 오픈 영역을 형성하는 단계는 상기 퓨즈 패턴이 노출될 때까지 제 3 및 제 2 절연막을 식각하는 단계 및 습식 식각 공정을 이용하여 상기 질화막이 노출될 때까지 상기 제 2 절연막을 제거하는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 오픈 영역을 형성한 후, 상기 퓨즈 패턴을 포함한 전면에 PIQ 물질을 형성하는 단계 및 상기 퓨즈 패턴이 노출될 때까지 상기 PIQ 물 질을 식각하는 단계를 포함한다.
아울러, 본 발명은 반도체 기판상에 구비된 단차를 갖는 제 1 절연막, 상기 제 1 절연막 상에 형성된 질화막 및 상기 질화막 상에 형성된 퓨즈 패턴을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 퓨즈 패턴은 이웃한 상기 퓨즈 패턴 간에 서로 단차를 갖도록 형성된다.
본 발명은 하부 절연막에 단차를 형성한 후, 상기 하부 절연막 상에 형성되는 퓨즈 패턴 간에 공간을 확보함으로써, 리페어(Repair) 식각 공정 시 오버 블로잉(blowing)에 의한 퓨즈 패턴 불량 및 블로잉 후, 잔재물로 인하여 인접한 퓨즈와 브릿지(Bridge) 되는 현상을 방지하는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(200) 상에 제 1 절연막(210)을 형성한다. 상기 제 1 절연막(210) 상에 감광막을 형성한 후, 단차 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 상기 제 1 절연막(210)을 식각하여 단차를 갖는 제 1 절연막(215)을 형성한다. 이때, 단차를 갖는 제 1 절연막(215)는 지그 재그(ZIGZAG) 형태가 바람직하다.
이후, 단차를 갖는 제 1 절연막(215) 상에 질화막(Nitride, 220)을 증착한다.
도 2c를 참조하면, 상기 질화막(220) 상에 도전 물질(미도시)을 증착한 후, 상기 도전 물질을 식각하여 라인 형태의 퓨즈 패턴(230)을 형성한다. 이때, 도전 물질은 금속층으로서, 하나의 금속층으로 구성되어 공정 단순화가 가능하다.
여기서, 퓨즈 패턴(230)은 단차를 갖는 제 1 절연막(215)을 포함한 질화막(220) 상에 형성되기 때문에 서로 인접한 퓨즈 패턴(230) 간에 발생하는 불량을 방지할 수 있다. 즉, 리페어 식각 공정 시 오버 블로잉(Blowing)에 의한 불량 및 블로잉 실시 후, 남은 잔재물(Residue)에 의한 인접한 퓨즈 패턴이 연결되어 발생하는 브릿지(Bridge) 불량을 방지할 수 있다.
도 2d 및 도 2e를 참조하면, 상기 퓨즈 패턴(230)을 포함한 전면에 제 2 절연막(240) 및 제 3 절연막(250)을 순차적으로 증착한다. 이후, 리페어(Repair) 식각 공정으로 상기 퓨즈 패턴(230)이 노출될 때까지 상기 제 3 및 제 2 절연막(250, 240)을 식각하여 퓨즈 오픈 영역(260)을 형성한다.
이후, 상기 질화막(220)이 노출될 때까지 상기 퓨즈 오픈 영역(260)에 남아있는 제 2 절연막(240)을 습식(wet) 식각 공정을 실시하여 제거한다. 이때, 질화막(220)은 퓨드 패턴(230)이 노출될 때까지 배리어(Barrier) 역할을 함으로써, 종래의 리페어 공정 시, 퓨즈 패턴 상부에 남아있는 절연막으로 인하여 퓨즈의 손 상(Damage)을 방지할 수 있는 구조이다.
도 2f를 참조하면, 퓨즈 오픈 영역(260)을 포함한 전면에 PIQ 물질(270)을 증착한 후, 퓨즈 오픈 마스크를 이용하여 퓨즈 패턴(230)을 노출될 때까지 상기 PIQ 물질(270)을 식각한다.
전술한 바와 같이, 본 발명은 하부 절연막에 단차를 형성한 후, 상기 하부 절연막 상에 형성되는 퓨즈 패턴 간에 공간을 확보함으로써, 리페어(Repair) 식각 공정 시 오버 블로잉(blowing)에 의한 퓨즈 패턴 불량 및 블로잉 후, 잔재물로 인하여 인접한 퓨즈와 브릿지(Bridge) 되는 현상을 방지하는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
Claims (6)
- 퓨즈 영역이 구비된 반도체 기판상에 단차를 갖는 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 질화막을 형성하는 단계;상기 질화막 상에 퓨즈 패턴을 형성하는 단계;상기 퓨즈 패턴을 포함한 전면에 제 2 및 제 3 절연막을 형성하는 단계; 및상기 제 2 및 제 3 절연막을 식각하여 퓨즈 오픈 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 퓨즈 패턴은 이웃한 상기 퓨즈 패턴 간에 서로 단차를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 퓨즈 오픈 영역을 형성하는 단계는상기 퓨즈 패턴이 노출될 때까지 제 3 및 제 2 절연막을 식각하는 단계; 및습식 식각 공정을 이용하여 상기 질화막이 노출될 때까지 상기 제 2 절연막을 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 퓨즈 오픈 영역을 형성한 후, 상기 퓨즈 패턴을 포함한 전면에 PIQ 물질을 형성하는 단계; 및상기 퓨즈 패턴이 노출될 때까지 상기 PIQ 물질을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판상에 구비된 단차를 갖는 제 1 절연막;상기 제 1 절연막 상에 형성된 질화막; 및상기 질화막 상에 형성된 퓨즈 패턴을 포함하는 반도체 소자.
- 제 5 항에 있어서,상기 퓨즈 패턴은 이웃한 상기 퓨즈 패턴 간에 서로 단차를 갖도록 형성된 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090083560A KR20110025476A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090083560A KR20110025476A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110025476A true KR20110025476A (ko) | 2011-03-10 |
Family
ID=43933020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090083560A KR20110025476A (ko) | 2009-09-04 | 2009-09-04 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110025476A (ko) |
-
2009
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