KR20080081551A - 반도체 소자의 리페어 방법 - Google Patents

반도체 소자의 리페어 방법 Download PDF

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Abstract

반도체 소자의 리페어 방법은, 퓨즈 영역 및 정렬키 영역으로 구획된 반도체 기판의 상기 퓨즈 영역에 퓨즈와 금속배선을 형성함과 아울러 상기 정렬키 영역에 금속배선을 형성하는 단계; 상기 퓨즈와 금속배선이 형성된 반도체 기판 상에 층간절연막과 보호막을 형성하는 단계; 상기 정렬키 영역에 형성된 보호막을 식각하여 금속배선을 노출시키는 정렬키를 형성하는 단계; 및 상기 정렬키를 기준으로 퓨즈 영역의 보호막 및 층간절연막을 식각하여 리페어용 트렌치를 형성하는 단계;를 포함하는 반도체 소자의 리페어 방법에 있어서, 상기 정렬키는 상기 퓨즈와 동일한 레벨(Level)에 위치한 금속배선이 노출되도록 형성한다.

Description

반도체 소자의 리페어 방법{METHOD FOR REPAIR OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 리페어 방법을 설명하기 위한 반도체 소자의 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 도전패턴
104 : 제1절연막 106 : 플레이트
108 : 제2절연막 110 : 플러그
112 : 퓨즈 114 : 제1금속배선
116 : 제1층간절연막 118 : 제1콘택플러그
120 : 제2금속배선 122 : 제2층간절연막
124 : 제2콘택플러그 126 : 제3금속배선
128 : 보호막 A : 정렬키
T : 리페어용 트렌치
본 발명은 반도체 소자의 리페어 방법에 관한 것으로, 보다 상세하게는, 오정렬(Misalign)에 의한 리페어 페일(Repair Fail)을 방지하여 소자의 제조 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 리페어 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 절단(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 리페어 방법을 설명하기 위한 반도체 소자의 단면도이다.
도 1을 참조하면, 퓨즈 영역 및 정렬키 영역으로 구획되며, 도전패턴(102), 제1 및 제2절연막(104,108), 플러그(110) 및 플레이트(106)와 같은 하부구조물이 형성된 반도체 기판(100) 상에 퓨즈(112)와 제1금속배선(114)을 형성한다. 그 다음, 상기 퓨즈(112)와 제1금속배선(114)을 덮도록 기판(100) 결과물 상에 제1층간절연막(116)을 증착하고, 그리고 나서, 상기 제1층간절연막(116)을 식각하여 상기 제1금속배선(114)와 콘택하는 제1콘택플러그(118)을 형성한다.
계속해서, 상기 제1콘택플러그(118)이 형성된 제1층간절연막(116) 상에 제2금속배선(120), 제2층간절연막(122), 제2콘택플러그(124) 및 제3금속배선(126)을 차례로 형성한 후, 상기 제3금속배선(126)이 형성된 제2층간절연막(122) 상에 보호막(128)을 증착한다. 다음으로, 상기 퓨즈 영역에 형성된 보호막(128)과 제1 및 제 2층간절연막(116,122)의 일부 두께를 식각하여 리페어용 트렌치(T)를 형성함과 아울러, 정렬키 영역의 보호막(128)을 식각하여 제3금속배선(126)을 노출시키는 정렬키(A)를 형성한다.
이후, 도시하지는 않았지만 레이저를 이용하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다. 이때, 상기 퓨즈가 커팅되는 위치는 정렬키(Align Key)를 기준으로 설정되는데, 상기 정렬키는 가장 상부에 위치하는 금속배선이 노출되도록 형성된다.
그러나, 전술한 종래 기술의 경우에는 상기 리페어용 트렌치와 정렬키가 단차를 가지며 형성되기 때문에, 상기 블로윙 공정시 원하는 위치의 퓨즈에 레이저 빔을 입사하는 것이 어려워 오정렬(Misalign)에 의한 리페어 페일(Repair Fail)이 발생된다.
또한, 반도체 소자의 셀 밀도가 증가함에 따라 상기 단차가 증가하여 정상적인 퓨즈 커팅이 이루어지지 않으며, 이 때문에, 상기 리페어 페일이 더욱 심화되어 반도체 소자의 제조 수율 및 신뢰성이 저하된다.
따라서, 본 발명은 레이저 빔을 이용한 리페어 공정시 오정렬(Misalign)에 의한 리페어 페일(Repair Fail)을 방지하여 소자의 제조 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 리페어 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 리페어 방법은, 퓨즈 영역 및 정렬키 영 역으로 구획된 반도체 기판의 상기 퓨즈 영역에 퓨즈와 금속배선을 형성함과 아울러 상기 정렬키 영역에 금속배선을 형성하는 단계; 상기 퓨즈와 금속배선이 형성된 반도체 기판 상에 층간절연막과 보호막을 형성하는 단계; 상기 정렬키 영역에 형성된 보호막을 식각하여 금속배선을 노출시키는 정렬키를 형성하는 단계; 및 상기 정렬키를 기준으로 퓨즈 영역의 보호막 및 층간절연막을 식각하여 리페어용 트렌치를 형성하는 단계;를 포함하는 반도체 소자의 리페어 방법에 있어서, 상기 정렬키는 상기 퓨즈와 동일한 레벨(Level)에 위치한 금속배선이 노출되도록 형성한다.
여기서, 상기 퓨즈는 금속퓨즈로 형성한다.
상기 금속배선은 다층 금속배선으로 형성한다.
상기 정렬키를 형성하는 단계는, 상기 보호막 상에 반도체 기판의 정렬키 영역을 선택적으로 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 보호막을 식각하여 금속배선을 노출시키는 정렬키를 형성하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 레이저를 이용하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정시, 상기 퓨즈가 커팅되는 위치를 설정하는 정렬키(Align Key)를 상기 퓨즈와 동일한 레벨(Level)에 위치한 플레이트나 금속배선이 노출되도록 형성한 후, 상기 정렬키를 기준으로 리페어용 트렌치를 형 성한다.
이렇게 하면, 상기 정렬키와 리페어용 트렌치가 동일한 레벨에서 형성되어 단차가 존재하지 않으므로, 상기 블로윙 공정시 원하는 위치의 퓨즈에 레이저 빔을 입사하여 퓨즈 커팅을 원활하게 수행할 수 있으며, 이를 통해, 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 퓨즈 영역 및 정렬키 영역으로 구획된 반도체 기판(200) 상에 전원전압 공급부(도시안됨)와 연결되는 도전패턴(202)을 형성한 후, 상기 도전패턴(202)을 덮도록 기판(200) 결과물 상에 제1절연막(204)을 증착한다. 그 다음, 상기 정렬키 영역에 형성된 제1절연막(204) 상에 플레이트(206)를 형성하고, 그리고 나서, 상기 플레이트(206)를 덮도록 제1절연막(204) 상에 제2절연막(208)을 증착한다.
도 2b를 참조하면, 상기 제2절연막(208)을 식각하여 상기 퓨즈 영역의 도전패턴(202) 및 상기 정렬키 영역의 플레이트(206)을 각각 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 도전막으로 매립하여 상기 도전패턴(202) 및 플레이트(206)와 콘택하는 플러그(210)들을 형성한다.
이어서, 상기 기판(200)의 퓨즈 영역에 형성된 제2절연막(208) 상에 상기 플러그(210)들과 콘택하는 퓨즈(212)를 형성함과 아울러 상기 기판(200)의 퓨즈 영역과 정렬키 영역에 형성된 제2절연막(208) 상에 제1금속배선(214)을 형성한다. 이 때, 상기 퓨즈(212)는 금속퓨즈로 형성하고, 상기 정렬키 영역에 형성되는 제1금속배선(214)은 플러그(210)와 콘택하도록 형성한다.
도 2c를 참조하면, 상기 퓨즈(212) 및 제1금속배선(214)이 형성된 기판(200)의 퓨즈 영역에 상기 퓨즈(212) 및 제1금속배선(214)을 덮도록 제1층간절연막(216)을 증착한 후, 상기 제1층간절연막(216)을 식각하여 제1금속배선(214)과 콘택하는 제1콘택플러그(218)를 형성한다.
계속해서, 상기 제1콘택플러그(218)를 포함한 제1층간절연막(216) 상에 상기 제1콘택플러그(218)와 콘택하는 제2금속배선(220)을 형성한 다음, 상기 제2금속배선(220)을 덮도록 제2층간절연막(222)을 증착하고, 그리고 나서, 상기 제2층간절연막(222)을 식각하여 상기 제2금속배선(220)과 콘택하는 제2콘택플러그(224)를 형성한다. 이어서, 상기 제2콘택플러그(224)를 포함한 제2층간절연막(222) 상에 상기 제2콘택플러그(224)와 콘택하는 제3금속배선(226)을 형성한다.
도 2d를 참조하면, 상기 기판(200)의 퓨즈 영역에 형성된 제3금속배선(226) 및 기판(200)의 정렬키 영역에 형성된 제1금속배선(214)을 덮도록 기판(200) 결과물 상에 보호막(228)을 형성한다.
도 2e를 참조하면, 상기 보호막(228) 상에 상기 기판(200)의 정렬키 영역을 선택적으로 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 보호막(228) 부분을 식각하여 상기 정렬키 영역에 형성된 제1금속배선(214)을 노출시키는 정렬키(A)를 형성한다. 이어서, 상기 마스크패턴을 제거한다.
이때, 상기 정렬키(A)는 기판(200)의 퓨즈 영역에 형성된 퓨즈(212)와 동일한 레벨(Level)에 위치한 제1금속배선(214)을 노출시키도록 형성된다.
도 2f를 참조하면, 상기 정렬키(A)를 기준으로 기판(200)의 퓨즈 영역에 형성된 보호막(228) 및 제2층간절연막(222)과 제1층간절연막(216)의 일부 두께를 식각하여 리페어용 트렌치(T)를 형성한다.
여기서, 본 발명은 상기 정렬키가 퓨즈 영역과 동일한 레벨에 위치한 제1금속배선을 노출시키도록 형성되므로, 상기 정렬키와 리페어용 트렌치 간의 단차가 존재하지 않으며, 이를 통해, 후속 블로윙 공정시 원하는 위치의 퓨즈에 레이저 빔을 입사하여 퓨즈 커팅을 원활하게 수행할 수 있다.
따라서, 본 발명은 상기 블로윙 공정시 원하는 위치의 퓨즈에 레이저 빔을 임사함으로써 오정렬(Misalign)에 의한 리페어 페일(Repair Fail)을 방지할 수 있으므로, 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.
이후, 도시하지는 않았지만 레이저를 이용하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
한편, 전술한 본 발명의 일 실시예에서는 상기 퓨즈와 제1금속배선이 동일한 레벨에 위치하기 때문에 상기 정렬키를 제1금속배선이 노출되도록 형성하여 상기 정렬키와 리페어용 트렌치 간의 단차를 방지하였지만, 상기 퓨즈와 플레이트나 제2 및 제3금속배선과 동일한 레벨에 위치하는 경우에는 상기 정렬키를 각각 플레이트나 제2 및 제3금속배선이 노출되도록 형성함으로써 상기 정렬키와 리페어용 트렌치 간의 단차를 방지할 수 있다.
또한, 전술한 본 발명의 일 실시예에서는 제1, 제2 및 제3금속배선을 형성하는 경우를 예로 설명하였지만, 본 발명은 이에 한정된 것이 아니며, 다층 금속배선을 형성하는 경우라면 동일한 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 퓨즈와 동일한 레벨에 위치한 플레이트나 금속배선이 노출되도록 정렬키를 형성함으로써, 상기 정렬키와 리페어용 트렌치 간의 단차를 방지하여 레이저를 사용하는 블로윙 공정을 원활하게 수행할 수 있다.
따라서, 본 발명은 상기 블로윙 공정시 오정렬(Misalign)에 의한 리페어 페일(Repair Fail)을 방지할 수 있으며, 이를 통해, 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 퓨즈 영역 및 정렬키 영역으로 구획된 반도체 기판의 상기 퓨즈 영역에 퓨즈와 금속배선을 형성함과 아울러 상기 정렬키 영역에 금속배선을 형성하는 단계;
    상기 퓨즈와 금속배선이 형성된 반도체 기판 상에 층간절연막과 보호막을 형성하는 단계;
    상기 정렬키 영역에 형성된 보호막을 식각하여 금속배선을 노출시키는 정렬키를 형성하는 단계; 및
    상기 정렬키를 기준으로 퓨즈 영역의 보호막 및 층간절연막을 식각하여 리페어용 트렌치를 형성하는 단계;
    를 포함하는 반도체 소자의 리페어 방법에 있어서,
    상기 정렬키는 상기 퓨즈와 동일한 레벨(Level)에 위치한 금속배선이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  2. 제 1 항에 있어서,
    상기 퓨즈는 금속퓨즈로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  3. 제 1 항에 있어서,
    상기 금속배선은 다층 금속배선으로 형성하는 것을 특징으로 하는 반도체 소 자의 리페어 방법.
  4. 제 1 항에 있어서,
    상기 정렬키를 형성하는 단계는,
    상기 보호막 상에 반도체 기판의 정렬키 영역을 선택적으로 노출시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴에 의해 노출된 보호막을 식각하여 금속배선을 노출시키는 정렬키를 형성하는 단계; 및
    상기 마스크패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
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