KR20090103499A - 반도체 소자의 리페어 방법 - Google Patents

반도체 소자의 리페어 방법

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KR20090103499A
KR20090103499A KR1020080029149A KR20080029149A KR20090103499A KR 20090103499 A KR20090103499 A KR 20090103499A KR 1020080029149 A KR1020080029149 A KR 1020080029149A KR 20080029149 A KR20080029149 A KR 20080029149A KR 20090103499 A KR20090103499 A KR 20090103499A
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Abstract

본 발명은 퓨즈 상부에 잔류되는 절연막의 두께의 균일성을 개선하여, 리페어 효율을 향상시킬 수 있는 반도체 소자의 리페어 방법을 제공한다. 개시된 본 발명에 따른 반도체 소자의 리페어 방법은, 반도체 기판 상부에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮도록, 상기 퓨즈를 포함하는 반도체 기판 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함한 제1 절연막 상에 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 제2 절연막을 형성하는 단계; 상기 식각 정지막이 노출되도록, 상기 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계; 및 상기 노출된 식각 정지막 및 그 아래의 제1 절연막에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치를 형성하는 단계;를 포함한다.

Description

반도체 소자의 리페어 방법{METHOD FOR REPAIR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 리페어 방법에 관한 것으로, 보다 자세하게는, 퓨즈 상부에 잔류되는 절연막의 두께의 균일성을 개선하여, 리페어 효율을 향상시킬 수 있는 반도체 소자의 리페어 방법에 관한 것이다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
상기 리페어 공정에 대해 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈 라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈 라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다.
이하, 종래 기술에 따른 반도체 소자의 리페어 방법을 설명하도록 한다.
반도체 기판 상부에 다수의 퓨즈들을 형성한다. 상기 퓨즈들은, 예컨대, 금속 퓨즈로 형성한다. 그런 다음, 상기 퓨즈들을 덮도록 상기 퓨즈들을 포함한 반도체 기판의 결과물 상에 절연막을 형성한다. 이어서, 상기 절연막의 일부 두께를 식각하여, 블로윙 예정 영역에 형성된 퓨즈 상에 소정 두께의 절연막을 잔류시키는 리페어용 트렌치를 형성한다.
그리고 나서, 상기 리페어용 트렌치가 형성된 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
그러나, 전술한 종래 기술의 경우에는 상기 리페어용 트렌치를 식각하기 위한 리페어 식각 공정시, 상기 퓨즈 상에 잔류되는 절연막의 두께가 균일하게 잔류하지 못한다. 이 때문에, 특정 퓨즈를 커팅하기 위한 퓨즈 블로윙 공정시, 크랙이 발생되거나 잔류물이 존재하는 등 리페어 불량이 발생된다.
예를 들어, 상기 퓨즈 상부에 잔류된 절연막의 두께가 너무 두꺼운 부분에서는, 상기 퓨즈 블로윙 공정시 열 전달 속도가 느려지며, 이로 인해, 상기 퓨즈 주변의 금속 배선에 스트레스가 가해져 크랙이 발생된다. 이와 반대로, 상기 퓨즈 상부에 잔류된 절연막의 두께가 너무 얇은 부분에서는, 상기 퓨즈 블로윙 공정시 열 전달이 매우 활발하게 진행되어 퓨즈가 커팅된 후에도 잔류물이 존재하여 커팅 불량이 유발된다.
그 결과, 전술한 종래 기술의 경우에는, 퓨즈 상부에 잔류되는 절연막 두께의 불균일성 때문에, 크랙 및 잔류물 등의 리페어 불량이 발생되어 리페어 효율이 저하된다.
본 발명은 퓨즈 상부에 잔류되는 절연막의 두께의 균일성을 개선할 수 있는 반도체 소자의 리페어 방법을 제공한다.
또한, 본 발명은 리페어 효율을 향상시킬 수 있는 반도체 소자의 리페어 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 리페어 방법은, 반도체 기판 상부에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮도록, 상기 퓨즈를 포함하는 반도체 기판 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함한 제1 절연막 상에 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 제2 절연막을 형성하는 단계; 상기 식각 정지막이 노출되도록, 상기 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계; 및 상기 노출된 식각 정지막 및 그 아래의 제1 절연막에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치를 형성하는 단계;를 포함한다.
상기 제1 및 제2 절연막은 산화막으로 형성한다.
상기 식각 정지막은 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성한다.
상기 식각 정지막으로서 상기 산화막을 형성하는 경우에는, 상기 제1 및 제2 절연막과 식각 선택비가 다른 산화막으로 형성한다.
상기 제2 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계 전, 상기 제2 절연막 상에 패시베이션막을 형성하는 단계;를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 리페어 방법은, 반도체 기판 상부에 퓨즈를 형성하는 단계; 상기 퓨즈를 덮도록, 상기 퓨즈를 포함하는 반도체 기판 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 식각 정지막을 형성하는 단계; 상기 식각 정지막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함한 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 식각 정지막이 노출되도록, 상기 제3 및 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계; 및 상기 노출된 식각 정지막 및 그 아래의 제1 절연막에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치를 형성하는 단계;를 포함한다.
상기 제1 내지 제3 절연막은 산화막으로 형성한다.
상기 식각 정지막은 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성한다.
상기 식각 정지막으로서 상기 산화막을 형성하는 경우에는, 상기 제1 내지 제3 절연막과 식각 선택비가 다른 산화막으로 형성한다.
상기 제3 절연막을 형성하는 단계 후, 그리고, 상기 제3 및 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계 전, 상기 제3 절연막 상에 패시베이션막을 형성하는 단계;를 더 포함한다.
본 발명은 퓨즈가 형성된 반도체 기판 상부에 식각 정지막이 개재된 구조를 갖는 절연막을 형성하고, 상기 절연막에 대한 리페어 식각 공정을 상기 식각 정지막을 이용하여 2차로 수행함으로써, 상기 리페어 식각 공정시, 상기 퓨즈 상부에 균일한 두께의 절연막을 잔류시킬 수 있다.
따라서, 본 발명은 상기 퓨즈 상부에 잔류되는 절연막 두께의 균일성을 개선할 수 있으며, 이를 통해, 리페어 효율을 효과적으로 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 다른 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 층간 절연막
104 : 퓨즈 106 : 제1 절연막
108 : 제1 도전 패턴 110 : 식각 정지막
112 : 제2 절연막 114 : 패시베이션막
T : 리페어용 트렌치
200 : 반도체 기판 202 : 층간 절연막
204 : 퓨즈 206 : 제1 절연막
208 : 식각 정지막 210 : 제2 절연막
212 : 제1 도전 패턴 214 : 제3 절연막
216 : 패시베이션막
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 퓨즈 영역을 포함하는 반도체 기판(100) 상에 층간 절연막(102)을 형성한 후, 상기 층간 절연막(102)의 표면을 평탄화한다. 상기 평탄화된 층간 절연막(102) 상에 퓨즈(104)를 형성한다. 상기 퓨즈(104)는, 예컨대, 금속막을 포함하는 금속 퓨즈로 형성한다.
도 1b를 참조하면, 상기 퓨즈(104)를 포함하는 층간 절연막(102) 상에 상기 퓨즈(104)를 덮도록, 제1 절연막(106)을 형성한다. 상기 제1 절연막(106)은, 예컨대, 산화막으로 형성한다. 그리고 나서, 상기 제1 절연막(106)의 표면을 평탄화함이 바람직하다.
도 1c를 참조하면, 상기 제1 절연막(106) 상에 제1 도전 패턴(108)을 형성한다. 상기 제1 도전 패턴(108)은, 예컨대, 금속막으로 형성한다.
도 1d를 참조하면, 상기 제1 도전 패턴(108)을 포함한 제1 절연막(106) 상에 식각 정지막(110)을 형성한다. 상기 식각 정지막(110)은, 예컨대, 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성하며, 식각 정지막(110)으로서 상기 산화막을 형성하는 경우에는, 상기 제1 절연막(106)과 식각 선택비가 다른 산화막으로 형성한다.
도 1e를 참조하면, 상기 식각 정지막(110) 상에 제2 절연막(112)을 형성한다. 상기 제2 절연막(112)은, 예컨대, 산화막으로 형성하며, 이때, 상기 산화막은 상기 식각 정지막(110)과 식각 선택비가 다른 산화막으로 형성한다. 이어서, 상기 제2 절연막(112) 상에 패시베이션막(114)을 형성한다.
한편, 상기 제2 절연막(112)을 형성하기 전에 제1 도전 패턴(108)과 콘택되는 제2 도전 패턴(도시안됨)을 형성하는 것도 가능하며, 상기 제2 도전 패턴 상부에 제2 도전 패턴과 콘택되는 다수개의 도전 패턴(도시안됨)들을 더 형성해도 무방하다.
도 1f를 참조하면, 상기 식각 정지막(110)이 노출되도록, 상기 패시베이션막(114) 및 제2 절연막(112)에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행한다. 상기 식각 정지막(110)은 상기 제2 절연막(112)과 식각 선택비가 다른 막으로 형성되었으므로, 상기 1차 식각은 상기 식각 정지막(110) 상부의 제2 절연막(112)까지만 식각되도록 수행할 수 있다.
도 1g를 참조하면, 상기 노출된 식각 정지막(110) 및 그 아래의 제1 절연막(106)에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치(T)를 형성한다. 여기서, 상기 2차 식각시 식각되는 제1 절연막(106)의 두께는 상기 1차 식각시 식각되는 제2 절연막(112)의 두께보다 상대적으로 얇기 때문에, 본 발명은, 상기 2차 식각시 식각되는 제1 절연막(106)의 두께를 용이하게 조절할 수 있다.
이후, 도시하지는 않았지만, 상기 리페어용 트렌치가 형성된 반도체 기판의 퓨즈 영역에 레이저를 조사하여, 특정 퓨즈를 커팅하는 퓨즈 블로윙 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
이상에서와 같이, 본 발명의 일 실시예에서는, 식각 정지막이 노출되도록 제2 절연막을 1차 식각한 후에, 상기 노출된 식각 정지막 및 제1 절연막을 2차 식각하여 리페어용 트렌치를 형성하며, 상기 2차 식각시 식각되는 제1 절연막의 두께를 용이하게 조절함으로써, 퓨즈 상부에 잔류되는 제1 절연막 두께의 균일성을 개선할 수 있고, 이에 따라, 리페어 효율을 개선할 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 도전 패턴을 포함한 제1 절연막 상에 식각 정지막을 형성함으로써, 퓨즈 상부에 잔류되는 제1 절연막 두께의 균일성을 개선하였으나, 본 발명의 다른 실시예로서, 상기 도전 패턴을 형성하기 전에 식각 정지막을 형성함으로써, 전술한 본 발명의 일 실시예와 동일한 효과를 얻을 수 있다.
도 2a 내지 도 2h는 본 발명의 다른 실시예에 따른 반도체 소자의 리페어 방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 퓨즈 영역을 포함하는 반도체 기판(200) 상에 층간 절연막(202)을 형성한 후, 상기 층간 절연막(202)의 표면을 평탄화한다. 상기 평탄화된 층간 절연막(202) 상에 퓨즈(204)를 형성한다. 상기 퓨즈(204)는, 예컨대, 금속막을 포함하는 금속 퓨즈로 형성한다.
도 2b를 참조하면, 상기 퓨즈(204)를 포함하는 층간 절연막(202) 상에 상기 퓨즈(204)를 덮도록, 제1 절연막(206)을 형성한다. 상기 제1 절연막(206)은, 예컨대, 산화막으로 형성한다. 그리고 나서, 상기 제1 절연막(206)의 표면을 평탄화함이 바람직하다.
도 2c를 참조하면, 상기 제1 절연막(206) 상에 식각 정지막(208)을 형성한다. 상기 식각 정지막(208)은, 예컨대, 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성하며, 식각 정지막(208)으로서 상기 산화막을 형성하는 경우에는, 상기 제1 절연막(206)과 식각 선택비가 다른 산화막으로 형성한다.
도 2d를 참조하면, 상기 식각 정지막(208) 상에 제2 절연막(210)을 형성한다. 상기 제2 절연막(210)은, 예컨대, 산화막으로 형성하며, 이때, 상기 산화막은 상기 식각 정지막(208)과 식각 선택비가 다른 산화막으로 형성한다.
도 2e를 참조하면, 상기 제2 절연막(210) 상에 제2 도전 패턴(212)을 형성한다. 상기 제2 도전 패턴(212)은, 예컨대, 금속막으로 형성한다.
도 2f를 참조하면, 상기 제2 도전 패턴(212)을 포함한 제2 절연막(210) 상에 제3 절연막(214)을 형성한다. 상기 제3 절연막(214)은, 예컨대, 산화막으로 형성하며, 이때, 상기 산화막은 상기 식각 정지막(208)과 식각 선택비가 다른 산화막으로 형성한다. 이어서, 상기 제3 절연막(214) 상에 패시베이션막(216)을 형성한다.
한편, 상기 제3 절연막(214)을 형성하기 전에 제1 도전 패턴(212)과 콘택되는 제2 도전 패턴(도시안됨)을 형성하는 것도 가능하며, 상기 제2 도전 패턴 상부에 제2 도전 패턴과 콘택되는 다수개의 도전 패턴(도시안됨)들을 더 형성해도 무방하다.
도 2g를 참조하면, 상기 식각 정지막(208)이 노출되도록, 상기 패시베이션막(216)과 제3 및 제2 절연막(214, 210)에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행한다. 상기 식각 정지막(208)은 상기 제3 및 제2 절연막(214, 210)과 식각 선택비가 다른 막으로 형성되었으므로, 상기 1차 식각은 상기 식각 정지막(208) 상부의 제2 절연막(208)까지만 식각되도록 수행할 수 있다.
도 2h를 참조하면, 상기 노출된 식각 정지막(208) 및 그 아래의 제1 절연막(206)에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치(T)를 형성한다. 여기서, 상기 2차 식각시 식각되는 제1 절연막(206)의 두께는 상기 1차 식각시 식각되는 제3 및 제2 절연막(214, 210)의 두께보다 상대적으로 얇기 때문에, 본 발명은, 상기 2차 식각시 식각되는 제1 절연막(206)의 두께를 용이하게 조절할 수 있다.
이후, 도시하지는 않았지만, 상기 리페어용 트렌치가 형성된 반도체 기판의 퓨즈 영역에 레이저를 조사하여, 특정 퓨즈를 커팅하는 퓨즈 블로윙 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
이상에서와 같이, 전술한 본 발명의 다른 실시예에서는, 도전 패턴을 형성하기 전에 식각 정지막이 개재된 제1 및 제2 절연막을 형성함으로써, 리페어 트렌치를 형성하기 위한 리페어 식각 공정시, 퓨즈 상부에 잔류되는 절연막 두께의 균일성을 개선할 수 있다. 그러므로, 본 발명은 리페어 효율을 효과적으로 향상시킬 수 있으며, 이에 따라, 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (10)

  1. 반도체 기판 상부에 퓨즈를 형성하는 단계;
    상기 퓨즈를 덮도록, 상기 퓨즈를 포함하는 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함한 제1 절연막 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 제2 절연막을 형성하는 단계;
    상기 식각 정지막이 노출되도록, 상기 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계; 및
    상기 노출된 식각 정지막 및 그 아래의 제1 절연막에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치를 형성하는 단계;
    를 포함하는 반도체 소자의 리페어 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막은 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  4. 제 3 항에 있어서,
    상기 식각 정지막으로서 상기 산화막을 형성하는 경우에는, 상기 제1 및 제2 절연막과 식각 선택비가 다른 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  5. 제 1 항에 있어서,
    상기 제2 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계 전,
    상기 제2 절연막 상에 패시베이션막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  6. 반도체 기판 상부에 퓨즈를 형성하는 단계;
    상기 퓨즈를 덮도록, 상기 퓨즈를 포함하는 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함한 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 식각 정지막이 노출되도록, 상기 제3 및 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계; 및
    상기 노출된 식각 정지막 및 그 아래의 제1 절연막에 대해 리페어용 트렌치를 형성하기 위한 2차 식각을 수행하여 리페어용 트렌치를 형성하는 단계;
    를 포함하는 반도체 소자의 리페어 방법.
  7. 제 6 항에 있어서,
    상기 제1 내지 제3 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  8. 제 6 항에 있어서,
    상기 식각 정지막은 질화막, 탄소막 및 산화막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  9. 제 8 항에 있어서,
    상기 식각 정지막으로서 상기 산화막을 형성하는 경우에는, 상기 제1 내지 제3 절연막과 식각 선택비가 다른 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
  10. 제 6 항에 있어서,
    상기 제3 절연막을 형성하는 단계 후, 그리고, 상기 제3 및 제2 절연막에 대해 리페어용 트렌치를 형성하기 위한 1차 식각을 수행하는 단계 전,
    상기 제3 절연막 상에 패시베이션막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 리페어 방법.
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