KR20070041113A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 퓨즈영역에 제1층간절연막과 퓨즈라인 및 제2층간절연막이 차례로 형성된 반도체 기판을 제공하는 단계와, 상기 제2층간절연막 상에 퓨즈영역 보다 큰 폭을 갖는 식각정지용 금속패턴을 형성하는 단계와, 상기 제2층간절연막 상에 금속패턴을 덮도록 제3층간절연막을 형성하는 단계와, 상기 제3층간절연막 상에 보호막을 형성하는 단계와, 상기 금속패턴을 식각정지막으로 이용해서 퓨즈라인 상부에 형성된 보호막과 제3층간절연막을 차례로 식각하는 단계와, 상기 금속패턴과 그 아래의 제2층간절연막 일부 두께를 식각하여 리페어용 트렌치를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.

도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 평면사진.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

<도면의 주요부분에 대한 부호의 설명>

F : 퓨즈영역 SUB : 반도체 기판

FL : 퓨즈라인 PN : 플레이트 노드용 도전막

M1C : 제1콘택플러그 M2C : 제2콘택플러그

M1 : 제1금속배선 M2 : 제2금속배선

ILD1 : 제1층간절연막 ILD2 : 제2층간절연막

ILD3 : 제3층간절연막 PS1 : 제1보호막

PS2 : 제2보호막 PIX : 픽스막

T : 리페어용 트렌치

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 리페어용 트렌치 형성을 위한 보호막 및 층간절연막의 식각시 퓨즈라인 상에 잔류되는 층간절연막 두께의 불균일성으로 인한 리페어 공정의 불량을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(electrical die sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다.

일반적으로, 상기 리페어 공정을 위한 반도체 소자의 제조는 다음과 같은 방식으로 진행된다.

먼저, 셀영역과 퓨즈영역 및 패드영역으로 구획된 칩을 가지면서 퓨즈라인과 층간절연막 및 금속배선을 포함한 소정의 하부구조물이 형성된 반도체 기판을 마련한 후, 상기 기판 결과물 상에 상기 금속배선을 덮도록 보호막(passivation layer)을 형성한다.

그런 다음, 상기 퓨즈영역 상에 형성된 보호막과 층간절연막의 일부 두께를 식각하여 퓨즈라인 상에 층간절연막의 일부 두께를 잔류시킨 리페어용 제1트렌치를 형성함과 아울러 패드영역 상에 형성된 보호막을 식각하여 금속배선을 노출시키는 제2트렌치를 형성한다. 상기 제1 및 제2트렌치 형성을 위한 식각 공정을 리페어 식각 공정이라 칭하며, 상기 리페어용 제1트렌치 부분을 퓨즈 박스(fuse box)라 한다. 그리고, 상기 패드영역의 노출된 금속배선은 이후 패키지 공정에서 와이어(wire)가 본딩(bonding)될 부분이다.

다음으로, 상기 결과물 전면 상에 제1 및 제2트렌치를 매립하도록 칩 보호용 픽스막(PIX layer)을 형성하고, 상기 픽스막을 열공정을 통해 치밀화한 후, 제1 및 제2트렌치 상에 형성된 픽스막을 제거한다. 여기서, 상기 픽스막은 카본(carbon)을 포함한 막으로서 이후 패키지 공정시 공정 환경으로 부터 칩을 보호하는 역할을 한다.

이후, 도시하지는 않았으나, 상기 퓨즈 박스 내에 레이져를 빔을 조사하여 공지된 검사 공정 및 리페어 공정을 차례로 수행한다.

그러나, 전술한 종래 기술에서는 퓨즈라인 상에 약 30000Å 두께의 절연층(층간절연막 및 보호막)이 형성되므로, 리페어 식각시 식각해야 하는 막 두께가 두꺼워 식각 두께의 조절이 용이하지 않아, 도 1에 도시된 바와 같이, 식각 후 잔류 층간절연막의 두께가 지역에 따라(with-in wafer), 또는 기판에 따라(wafer to wafer) 불균일해지는 문제가 있다.

여기서, 미설명된 도면부호 SUB는 반도체 기판을, ILD1은 제1층간절연막을, FL은 퓨즈라인을, ILD2는 제2층간절연막을, M1C는 제1금속배선용 플러그를, M1은 제1금속배선을, ILD3는 제3층간절연막을, M2C는 제2금속배선용 플러그를, M2는 제2금속배선을, PS1은 제1보호막을, PS2는 제2보호막을, PN은 플레이트 전극용 도전막을, 그리고, T는 리페어용 트렌치를 각각 나타낸다.

만약 제3금속배선까지 사용하는 TLM(Triple Level Metal) 공정인 경우 기존의 제2금속배선까지 사용하는 공정에 비해 퓨즈라인 상에 형성되는 절연층의 두께가 더욱 두꺼우므로 잔류 층간절연막 두께의 불균일 문제가 더욱 심각해져, 심한 경우, 어느 퓨즈라인 상에는 층간절연막이 전혀 남지 않으나 다른 퓨즈라인 상에는 5000Å 이상의 지나치게 두꺼운 층간절연막이 잔류되는 현상이 발생할 수 있다.

상기 퓨즈라인 상에 잔류된 층간절연막이 목표 두께(약 4000Å) 보다 두꺼우면 레이져 빔으로 특정 퓨즈를 절단(cutting) 할 때, 가열된 특정 퓨즈가 폭발하면서 형성되는 분화구의 크기가 커서, 도 2에 도시된 바와 같이, 인접 퓨즈가 손상되거나, 심한 경우, 인접 퓨즈가 절단되는 문제가 발생한다. 이 경우, 원치 않는 퓨즈라인이 절단되거나 그 저항이 증가하여 리페어 공정에 불량이 유발된다.

한편, 퓨즈라인 상에 층간절연막이 전혀 없거나 그 잔류 두께가 목표 두께 보다 얇으면, 특정 퓨즈 절단시 절단되는 퓨즈의 파편이 인접 퓨즈로 옮겨 붙어 퓨즈간 전기적 쇼트(short)가 발생할 수 있다.

이와 같이, 퓨즈라인 상에 잔류되는 층간절연막의 두께가 균일하지 못할 때, 그로 인해, 리페어 공정에 불량이 유발되는 것이다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리페어용 트렌치 형성을 위한 식각시 퓨즈라인 상에 잔류되는 층간절연막의 두께를 보다 균일하게 만들어줌으로써, 층간절연막 잔류 두께의 불균일에 기인하는 리페어 불량을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 퓨즈영역에 제1층간절연막과 퓨즈라인 및 제2층간절연막이 차례로 형성된 반도체 기 판을 제공하는 단계; 상기 제2층간절연막 상에 퓨즈영역 보다 큰 폭을 갖는 식각정지용 금속패턴을 형성하는 단계; 상기 제2층간절연막 상에 금속패턴을 덮도록 제3층간절연막을 형성하는 단계; 상기 제3층간절연막 상에 보호막을 형성하는 단계; 상기 금속패턴을 식각정지막으로 이용해서 퓨즈라인 상부에 형성된 보호막과 제3층간절연막을 차례로 식각하는 단계; 및 상기 금속패턴과 그 아래의 제2층간절연막 일부 두께를 식각하여 리페어용 트렌치를 형성하는 단계;를 포함한다.

여기서, 상기 금속패턴은 퓨즈영역 보다 10000∼60000Å 큰 폭을 갖도록 형성한다.

상기 보호막과 제3층간절연막의 식각은 식각 폭이 금속패턴의 폭 보다 10000∼60000Å 작도록 한다.

상기 제2층간절연막의 식각은 그 형성 두께가 7000∼15000Å인 경우 퓨즈라인 상에 500∼6000Å의 제2층간절연막이 잔류되도록 수행한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 셀영역(미도시), 퓨즈영역(F) 및 패드영역(미도시)으로 구획되고, 제1층간절연막(ILD1)과 퓨즈라인(FL) 및 제2층간절연막(ILD2)이 차례로 형성되며, 상기 막들 내에 제1금속배선용 플러그(M1C)가 형성된 반도체 기판(SUB) 을 마련한다. 미설명된 도면부호 PN은 퓨즈라인(FL)과 동일 단계에서 동일한 재질로 형성되는 플레이트 전극용 도전막을 나타낸다.

도 3b를 참조하면, 상기 제2층간절연막(ILD2) 상에 제1금속배선용 플러그(M1C)와 콘택되는 제1금속배선(M1)을 형성함과 동시에 퓨즈영역(F)의 퓨즈라인(FL) 상부에 퓨즈영역(F) 보다 큰 폭을 갖는 식각정지용 금속패턴(MP)을 형성한다. 여기서, 상기 금속패턴(MP)은 오정렬(misalign) 등의 문제를 고려하여 퓨즈영역(F) 보다 10000∼60000Å 정도 큰 폭을 갖도록 형성한다.

그런 다음, 상기 제2층간절연막(ILD2) 상에 제1금속배선(M1)과 금속패턴(MP)을 덮도록 제3층간절연막(ILD3)을 형성한 후, 상기 제3층간절연막(ILD3) 내에 제1금속배선(M1)과 콘택되는 제2금속배선용 플러그(M2C)를 형성한다. 다음으로, 상기 제3층간절연막(ILD3) 상에 제2금속배선용 플러그(M2C)와 콘택되는 제2금속배선(M2)을 형성한 후, 계속해서, 상기 제3층간절연막(ILD3) 상에 제2금속배선(M2)을 덮도록 산화막 재질의 제1보호막(PS1)과 질화막 재질의 제2보호막(PS2)을 차례로 형성한다. 여기서, 상기 제1보호막(PS1)은 제2금속배선(M2) 사이의 공간을 매립하도록 형성하며, 후속 질화막 재질의 제2보호막(PS2)으로 인한 스트레스를 완충시켜주는 버퍼막(buffer layer) 역할을 한다.

도 3c를 참조하면, 상기 금속패턴(MP)을 식각정지막으로 이용해서 퓨즈라인(FL) 상부에 형성된 제2보호막(PS2), 제1보호막(PS1) 및 제3층간절연막(ILD3)을 차례로 식각한다. 이때, 상기 금속패턴(MP)은 질화막 또는 산화막 대비 식각선택비가 매우 작기 때문에 거의 식각되지 않으며, 균일한 두께를 유지한다. 그리고, 도시하 지는 않았지만, 이때 패드영역에서는 제2보호막(PS2)과 제1보호막(PS1)이 차례로 식각되어 와이어 본딩이 이루어진 제2금속배선(M2)이 노출된다.

한편, 상기 제1보호막(PS1)과 제2보호막(PS2) 및 제3층간절연막(ILD3)의 식각은 그 식각 폭이 금속패턴(MP)의 폭 보다 10000∼60000Å 정도 작은 폭이 되도록 한다.

도 3d를 참조하면, 상기 결과물 상에 패드영역(미도시)의 노출된 제2금속배선을 보호하기 위한 마스크패턴(M)을 형성한 후, 퓨즈영역(F)만 노출시킨 상태에서, 상기 마스크패턴(M)을 식각장벽으로 이용해서 노출된 금속패턴(ML) 부분을 그 아래의 제2층간절연막(ILD2)이 노출될 때까지 식각하는 EOP(End of Point) 식각을 수행한다. 그런 다음, 상기 노출된 제2층간절연막(ILD2) 부분을 일부 두께 식각하여 양측부에 금속패턴(MP)이 잔류된 리페어용 트렌치(T)를 형성한다.

여기서, 상기 제2층간절연막(ILD2)의 식각은 그 형성 두께가 7000∼15000Å인 경우 퓨즈라인(FL) 상에 500∼6000Å의 제2층간절연막(ILD2)이 잔류되도록, 바람직하게는 4000Å의 2층간절연막(ILD2)이 잔류되도록 수행한다.

도 3e를 참조하면, 마스크패턴을 제거한 상태에서, 상기 리페어용 트렌치(T)를 매립하도록 결과물 전면 상에 패키지 공정 환경으로부터 칩을 보호할 목적으로 카본(carbon)과 같은 유기물을 함유한 픽스막(PIX)을 형성하고, 열처리를 통해 그 막질을 치밀화한 후, 상기 리페어용 트렌치(T) 상에 형성된 픽스막(PIX) 부분을 제거한다.

이후, 도시하지는 않았으나, 종래와 동일한 방식으로 공지된 검사 공정 및 리페어 공정을 차례로 수행한다.

이와 같이, 본 발명은 퓨즈영역(F)의 제2층간절연막(ILD2) 상에 질화막 또는 산화막과 식각선택비 차이가 큰 금속패턴(MP)을 형성하고, 상기 금속패턴(MP)을 리페어 식각시 식각정지막으로 이용함으로써, 리페어 식각의 식각되는 두께를 종래 보다 용이하게 조절할 수 있고, 퓨즈라인(FL) 상에 잔류되는 제2층간절연막(ILD2)의 두께를 보다 균일하게 만들 수 있다. 그러므로, 본 발명은 기판 내에(with-in wafer) 또는 기판 간에(wafer to wafer) 발생하는 잔류 층간절연막의 두께 변동(variation)을 억제하여, 상기 잔류 층간절연막의 두께 변동에 따른 리페어 공정의 불량을 방지할 수 있다.

또한, 본 발명은 상기 식각정지막으로 사용한 금속패턴(MP)을 제1금속배선(M1) 형성시 금속배선 재질로 함께 형성하기 때문에, 기존 공정에 용이하게 적용할 수 있다는 공정상의 잇점이 있다.

아울러, 본 발명은 상기 금속패턴(MP)을 퓨즈영역(F) 보다 큰 너비로 형성하고, 리페어 식각시 금속패턴(MP)의 폭 보다 좁은 폭으로 식각하여 리페어용 트렌치(T) 양측에 금속패턴(MP)의 일부를 잔류시킴으로써, 상기 잔류된 금속패턴(MP) 부분을 퓨즈박스를 보호하는 퓨즈 가드링(guardring)으로 이용할 수 있다는 잇점이 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 제1금속배선 형성시 퓨즈영역 상에 질화막 또는 산화막과 식각선택비 차이가 큰 금속패턴을 형성하고, 상기 금속패턴을 리페어 식각시 식각정지막으로 이용함으로써, 리페어 식각 후 퓨즈라인 상에 잔류되는 층간절연막의 두께를 종래 보다 균일하게 만들 수 있다. 그러므로, 본 발명은 기판 내에(with-in wafer) 또는 기판 간에(wafer to wafer) 발생하는 잔류 층간절연막의 두께 변동(variation)을 억제하여, 상기 잔류 층간절연막의 두께 변동에 따른 리페어 공정의 불량을 방지할 수 있다.

아울러, 본 발명은 상기 식각정지용 금속패턴을 퓨즈영역 보다 큰 너비로 형성하고, 리페어 식각시 금속패턴의 폭 보다 좁은 폭으로 식각하여 리페어용 트렌치 양측에 금속패턴의 일부를 잔류시킴으로써, 상기 잔류된 금속패턴 부분을 퓨즈 박스를 보호하는 퓨즈 가드링(guardring)으로 이용할 수 있다.

Claims (4)

1. 퓨즈영역에 제1층간절연막과 퓨즈라인 및 제2층간절연막이 차례로 형성된 반도체 기판을 제공하는 단계;

   상기 제2층간절연막 상에 퓨즈영역 보다 큰 폭을 갖는 식각정지용 금속패턴을 형성하는 단계;

   상기 제2층간절연막 상에 금속패턴을 덮도록 제3층간절연막을 형성하는 단계;

   상기 제3층간절연막 상에 보호막을 형성하는 단계;

   상기 금속패턴을 식각정지막으로 이용해서 퓨즈라인 상부에 형성된 보호막과 제3층간절연막을 차례로 식각하는 단계; 및

   상기 금속패턴과 그 아래의 제2층간절연막 일부 두께를 식각하여 리페어용 트렌치를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 금속패턴은 퓨즈영역 보다 10000∼60000Å 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 보호막과 제3층간절연막의 식각은 식각 폭이 금속패턴의 폭 보다 10000∼60000Å 작은 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 제2층간절연막의 식각은 그 형성 두께가 7000∼15000Å인 경우 퓨즈라인 상에 500∼6000Å의 제2층간절연막이 잔류되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.

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