KR20120126440A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 퓨즈 패턴을 형성한 후, 퓨즈 패턴이 형성된 영역 이외의 영역의 상부에 금속 패턴을 형성하고 퓨즈 패턴에 레이저를 조사할 경우, 금속 패턴이 배리어막의 역할을 하여 반도체 기판의 손상(damage)을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 퓨즈의 리페어(Repair) 공정 시 발생하는 불량을 방지하기 위한 기술에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.
상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀 들의 위치 정보를 생성하는 것이다.
이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.
이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
여기서, 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한 후, 퓨즈 블로잉 공정을 진행한다. 이때, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 두꺼우면, 실제 이 빔(e-beam)에 의한 퓨즈 블로잉 시 퓨즈에 열 에너지(Thermal Energy)가 집속 되었다가 임계점에 도달하였을 때 상부로 폭발이 일어나면서 퓨즈가 단선 되어야하나 상기 절연막의 두께가 두껍다면 상부로 폭발이 일어나기 전에 하부 크랙(Crack)이 발생하여 그 크랙에 메탈 잔류물(Residue)이 생겨 불량을 유발하게 된다. 반대로, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 얇으면 열 에너지가 퓨즈에 집속 되어야하나 공기 중에 열 에너지가 노출 및 발산되어 퓨즈 블로잉(Blowing) 불량이 발생하게 된다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.
다음에는, 활성영역(110) 및 소자분리영역(120)의 상부에 제 1 절연막(130)을 형성한다.
다음에는, 제 1 절연막(130) 상에 제 2 절연막(150)을 형성한다.
이후, 제 2 절연막(150) 상에 감광막을 형성한 후, 퓨즈 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 2 절연막(150)을 식각하여 홀(hole, 미도시)을 형성한다.
다음에는, 홀에 도전층을 매립하여 제 1 금속 배선(140, 퓨즈 패턴)을 형성한다. 이러한 제 2 절연막(150) 내에 홀을 형성한 다음에 홀 내에 도전층을 매립하고 나서 도전층을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각한다.
다음으로, 제 1 금속 배선(140) 및 제 2 절연막(150)의 상부에 캡핑막(160, Capping layer)을 형성한다.
이후, 캡핑막(160) 및 제 1 금속 배선(140)을 레이저 블로잉(170)을 실시한다. 여기서, 레이저 블로잉(170) 시, 레이저의 스팟(spot)의 크기(size) 또는 피치(pitch)가 블로잉 시킬 제 1 금속 배선(140, 퓨즈 패턴)의 크기보다 크거나, 레이저의 파장 또는 세기가 커서 반도체 기판(100)의 넓은 영역까지 전달되는 불량이 발생한다. 이러한 레이저 블로잉(170)으로 인하여 도시된 A와 같이 반도체 기판(100)이 손상되는 불량이 지속적으로 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 퓨즈 패턴을 형성한 후, 퓨즈 패턴이 형성된 영역 이외의 영역의 상부에 금속 패턴을 형성한 다음에 퓨즈 패턴에 레이저를 조사할 경우, 금속 패턴이 배리어막의 역할을 하여 반도체 기판의 손상(damage)을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 형성된 제 2 절연막 사이에 퓨즈 패턴을 형성하는 단계, 상기 제 2 절연막 상에 제 3 절연막 패턴 및 금속 패턴을 형성하는 단계 및 상기 퓨즈 패턴을 블로잉(blowing) 시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판과 상기 퓨즈 패턴 사이에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 패턴을 형성하는 단계는 상기 반도체 기판상에 상기 제 2 절연막을 형성하는 단계, 퓨즈 패턴 마스크를 식각 마스크로 상기 제 2 절연막을 식각하여 홀을 형성하는 단계, 상기 홀에 금속막을 증착하는 단계 및 상기 제 2 절연막이 노출될 때까지 상기 금속막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 패턴을 형성하는 단계 이후, 상기 제 2 절연막 및 상기 퓨즈 패턴의 상부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 3 절연막 패턴 및 금속 패턴을 형성하는 단계는 상기 제 2 절연막 및 상기 퓨즈 패턴의 상부에 제 3 절연막 및 금속 배선을 순차적으로 형성하는 단계 및 하부의 상기 퓨즈 패턴과 상기 퓨즈 패턴 사이를 차광하는 마스크를 식각 마스크로 상기 금속 배선 및 상기 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 패턴은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판상에 구비된 퓨즈 패턴, 상기 퓨즈 패턴 사이에 구비되는 제 2 절연막, 상기 제 2 절연막 상에 구비된 제 3 절연막 패턴 및 금속 패턴을 구비하되, 상기 금속 패턴은 상기 제 3 절연막 패턴의 상부에 구비된 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판과 상기 퓨즈 패턴 사이에 구비된 제 1 절연막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막 및 상기 퓨즈 패턴 상에 구비된 캡핑 질화막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 패턴은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 한다.
본 발명은 퓨즈 패턴을 형성한 후, 퓨즈 패턴이 형성된 영역 이외의 영역의 상부에 금속 패턴을 형성한 다음에 퓨즈 패턴에 레이저를 조사할 경우, 금속 패턴이 배리어막의 역할을 하여 반도체 기판의 손상(damage)을 방지하는 장점이 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 퓨즈 패턴(240), 제 2 금속 패턴(280), 비트라인(300) 및 콘택 플러그(310)를 도시한 것이다.
반도체 기판상에 퓨즈 패턴(240)을 구비하고, 퓨즈 패턴(240)과 퓨즈 패턴(240) 사이에는 절연막이 형성되고, 절연막 상부에 제 2 금속 패턴(280)이 형성된 것이다. 퓨즈 패턴(240)의 양끝단에는 비트라인(300)이 구비되고, 금속 배선 간을 연결하는 콘택 플러그(310)를 구비한다. 여기서, 퓨즈 패턴(240)을 레이저 블로잉 시, 제 2 금속 패턴(280)이 퓨즈 패턴(240)의 상부 영역에서 레이저 블로잉에 대한 배리어(barrier)막 기능을 하여 반도체 기판의 손상(damage)을 감소시키는 역할을 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도로서, 도 2의 A-A' 절단면을 도시한 것이다.
도 3을 참조하면, 반도체 기판(200) 상에 활성영역(210)을 정의하는 소자분리영역(220)을 형성한다.
다음에는, 활성영역(210) 및 소자분리영역(220)의 상부에 제 1 절연막(230)을 형성한다. 이때, 제 1 절연막(230)은 산화막(Oxide)을 포함하는 것이 바람직하다.
그리고, 제 1 절연막(230) 상에 제 2 절연막(250)을 형성한다. 이때, 제 2 절연막(250)은 산화막(Oxide)을 포함하는 것이 바람직하다.
이후, 제 2 절연막(250) 상에 감광막을 형성한 후, 퓨즈 패턴 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 2 절연막(250)을 식각하여 홀(hole, 미도시)을 형성한다.
다음에는, 홀에 도전층을 매립하여 제 1 금속 배선(240, 퓨즈 패턴)을 형성한다. 이때, 제 1 금속 배선(240)은 구리(Cu)를 포함하는 것이 바람직하다. 이러한 제 2 절연막(250) 내에 홀을 형성한 다음에 홀 내에 도전층을 매립하고 나서 도전층을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하는 다마신(damascene) 공정을 이용하는 것이 바람직하다.
다음에는, 제 1 금속 배선(240) 및 제 2 절연막(250)의 상부에 캡핑막(260, Capping layer)을 형성한다. 이때, 캡핑막(260)은 질화막(Nitride)을 포함하는 것이 바람직하다.
그리고, 캡핑막(260)의 상부에 제 3 절연막(미도시) 및 제 2 금속 배선(미도시)을 순차적으로 형성한다. 이때, 제 3 절연막은 산화막(Oxide)을 포함하는 것이 바람직하고, 제 2 금속 배선은 폴리실리콘, 금속 및 실리사이드를 포함한다. 더 바람직하게는, 금속은 알루미늄(Al), 텅스텐(W), 코발트(Co) 또는 티타늄(Ti) 등을 포함하고, 실리사이드는 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드 등을 포함한다.
다음으로, 제 2 금속 배선의 상부에 감광막을 형성한 후, 퓨즈 패턴을 노출하는 마스크로 노광 및 현상하여 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각마스크로 제 1 금속 배선(240)의 상부의 캡핑막(260)이 노출될 때까지 제 2 금속 배선 및 제 3 절연막을 식각하여 제 2 금속 패턴(280) 및 제 3 절연막 패턴(270)을 형성한다.
이후, 노출된 캡핑막(260) 및 제 1 금속 배선(240)을 레이저 블로잉(290)한다. 이때, 레이저 블로잉(290) 시, 레이저의 스팟(spot)의 크기(size) 또는 피치(pitch)가 블로잉 시킬 제 1 금속 배선(240, 퓨즈 패턴)의 크기보다 크거나, 레이저의 파장 또는 세기가 커서 반도체 기판(200)의 넓은 영역에 전달되는 불량이 발생하지만 본 발명과 같이 제 2 금속 패턴(280)이 제 1 금속 배선(240)의 상부 영역에서 레이저 블로잉(290)에 대한 배리어(barrier)막 기능을 하여 반도체 기판(200)의 손상을 감소시킨다.
전술한 바와 같이, 본 발명은 퓨즈 패턴을 형성한 후, 퓨즈 패턴이 형성된 영역 이외의 영역의 상부에 금속 패턴을 형성한 다음에 퓨즈 패턴에 레이저를 조사할 경우, 금속 패턴이 배리어막의 역할을 하여 반도체 기판의 손상(damage)을 방지하는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (12)
- 반도체 기판상에 형성된 제 2 절연막 사이에 퓨즈 패턴을 형성하는 단계;
상기 제 2 절연막 상에 제 3 절연막 패턴 및 금속 패턴을 형성하는 단계; 및
상기 퓨즈 패턴을 블로잉(blowing) 시키는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 반도체 기판과 상기 퓨즈 패턴 사이에 제 1 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 퓨즈 패턴을 형성하는 단계는
상기 반도체 기판상에 상기 제 2 절연막을 형성하는 단계;
퓨즈 패턴 마스크를 식각 마스크로 상기 제 2 절연막을 식각하여 홀을 형성하는 단계;
상기 홀에 금속막을 증착하는 단계; 및
상기 제 2 절연막이 노출될 때까지 상기 금속막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 퓨즈 패턴을 형성하는 단계 이후,
상기 제 2 절연막 및 상기 퓨즈 패턴의 상부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 3 절연막 패턴 및 금속 패턴을 형성하는 단계는
상기 제 2 절연막 및 상기 퓨즈 패턴의 상부에 제 3 절연막 및 금속 배선을 순차적으로 형성하는 단계; 및
하부의 상기 퓨즈 패턴과 상기 퓨즈 패턴 사이를 차광하는 마스크를 식각 마스크로 상기 금속 배선 및 상기 제 3 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 금속 패턴은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판상에 구비된 퓨즈 패턴;
상기 퓨즈 패턴 사이에 구비되는 제 2 절연막;
상기 제 2 절연막 상에 구비된 제 3 절연막 패턴 및 금속 패턴을 구비하되, 상기 금속 패턴은 상기 제 3 절연막 패턴의 상부에 구비된 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 퓨즈 패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 반도체 기판과 상기 퓨즈 패턴 사이에 구비된 제 1 절연막을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 제 2 절연막 및 상기 퓨즈 패턴 상에 구비된 질화막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 8에 있어서,
상기 금속 패턴은 폴리실리콘, 알루미늄, 텅스텐, 코발트, 티타늄, 텅스텐실리사이드, 코발트실리사이드 또는 티타늄실리사이드를 포함하는 것을 특징으로 하는 반도체 소자.
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| KR1020110044212A KR20120126440A (ko) | 2011-05-11 | 2011-05-11 | 반도체 소자 및 그 제조 방법 |
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