KR20100036013A - 반도체 소자의 퓨즈 박스 및 그 형성방법 - Google Patents

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Abstract

본 발명은 퓨즈 커팅 후에 잔류물이 발생되는 것을 방지함과 아울러 상기 퓨즈의 산화를 최소화하여 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 박스 및 그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 퓨즈 박스는, 반도체 기판 상부에 형성되며, 제1 홈을 구비한 제1 절연막과, 상기 제1 홈을 포함한 제1 절연막 상에 블로윙 영역 부분이 상기 제1 홈 상에 배치되도록 형성된 퓨즈 및 상기 퓨즈 및 제1 절연막 상에 형성되며, 상기 퓨즈의 블로윙 영역을 노출시키는 제2 홈을 구비한 제2 절연막을 포함한다.

Description

반도체 소자의 퓨즈 박스 및 그 형성방법{FUSE BOX OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 퓨즈 박스 및 그 형성방법에 관한 것으로, 보다 상세하게, 퓨즈 커팅 후에 잔류물이 발생되는 것을 방지함과 아울러 상기 퓨즈의 산화를 최소화하여 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 박스 및 그 형성방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션 공정과, 상기 셀들이 형성된 기판을 칩 단위로 패키징하는 어셈블리 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기 적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있다. 상기 퓨즈는 셀 지역의 캐패시터와 동일한 구조, 예컨대, TiN막과 Al막 및 Al막의 다층구조로 형성한다. 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
그러나, 전술한 종래 기술의 경우에는 상기 퓨즈의 커팅 공정시 퓨즈 상단부의 TiN막과 Al막은 제거되지만 퓨즈 하단부의 TiN막 부분은 완전히 제거되지 못하여, 퓨즈 커팅 후에 잔류물이 발생된다. 또한, 전술한 종래의 경우에는 상기 퓨즈 커팅시 공기 중으로 노출된 퓨즈 부분이 습기로 인해 산화된다. 이 때문에, 전술한 종래 기술의 경우에는 상기 리페어 공정의 리페어 효율이 저하된다.
본 발명은 퓨즈 커팅 후에 잔류물이 발생되는 것을 방지할 수 있는 반도체 소자의 퓨즈 박스 및 그 형성방법을 제공한다.
또한, 본 발명은 퓨즈의 산화를 최소화할 수 있는 반도체 소자의 퓨즈 박스 및 그 형성방법을 제공한다.
게다가, 본 발명은 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 박스 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스는, 반도체 기판 상부에 형성되며, 제1 홈을 구비한 제1 절연막과, 상기 제1 홈을 포함한 제1 절연막 상에 블로윙 영역 부분이 상기 제1 홈 상에 배치되도록 형성된 퓨즈 및 상기 퓨즈 및 제1 절연막 상에 형성되며, 상기 퓨즈의 블로윙 영역을 노출시키는 제2 홈을 구비한 제2 절연막을 포함한다.
상기 제1 및 제2 홈은 서로 연결되도록 형성된다.
상기 제1 및 제2 홈은 상기 블로윙 영역의 직경보다 1.5∼3배 큰 직경을 갖는다.
상기 제1 및 제2 홈은 홀 타입으로 형성된다.
상기 퓨즈는 Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 및 제2 막 사이에 Al막이 개재된 다층 구조를 포함하는 금속 퓨즈이다.
상기 퓨즈는 블로윙 영역 부분의 전면이 노출된다.
또한, 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성방법은, 반도체 기판 상부에 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 퓨즈를 형성하는 단계와, 상기 퓨즈를 덮도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제1 및 제2 절연막을 식각하여, 상기 제2 절연막 내에 상기 퓨즈의 블로윙 영역을 노출시키는 제2 홈을 형성함과 아울러 상기 노출된 퓨즈의 블로윙 영역 아래의 제1 절연막 내에 제1 홈을 형성하는 단계를 포함한다.
상기 퓨즈는 Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 및 제2 막 사이에 Al막이 개재된 다층 구조를 포함하는 금속 퓨즈로 형성한다.
상기 제1 및 제2 홈을 형성하기 위한 절연막의 식각은 등방성 식각 방식으로 수행한다.
상기 제1 및 제2 홈은 서로 연결되도록 형성한다.
상기 제1 및 제2 홈은 상기 블로윙 영역의 직경보다 1.5∼3배 큰 직경을 갖도록 형성한다.
상기 제1 및 제2 홈은 홀 타입으로 형성한다.
상기 제1 및 제2 홈은 상기 퓨즈의 블로윙 영역 부분이 전면 노출되도록 형성한다.
본 발명은 절연막을 등방성 식각하여 금속 퓨즈의 블로윙 영역 부분 전면을 노출시킴으로써, 상기 금속 퓨즈의 블로윙 영역을 커팅하는 커팅 공정 후에 절연막 상에 금속 퓨즈의 잔류물이 발생되는 방지할 수 있다.
또한, 본 발명은 상기 절연막의 식각시 커팅 예정 영역인 금속 퓨즈의 블로윙 영역 부분만을 선택적으로 노출시킴으로써, 상기 커팅 공정을 포함하는 리페어 공정시 금속 퓨즈가 습기로 인해 산화되는 것을 최소화할 수 있다.
따라서, 본 발명은 상기 금속 퓨즈의 커팅 공정을 포함하는 리페어 공정의 리페어 효율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 설명하기 위한 평면도이고, 도 2a 내지 도 2b는 도 1의 A―A′선 및 B―B′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 단면도이다.
도 1과 도 2a 내지 도 2b를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100)의 퓨즈 영역 상부에 제1 홈(H1)을 구비한 제1 절연막(110)이 형성되어 있다. 상기 제1 홈(H1)을 포함한 제1 절연막(110) 상에 퓨즈(120)가 형성되어 있으며, 상기 퓨즈(120)의 커팅 예정 영역인 블로윙 영역(B/A) 부분은 상기 제1 홈(H1) 상에 배치된다. 상기 퓨즈(120)는 셀 영역에 형성된 캐패시터와 동일한 구조, 예컨대, Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 막(112)과 제2 막(116) 사이에 Al막(114)이 개재된 다층 구조를 포함하는 금속 퓨즈이다.
상기 퓨즈(120) 및 제1 절연막(110) 상에 제2 절연막(130)이 형성되어 있으 며, 상기 제2 절연막(130)은 상기 퓨즈(120)의 블로윙 영역(B/A)을 노출시키며 상기 제1 홈(H1)과 서로 연결되는 제2 홈(H2)을 구비하고 있다. 상기 제1 및 제2 홈(H1, H2)은 상기 블로윙 영역(B/A)의 직경보다 1.5∼3배 큰 직경, 바람직하게, 약 1.5배 정도 큰 직경을 갖는 홀 타입으로 형성된다.
여기서, 본 발명의 실시예에 따른 퓨즈(120)는 상기 제1 및 제2 홈(H1, H2)에 의해 블로윙 영역(B/A) 부분의 상하면과 좌우면을 포함한 전면이 노출되며, 이에 따라, 본 발명은 상기 퓨즈(120)의 블로윙 영역(B/A)을 커팅하기 위한 커팅 공정을 퓨즈(120)의 블로윙 영역(B/A) 부분이 완전히 제거되도록 수행할 수 있으므로, 상기 커팅 공정 후에 퓨즈(120)의 잔류물이 발생되는 것을 방지할 수 있다.
또한, 본 발명은 상기 제1 및 제2 홈(H1, H2)에 의해 상기 퓨즈(120)의 블로윙 영역(B/A)만 선택적으로 노출됨으로써, 상기 퓨즈(120)의 커팅 공정을 포함하는 리페어 공정시 습기에 의해 퓨즈(120)가 산화되는 것을 최소화할 수 있으며, 이를 통해, 본 발명은 리페어 공정의 효율을 향상시킬 수 있다.
도 3a 내지 도 3b, 도 4a 내지 도 4b, 도 5a 내지 도 5b 및 도 6a 내지 도 6b는 도 1의 A―A′선 및 B―B′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성방법을 도시한 공정별 단면도이다.
도 3a 내지 도 3b를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 퓨즈 영역의 상부에 제1 절연막(110)을 형성한다. 상기 제1 절연막(110)은 산화막 재질의 막으로 형성한다.
도 4a 내지 도 4b를 참조하면, 상기 제1 절연막(110) 상에 커팅 예정 영역인 블로윙 영역(B/A)을 갖는 퓨즈(120)를 형성한다. 상기 퓨즈(120)는 반도체 기판(100) 셀 영역의 캐패시터와 동일한 구조, 예컨대, Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 막(112)과 제2 막(116) 사이에 Al막(114)이 개재된 다층 구조를 포함하는 금속 퓨즈로 형성한다.
도 5a 내지 도 5b를 참조하면, 상기 퓨즈(120)를 덮도록 상기 제1 절연막(110) 상에 제2 절연막(130)을 형성한다. 상기 제2 절연막(130)은 산화막 재질의 막으로 형성한다.
도 6a 내지 도 6b를 참조하면, 상기 제1 및 제2 절연막(110, 130)을 등방성 식각하여, 상기 제2 절연막(130) 내에 상기 퓨즈(120)의 블로윙 영역(B/A)을 노출시키는 제2 홈(H2)을 형성함과 아울러 상기 노출된 퓨즈(120)의 블로윙 영역(B/A) 아래의 제1 절연막(110) 내에 제1 홈(H1)을 형성한다.
여기서, 상기 제1 및 제2 홈(H1, H2)은 서로 연결되도록 형성하며, 제1 및 제2 홈(H1, H2)은 상기 블로윙 영역(B/A)의 직경보다 1.5∼3배 큰 직경, 바람직하게, 약 1.5배 큰 직경을 갖도록 형성한다. 한편, 상기 제1 및 제2 홈(H1, H2)은 사각형 타입, 타원 타입 등의 여러 타입으로 형성하는 것이 가능하며, 바람직하게, 홀 타입으로 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성을 완성한다.
본 발명의 실시예에 따르면, 반도체 기판 상부에 형성된 절연막을 식각하여 퓨즈의 블로윙 영역 부분의 상하면 및 좌우면을 포함한 전면을 노출시키며, 이를 통해, 본 발명은 상기 퓨즈의 블로윙 영역을 커팅하기 위한 커팅 공정을 충분히 수행하여 상기 커팅 공정 후에 잔류물이 발생되는 것을 방지할 수 있다.
또한, 본 발명은 상기 퓨즈의 블로윙 영역을 선택적으로 노출시킴으로써, 상기 커팅 공정을 포함한 리페어 공정시 공기 중에 노출된 퓨즈 부분이 습기로 인해 산화되는 것을 최소화할 수 있으며, 이에 따라, 본 발명은 리페어 공정의 효율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 설명하기 위한 평면도.
도 2a 내지 도 2b는 도 1의 A―A′선 및 B―B′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 단면도.
도 3a 내지 도 3b, 도 4a 내지 도 4b, 도 5a 내지 도 5b 및 도 6a 내지 도 6b는 도 1의 A―A′선 및 B―B′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스 형성방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 제1 절연막
112 : 제1 막 114 : Al막
116 : 제2 막 120 : 퓨즈
B/A : 블로윙 영역 130 : 제2 절연막
H1 : 제1 홈 H2 : 제2 홈

Claims (13)

  1. 반도체 기판 상부에 형성되며, 제1 홈을 구비한 제1 절연막;
    상기 제1 홈을 포함한 제1 절연막 상에 블로윙 영역 부분이 상기 제1 홈 상에 배치되도록 형성된 퓨즈; 및
    상기 퓨즈 및 제1 절연막 상에 형성되며, 상기 퓨즈의 블로윙 영역을 노출시키는 제2 홈을 구비한 제2 절연막;
    을 포함하는 반도체 소자의 퓨즈 박스.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 홈은 서로 연결되도록 형성된 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 홈은 상기 블로윙 영역의 직경보다 1.5∼3배 큰 직경을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 홈은 홀 타입으로 형성된 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
  5. 제 1 항에 있어서,
    상기 퓨즈는 Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 및 제2 막 사이에 Al막이 개재된 다층 구조를 포함하는 금속 퓨즈인 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
  6. 제 1 항에 있어서,
    상기 퓨즈는 블로윙 영역 부분의 전면이 노출된 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
  7. 반도체 기판 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 퓨즈를 형성하는 단계;
    상기 퓨즈를 덮도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 제1 및 제2 절연막을 식각하여, 상기 제2 절연막 내에 상기 퓨즈의 블로윙 영역을 노출시키는 제2 홈을 형성함과 아울러 상기 노출된 퓨즈의 블로윙 영역 아래의 제1 절연막 내에 제1 홈을 형성하는 단계;
    를 포함하는 반도체 소자의 퓨즈 박스 형성방법.
  8. 제 7 항에 있어서,
    상기 퓨즈는 Ti막 TiN막 중 적어도 하나 이상을 포함하는 제1 및 제2 막 사 이에 Al막이 개재된 다층 구조를 포함하는 금속 퓨즈로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
  9. 제 7 항에 있어서,
    상기 제1 및 제2 홈을 형성하기 위한 절연막의 식각은 등방성 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
  10. 제 7 항에 있어서,
    상기 제1 및 제2 홈은 서로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
  11. 제 7 항에 있어서,
    상기 제1 및 제2 홈은 상기 블로윙 영역의 직경보다 1.5∼3배 큰 직경을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
  12. 제 7 항에 있어서,
    상기 제1 및 제2 홈은 홀 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
  13. 제 7 항에 있어서,
    상기 제1 및 제2 홈은 상기 퓨즈의 블로윙 영역 부분이 전면 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 박스 형성방법.
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CN109037191A (zh) * 2018-08-01 2018-12-18 深圳市南硕明泰科技有限公司 修调电阻及其制造方法

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CN109037191A (zh) * 2018-08-01 2018-12-18 深圳市南硕明泰科技有限公司 修调电阻及其制造方法

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