KR100950750B1 - 반도체 소자의 퓨즈 박스 - Google Patents

Abstract

반도체 소자의 퓨즈 박스는, 제1금속배선을 구비한 반도체 기판; 상기 제1금속배선을 덮도록 반도체 기판 상에 형성된 제1층간절연막; 상기 제1층간절연막 내에 제1금속배선과 연결되도록 형성된 제1콘택플러그; 상기 제1층간절연막 상에 형성된 제2층간절연막; 상기 제1콘택플러그와 연결되게 제2층간절연막 내에 형성된 패드형의 제1전극; 상기 제1전극을 포함한 제2층간절연막 상에 형성된 유전막; 상기 유전막 상에 형성된 패드형의 제2전극; 상기 유전막 상에 제2전극을 덮도록 형성된 제3층간절연막; 상기 제3층간절연막 내에 제2전극과 연결되게 형성된 제2콘택플러그; 상기 제3층간절연막 상에 제2콘택플러그와 연결되게 형성된 제2금속배선; 및 상기 제3층간절연막 상에 제2콘택플러그와 연결된 제2금속배선 부분을 노출시키도록 형성된 절연막을 포함하며, 상기 패드형의 제1전극 및 제2전극으로 유전막이 전기적으로 파괴되는 퓨즈로 이루어진다.

Description

반도체 소자의 퓨즈 박스{Fuse box of semiconductor device}

도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 단면도 및 평면도.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스에 대한 리페어 시 및 리페어 후의 전류 흐름을 설명하기 위하여 도시한 단면도.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 퓨즈 박스의 제조 과정을 도시한 공정별 단면도 및 평면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 제1층간절연막 102 : 제1금속배선

104 : 제1콘택플러그 106 : 제1전극

108 : 제2층간절연막 110 : 유전막

112 : 제2전극 114 : 제3층간절연막

116 : 제2콘택플러그 118 : 제2금속배선

120 : 제1절연막 122 : 제2절연막

본 발명은 반도체 소자의 퓨즈 박스에 관한 것으로서, 보다 상세하게는, 금속전극―유전막－금속전극 구조의 캐패시터형 퓨즈에 있어서 전기적 방법을 적용한 리페어 공정시 상기 유전막의 파괴를 효율적으로 발생시킬 수 있는 반도체 소자의 퓨즈 박스에 관한 것이다.

통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.

그런데, 어느 하나의 셀에 불량이 발생된 경우 메모리 칩 전체를 불량품으로 처리한다면, 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서 불량품으로 처리될 메모리 칩의 수는 더 늘어날 것으로 예상되며, 이에 따라, 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.

따라서, 이러한 문제를 해결하기 위해, 통상의 반도체 메모리 제조 공정에서는 기판의 적소에 리페어(Repair) 회로, 즉, 퓨즈(Fuse)를 형성하고, 이를 이용하여 불량 셀을 여분의 셀로 대체시키는 리페어 공정이 해당 기술 분야에서 잘 알려져 있다.

자세하게, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 여분(Redundancy)의 메모리 셀과 함께 반도체 제조 공정시에 형성된 리페어 회로, 즉, 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다.

일반적으로, 퓨즈에 대한 리페어 공정은 특정 퓨즈에 레이저를 조사하여 퓨즈를 절단하는 방법으로 진행되나, 메모리 소자의 집적도가 증가하면서 종래의 리 페어 공정은 다음과 같은 문제점을 발생시킨다.

먼저, 특정 퓨즈에 레이저를 조사하여 퓨즈를 절단하는 방법은 공정상에서 조사되는 레이저의 정확도에서 문제가 발생하고 있다. 다시 말하면, 레이져 빔으로 특정 퓨즈를 절단(Cutting) 할 때, 조사되는 레이저의 정확도 문제로 절단을 원치 않는 퓨즈라인이 절단되거나 그 저항이 증가되는 등 인접 퓨즈가 데미지를 받게 되어 인접 퓨즈가 손상되거나 그 물성이 열화되는 문제가 발생하고, 이로 인하여, 리페어 공정의 불량이 유발된다.

또한, 퓨즈를 이루고 있는 배선층 상부의 층간절연막을 식각하기 때문에, 리페어 공정 이후 절단 부위의 노출된 배선층의 금속 성분이 후속 패키징 공정에서 사용된 수분의 영향으로 산화되면서 전기적 특성이 변질되며, 상기 산화로 인한 부피 팽창 때문에 칩 내의 균열이 발생된다.

이에, 상기 레이저를 조사하여 퓨즈를 절단하는 방법이 아닌 전기적 방법에 의해 퓨즈 회로를 단락시키는 방법이 제안된 바 있다.

상기 전기적 방법은, 정상 상태에서는 전기적으로 개방(Open)되어 있다가, 필요에 따라 고전압을 인가하여 금속층 사이의 유전막을 파괴하여 단락(Short)시킴으로써 퓨즈를 절단하는 방법을 말한다.

그러나, 전술한 전기적 방법의 경우에는, 퓨즈 회로를 단락시키기 위한 전기장이 라인 타입으로 형성된 금속막 전체에 인가되기 때문에, 상기 리페어 공정시 칩 내부의 회로에 미치는 영향 및 인접 퓨즈간 영향이 크다.

따라서, 본 발명은 금속전극―유전막－금속전극 구조의 캐패시터형 퓨즈에 있어서 전기적 방법을 적용한 리페어 공정시 상기 유전막의 파괴를 효율적으로 발생시킬 수 있는 반도체 소자의 퓨즈 박스를 제공한다.

일 실시예에 있어서, 반도체 소자의 퓨즈 박스는, 제1금속배선을 구비한 반도체 기판; 상기 제1금속배선을 덮도록 반도체 기판 상에 형성된 제1층간절연막; 상기 제1층간절연막 내에 제1금속배선과 연결되도록 형성된 제1콘택플러그; 상기 제1층간절연막 상에 형성된 제2층간절연막; 상기 제1콘택플러그와 연결되게 제2층간절연막 내에 형성된 패드형의 제1전극; 상기 제1전극을 포함한 제2층간절연막 상에 형성된 유전막; 상기 유전막 상에 형성된 패드형의 제2전극; 상기 유전막 상에 제2전극을 덮도록 형성된 제3층간절연막; 상기 제3층간절연막 내에 제2전극과 연결되게 형성된 제2콘택플러그; 상기 제3층간절연막 상에 제2콘택플러그와 연결되게 형성된 제2금속배선; 및 상기 제3층간절연막 상에 제2콘택플러그와 연결된 제2금속배선 부분을 노출시키도록 형성된 절연막을 포함하며, 상기 패드형의 제1전극 및 제2전극으로 유전막이 전기적으로 파괴되는 퓨즈를 구성한 것을 특징으로 한다.

상기 제2콘택플러그는 적어도 하나 이상이 제2전극과 연결되도록 형성된 것을 특징으로 한다.

상기 제2전극은 제1전극 보다 큰 크기를 갖는 것을 특징으로 한다.

상기 제2금속배선은 제2콘택플러그와의 연결부가 그 이외 부분 보다 더 큰 크기를 갖도록 형성된 것을 특징으로 한다.

상기 절연막은 이중막 구조로 이루어진 것을 특징으로 한다.

상기 퓨즈는, 평면 상으로 볼 때, 지그재그 배열을 갖도록 형성된 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스를 도시한 단면도 및 평면도이다.

도시된 바와 같이, 반도체 소자의 퓨즈 박스를 형성하기 위한 하부 구조가 형성되어 있는 반도체 기판(미도시) 상에 제1층간절연막(100)가 형성되어 있고, 제1층간절연막(100) 내에는 제1금속배선(102)과 이와 접촉되어 있는 제1콘택플러그(104)가 형성되어 있다. 그리고, 상기 제1층간절연막(100) 상에는 제1콘택플러그(104)과 접촉되어 있는 패드 형태의 제1전극(106)이 형성되어 있고, 상기 제1전극(106)의 상부가 노출되도록 제2층간절연막(108)이 제1층간절연막(100) 상에 형성되어 있다. 또한, 제1전극(106)의 상부를 포함한 제2층간절연막(108) 상에 유전막(110)이 형성되어 있고, 상기 유전막(110) 상에 제1전극(106)과 수직적으로 동일한 위치에 패드 형태의 제2전극(112)이 형성되어 있다. 아울러, 상기 제2전극(112)과 유전막(110) 을 덮도록 상기 제2층간절연막(108) 상에 제3층간절연막(114)이 형성되어 있고, 상기 제3층간절연막(114) 내에는 제2전극(112)과 접촉되어 있는 제2콘택플러그(116)을 형성되어 있다. 그리고, 상기 제2콘택플러그(116)과 접촉되어 있는 제2금속배선(118)이 상기 제3층간절연막(114) 상에 형성되어 있으며, 전기적 접촉을 위해 상기 제2금속배선(118)의 일부분이 노출되도록 제1 및 제2절연막(120, 122)이 형성되어 있다.

여기서, 상기 제2전극(112)은 상부에 형성되는 제2콘택플러그(116) 및 제2금속배선(118)과 접촉하게 되므로, 상기 유전막(110) 하단의 제1전극(106) 보다 큰 크기의 패드 형태로 형성되어 있고, 이에 따라, 상기와 같이 유전막(110)의 상하에 패드 형태의 전극이 형성되어 있는 캐패시터형 구조를 가지는 퓨즈의 유효면적은 제1전극(306)의 면적을 따르게 된다.

또한, 상기 제2콘택플러그(116)는 적어도 하나 이상이 제2전극(112)과 연결되도록 형성되어 있고, 상기 제2금속배선(118)은 제2콘택플러그(116)와의 연결부가 그 이외의 부분 보다 큰 크기를 가지도록 형성되어 있다.

따라서, 퓨즈가 유전막(110) 상하부의 전극에 전류가 집중될 수 있도록 유효면적이 작은 패드 형태로 제작되었기 때문에, 이후에 진행되는 리페어 공정 진행시에 효율적으로 유전막(110)의 파괴를 일으킬 수 있고, 전류가 집중됨에 따라 리페어 공정시 가해지는 전류의 양을 최소화할 수 있어 소자 내부에 미치는 영향을 줄일 수 있다.

아울러, 패드 형태의 전극을 가지는 퓨즈는, 평면 상으로 볼 때, 지그재그 형태를 가지는 어레이 구조로 제작됨으로써, 제한된 면적 내에서 퓨즈간의 거리를 확보하여 공간적인 효율을 향상시킬 수 있고, 퓨즈의 리페어 공정시 인접 퓨즈간에 미치는 영향을 최소화할 수 있다.

그리고, 상기와 같은 구조로 퓨즈 박스를 형성하면, 퓨즈 박스가 리페어 실 시 이후에도 직접적으로 노출되는 경우가 없음으로, 금속 이상 산화에 의한 전기적 성질의 변형 또는 균열 등의 불량 발생이 방지된다.

또한, 본 발명의 실시예에서와 같은 형태로 제작된 전기적 퓨즈는 DRAM, SRAM 소자, 플레시 메모리를 포함한 EEPROM 소자, PRAM, FeRAM 등의 차세대 메모리 소자, MML 이나 SoC 등 특정 기억 소자 단위의 배열을 사용하는 반도체 소자에 광범위하게 적용 가능하다.

한편, 퓨즈에 대한 리페어 공정은 외부전극을 퓨즈 박스 상단의 금속배선에 접촉시킨 후 리페어를 원하는 특정 퓨즈에 대해서만 적절한 전압을 가하여 높은 전기장에 의한 유전막의 파괴를 유도하는 것으로서, 가해지는 전압에 의한 다른 회로의 데미지를 방지하기 위하여 전류의 우회로가 확보되어야 한다.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 박스에 대한 리페어 시 및 리페어 후의 전류 흐름을 설명하기 위하여 도시한 단면도이다.

도시된 바와 같이, 본 발명의 실시예에 따른 금속전극―유전막－금속전극의 캐패시터형 구조로 구성된 퓨즈 박스에는 퓨즈와 메모리 소자가 연결되는 하부 금속배선층 사이로 리페어를 위해 가해지는 전압에 의해 회로가 영향을 받는 일을 방지하기 위하여 전기적 우회로가 확보되어 있다.

따라서, 리페어 공정시 제2금속배선(218)에 외부전극(224)을 접촉시킨 후 전압을 가하여 전기장으로 유전막을 파괴할 당시 또는 이후의 잔여 전류는 우회로로 빠져나가 다른 회로에 영향을 주지않는다. 그리고, 유전막이 파괴된 후 동작시에는 제2금속배선(218)으로부터 내부 다층 금속 배선을 통하여 정상적인 방향으로 전류 가 흐른다.

자세하게, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 퓨즈 박스의 제조 과정을 도시한 공정별 단면도 및 평면도로서, 이를 설명하면 다음과 같다.

도 3a를 참조하면, 반도체 소자의 퓨즈를 형성하기 위한 하부 구조를 포함하여 제1금속배선(302)과 이와 접촉되어 있는 제1콘택플러그(304)가 제1층간절연막(300) 내에 형성되어 있는 반도체 기판(미도시)의 제1층간절연막(300) 상에 상기 제1콘택플러그(304)와 접촉되는 금속층(305)을 형성시킨다.

도 3b를 참조하면, 상기 금속층(305) 상에 마스크패턴(미도시)을 형성하고, 상기 제1콘택플러그(304)와 연결되는 부분의 상기 금속층(305)을 건식 식각하여 패드 형태의 제1전극(306)을 형성한다. 이어서, 상기 제1층간절연막(300)과 제1전극(306) 상에 제2층간절연막(308)을 형성한 후, 기계적 연마공정을 통해 제1전극(306)의 상부가 노출되도록 한다.

도 3c를 참조하면, 상기 노출된 제1전극(306)의 상부를 포함한 제2층간절연막(308) 상에 유전막(310)을 형성한다. 그런 다음, 상기 유전막(310) 상에 금속층을 증착한 후 상기 금속층 상에 마스크패턴(미도시)을 형성하고 건식 식각 공정을 진행하여 상기 제1전극(306)과 수직적으로 동일한 위치에 제2전극(312)을 형성한다. 이때, 상기 제2전극(312)은 상부에 형성될 금속배선 및 콘택플러그와 접촉하게 되므로 유전막(310) 하단의 제1전극(306) 보다 큰 크기를 가지도록 형성한다.

여기서, 캐패시터형의 퓨즈를 구성하고 있는 유전막(310)의 상하부에 위치하 는 제1 및 제2전극(306, 312)이 패드 형태로 형성되어 있기 때문에, 이후 리페어 공정 진행시에 가해지는 전기장이 좁은 면적의 유전막(310)에 집중됨으로써 유전막(310)의 파괴가 원활히 일어난다.

도 3d를 참조하면, 상기 제2전극(312)을 포함한 유전막(310) 상에 제3층간절연막(314)을 형성한 후, 상기 제2전극(312)과 접촉되는 제2콘택플러그(316)를 형성시킨다. 그런 다음, 상기 제2콘택플러그(316)를 포함한 제3층간절연막(314) 상에 금속층을 증착한 후, 상기 금속층 상에 마스크패턴(미도시)을 형성하고 건식 식각 공정을 진행하여 제2금속배선(318)을 형성하여 다층 금속 배선 구조를 만든다.

도 3e를 참조하면, 상기 제2금속배선(318)을 포함한 제3층간절연막(314) 상에 제1 및 제2절연막(320, 322)을 증착 또는 코팅하여 형성한 후, 마스크패턴(미도시)과 건식 식각 공정을 이용하여 퓨즈 상단의 전기적 접촉을 위하여 제2금속배선(318)을 노출시켜 반도체 소자의 퓨즈 박스를 완성한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

따라서, 본 발명은 금속전극―유전막－금속전극의 캐패시터형 구조를 가지는 전기적 퓨즈 박스를 제작함에 있어, 유전막 상하부의 전극을 리페어 공정시 전류가 집중될 수 있도록 유효면적이 작은 패드 형태로 제작함으로써 효율적으로 유전 막의 파괴를 발생시킬 수 있다.

따라서, 전기적인 리페어 공정시 가해지는 전류의 양을 최소화할 수 있어, 소자 내부에 미치는 영향을 줄일 수 있다.

또한, 패드 형태의 전극을 가지는 퓨즈를, 평면 상으로 볼 때, 지그재그 방식의 어레이 구조로 제작함으로써, 제한된 면적 내에서 퓨즈 간의 거리를 확보할 수 있어 퓨즈의 리페어시 인접 퓨즈간에 미치는 영향을 최소화할 수 있다.

그리고, 퓨즈 박스가 리페어 실시 이후에도 직접적으로 노출되는 경우가 없음으로, 금속 이상 산화에 의한 전기적 성질의 변형 또는 균열등의 불량 발생을 방지할 수 있다.

Claims (6)

1. 제1금속배선을 구비한 반도체 기판;

   상기 제1금속배선을 덮도록 반도체 기판 상에 형성된 제1층간절연막;

   상기 제1층간절연막 내에 제1금속배선과 연결되도록 형성된 제1콘택플러그;

   상기 제1층간절연막 상에 형성된 제2층간절연막;

   상기 제1콘택플러그와 연결되게 제2층간절연막 내에 형성된 패드형의 제1전극;

   상기 제1전극을 포함한 제2층간절연막 상에 형성된 유전막;

   상기 유전막 상에 형성된 패드형의 제2전극;

   상기 유전막 상에 제2전극을 덮도록 형성된 제3층간절연막;

   상기 제3층간절연막 내에 제2전극과 연결되게 형성된 제2콘택플러그;

   상기 제3층간절연막 상에 제2콘택플러그와 연결되게 형성된 제2금속배선; 및

   상기 제3층간절연막 상에 제2콘택플러그와 연결된 제2금속배선 부분을 노출시키도록 형성된 절연막;을 포함하며,

   상기 패드형의 제1전극 및 제2전극으로 유전막이 전기적으로 파괴되는 퓨즈를 구성한 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
2. 제 1 항에 있어서,

   상기 제2콘택플러그는 적어도 하나 이상이 제2전극과 연결되도록 형성된 것 을 특징으로 하는 반도체 소자의 퓨즈 박스.
3. 제 1 항에 있어서,

   상기 제2전극은 제1전극 보다 큰 크기를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
4. 제 1 항에 있어서,

   상기 제2금속배선은 제2콘택플러그와의 연결부가 그 이외 부분 보다 더 큰 크기를 갖도록 형성된 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
5. 제 1 항에 있어서,

   상기 절연막은 이중막 구조로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈 박스.
6. 제 1 항에 있어서,

   상기 퓨즈는, 평면 상으로 볼 때, 지그재그 배열을 갖도록 형성된 것을 특징으로 하는 반도체 소자의 퓨즈 박스.

Images