KR20060007694A - 반도체 소자의 전기적 퓨즈 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전기적 퓨즈 형성방법을 개시한다. 개시된 본 발명은 캐패시터 구조를 이용하여 웨이퍼 레벨 및 패키지 레벨 모두에서 리페어가 가능하도록 한 반도체 소자의 전기적 퓨즈 형성방법으로서, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막에 접하도록 접합영역을 형성하는 단계; 상기 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 접합영역이 노출되도록 제2산화막과 질화막 및 제1산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 하부전극을 형성하는 단계; 상기 하부전극의 상단부가 노출되도록 제2산화막을 제거하는 단계; 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계; 상기 식각된 하부전극 상단부의 측벽에 스페이서를 형성하는 단계; 상기 하부전극과 스페이서 및 질화막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 전기적 퓨즈 형성방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 소자분리막
3 : 접합영역 4 : 제1산화막
5 : 질화막 6 : 제2산화막
7 : 콘택홀 8 : 하부전극
9 : 스페이서 10 : 유전막
11 : 상부전극
본 발명은 반도체 소자의 전기적 퓨즈 형성방법에 관한 것으로, 보다 상세하게는, 웨이퍼 레벨(wafer level)과 패키지 레벨(package level)에서 리페어가 가능한 반도체 소자의 전기적 퓨즈 형성방법에 관한 것이다.
종래 반도체 디램에서 사용하는 리페어(repair) 방식은 칩(chip) 내에 퓨즈를 형성한 후, 레이저로 파괴함으로써 페일(fail)이 발생한 해당 어드레스를 리던던시(redundancy)로 전환하도록 프로그램화 한 것인데, 이 방식은 웨이퍼 레벨에서만 프로그램이 가능하며, 패키지 공정 이후 발생한 어드레스에 대해서는 리페어가 불가능한 문제점이 있다.
즉, 반도체 소자의 리페어 방식 중 하나인 레이저를 이용한 리페어 방식을 사용할 경우, 퓨즈 상단의 산화막 두께를 조절하는 것과 균일도(uniformity)를 최적화하기 어려우며, 레이저 블로잉(laser blowing)시 정확도에 제약이 따르는 문제점이 있다. 특히, 패키지 상태에서 리페어가 불가능한 관계로 페일이 발생할 경우, 수율 감소를 초래하게 된다.
또한, 전기적 리페어 퓨즈는 두 개의 전극 사이에 절연층이 샌드위치 형태를 이루고 있다가 내부 바이어스 또는 외부 바이어스를 통해서 프로그래밍하여 절연층의 파괴가 일어나면서 두 개의 전극 사이에 전도 채널(conductive channel)을 형성하는 것이다.
한편, 종래의 전기적 퓨즈(electric fuse)는 디램의 경우, 일반적인 캐패시터를 그대로 이용하고자 하는 경향이 많으나, 실제로 칩 내의 전원 회로에서 생성되는 바이어스로는 캐패시터의 절연막을 파괴하고 채널을 형성하기에는 구조상의 문제점이 있다, 즉, 인가된 전류가 단면적이 비교적 넓은 영역을 통과할 시 산화막 등의 절연막의 파괴를 유발시킬 수 없고, 결과적으로 효과적인 채널형성이 어려운 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 웨이퍼 레벨과 패키지 레벨에서 리페어가 가능한 반도체 소자의 전기적 퓨즈 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 캐패시터 구조를 이용하여 웨이퍼 레벨 및 패키지 레벨 모두에서 리페어가 가능하도록 한 반도체 소자의 전기적 퓨즈 형성방법으로서, 소자분리막을 구비한 반도체 기판을 제공하는 단계; 상기 기판 내에 소자분리막에 접하도록 접합영역을 형성하는 단계; 상기 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 접합영역이 노출되도록 제2산화막과 질화막 및 제1산화막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 하부전극을 형성하는 단계; 상기 하부전극의 상단부가 노출되도록 제2산화막을 제거하는 단계; 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계; 상기 식각된 하부전극 상단부의 측벽에 스페이서를 형성하는 단계; 상기 하부전극과 스페이서 및 질화막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계는, 잔류된 상단부 폭이 0.1㎛ 이하가 되도록 하는 것을 특징으로 한다.
상기 제1산화막은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다
상기 유전막은 ONO, NO, TaON, PZT, BST, STO, TiO 및 BLT로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다.
상기 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 전기적 퓨즈 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 1a에 도시된 바와 같이, 소자분리막(2)이 구비된 반도체 기판(1)을 제공한다. 그 다음, 상기 기판(1) 내에 불순물 이온주입을 실시하여 소자분리막(2)에 접하도록 접합영역(3)을 형성한다. 이어서, 상기 기판(1) 상에 제1산화막(4)과 질화막(5) 및 제2산화막(6)을 차례로 형성한다. 이때, 상기 제1산화막(4)은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다.
도 1b에 도시된 바와 같이, 상기 접합영역(3)이 노출되도록 제2산화막(6)과 질화막(5) 및 제1산화막(4)을 식각하여 콘택홀(7)을 형성한다.
도 1c에 도시된 바와 같이, 상기 콘택홀(7) 내에 폴리실리콘막을 매립하여 하부전극(8)을 형성한다.
도 1d에 도시된 바와 같이, 상기 하부전극(8)의 상단부가 노촐되도록 제2산 화막(6)을 제거한다.
도 1e에 도시된 바와 같이, 상기 노출된 하부전극(8) 상단부의 소정 폭을 식각한다. 이때, 잔류된 하부전극의 상단부 폭이 0.1㎛ 이하가 되도록 식각한다.
도 1f에 도시된 바와 같이, 상기 식각된 하부전극(8) 상단부의 측벽에 스페이서(9)를 형성한다. 이때, 상기 스페이서(9)는 질화막 또는 산화막으로 형성한다.
도 1g에 도시된 바와 같이, 상기 하부전극(8)과 스페이서(9) 및 질화막(5) 상에 유전막(10)을 형성한다. 이때, 상기 유전막(10)은 ONO, NO, TaON, PZT, BST, STO, TiO 및 BLT로 구성된 그룹으로부터 선택되는 어느 하나로 형성한다.
그 다음, 상기 유전막(10) 상에 상부전극(11)을 형성한다. 여기에서, 상기 상부전극(11)은 폴리실리콘막 또는 금속막으로 형성한다. 이때, 상기 하부전극(8)과 상부전극(11) 사이에 유전막(10)이 계면을 이루면서 "A" 부분에 전계(electric field)가 집중되어 유전막(10)이 파괴(rupture)되면서 상부전극(11)과 하부전극(8) 사이에 전도 채널(conduction layer)이 형성되어 전기적 퓨즈가 형성된다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 레이저를 이용한 리페어 방식을 패키지 내에서도 사용할 수 있도록 기판 내에 접합영역을 형성한 후에 접합영역 상에 하부전극과 유전막 및 상부전극을 형성하여 전기적 퓨즈를 형성함으로써 패키지 내에서도 레이저를 이용한 리페어 방식을 사용할 수 있다. 이로 인해, 반도체 소자의 수율을 향상시킬 수 있다.
Claims (5)
- 캐패시터 구조를 이용하여 웨이퍼 레벨 및 패키지 레벨 모두에서 리페어가 가능하도록 한 반도체 소자의 전기적 퓨즈 형성방법으로서,소자분리막을 구비한 반도체 기판을 제공하는 단계;상기 기판 내에 소자분리막에 접하도록 접합영역을 형성하는 단계;상기 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계;상기 접합영역이 노출되도록 제2산화막과 질화막 및 제1산화막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내에 하부전극을 형성하는 단계;상기 하부전극의 상단부가 노출되도록 제2산화막을 제거하는 단계;상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계;상기 식각된 하부전극 상단부의 측벽에 스페이서를 형성하는 단계;상기 하부전극과 스페이서 및 질화막 상에 유전막을 형성하는 단계; 및상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전기적 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 노출된 하부전극 상단부의 소정 폭을 식각하는 단계는, 잔류된 상단부 폭이 0.1㎛ 이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 전기적 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 제1산화막은 HDP, USG, SOG, TEOS, BPSG, PSG 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 전기적 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 유전막은 ONO, NO, TaON, PZT, BST, STO, TiO 및 BLT로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 전기적 퓨즈 형성방법.
- 제 1 항에 있어서, 상기 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 전기적 퓨즈 형성방법.
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