KR100973266B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판의 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 각각 비트라인 콘택 및 인터 스토리지 노드 콘택을 형성하는 단계, 및 상기 인터 스토리지 노드 콘택의 상부 레이어에 메인 스토리지 노드 콘택을 형성하여 상기 인터 스토리지 노드 콘택과 상기 메인 스토리지 노드 콘택이 적층된 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 노드 콘택의 공정 마진을 증가시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인하여 셀(cell)이 차지하는 면적이 감소되고 있고, 더불어 스토리지 노드(storage node)와 트랜지스터의 소오스(source) 영역을 연결하는 스토리지 노드 콘택(storage node contact)의 면적도 축소하고 있다.
아울러, 반도체 소자의 고집적화로 인하여 스토리지 노드 콘택의 종횡비(acpect ratio)가 증가하게 되면서 스토리지 노드 콘택의 형성 공정이 어려워지게 되었고, 그래서, 스토리지 노드 콘택 공정 마진(margin)의 확보가 어렵게 되었다.
자세하게는, 통상 상기 스토리지 노드 콘택은 상기 소오스 영역 상에 형성된 랜딩플러그콘택(landing plug contact)과 콘택하기 위하여 비트라인(bit line)들 사이에 형성된 콘택홀 내에 형성하게 된다.
그런데, 셀의 면적이 감소하게 되면서 상기 콘택홀의 종횡비가 증가함에 따 라, 이로 인해, 상기 콘택홀을 형성하기 위한 식각 공정시 콘택홀의 낫-오픈(not-open) 현상이 나타날 수 있다.
이러한 현상은, 상기 스토리지 노드 콘택의 마진 확보에 악영향을 주게 되어 상기 스토리지 노드 콘택과 상기 랜딩플러그콘택 간의 콘택 연결을 어렵게 만들기도 한다.
한편, 상기 콘택홀을 형성하기 위한 식각 공정시 콘택홀의 낫-오픈 현상을 억제하기 위하여 과도 식각(over etch)이 진행될 수 있는데, 이러한 경우는, 상기 스토리지 노드 콘택과 게이트(gate) 간에 전기적인 쇼트 현상을 유발시키게 원인이 되기도 한다.
본 발명은, 스토리지 노드 콘택의 공정 마진을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
본 발명은, 반도체기판의 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 각각 비트라인 콘택 및 인터 스토리지 노드 콘택을 형성하는 단계; 및 상기 인터 스토리지 노드 콘택의 상부 레이어에 메인 스토리지 노드 콘택을 형성하여 상기 인터 스토리지 노드 콘택과 상기 메인 스토리지 노드 콘택이 적층된 스토리지 노드 콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 비트라인과 인터 스토리지 노드 콘택은 전기적으로 서로 분리 되게 형성하는 것을 특징으로 한다.
또한, 본 발명은 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 반도체기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 상기 비트라인 형성 영역을 노출시키는 비트라인 콘택홀을 형성함과 아울러 상기 스토리지 노드 콘택 형성 영역을 노출시키는 스토리지 노드 제1콘택홀을 형성하는 단계; 상기 비트라인 콘택홀을 포함하여 제1층간절연막 상에 비트라인 콘택을 포함한 비트라인을 형성함과 동시에 상기 스토리지 노드 제1콘택홀 내에 인터 스토리지 노드 콘택을 형성하는 단계; 상기 인터 스토리지 노드 콘택 및 비트라인을 포함하여 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상기 인터 스토리지 노드 콘택을 노출시키는 스토리지 노드 제2콘택홀을 형성하는 단계; 및 상기 스토리지 노드 제2콘택홀 내에 메인 스토리지 노드 콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 반도체기판 상에 층간절연막을 형성하는 단계 전, 상기 반도체기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스/드레인 영역 상에 상기 비트라인 및 인터 스토리지 노드 콘택과 콘택하는 랜딩플러그콘택을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 비트라인과 상기 인터 스토리지 노드 콘택은 전기적으로 서로 분리되게 형성하는 것을 특징으로 한다.
상기 비트라인과 인터 스토리지 노드 콘택은 베리어막과 금속막으로 이루어 진 것을 특징으로 한다.
상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 한다.
본 발명은 콘택을 포함한 비트라인 형성시 소오스 영역과 콘택하는 랜딩플러그 상에 인터 스토리지 노드 콘택을 형성함으로써, 상기 인터 스토리지노드 콘택에 의해 스토리지 노드 콘택의 종횡비를 감소시킬 수 있게 된다.
따라서, 본 발명은 안정적으로 메인 스토리지 노드 콘택을 형성할 수 있게 되고, 그래서, 상기 스토리지 노드 콘택의 공정 마진을 종래 대비 확보할 수 있게 된다.
본 발명은, 드레인 영역에 형성된 랜딩플러그와 콘택하는 비트라인 형성시, 동시에, 소오스 영역에 형성된 랜딩플러그와 콘택하는 인터 스토리지 노드 콘택(inter storage node contact)을 형성한다.
이처럼, 본 발명은 상기 비트라인 형성시 상기 소오스 영역과 콘택하는 랜딩플러그 상에 인터 스토리지노드 콘택을 형성함으로써, 상기 인터 스토리지 노드 콘택에 의해 메인 스토리지 노드 콘택(main storage node contact)의 종횡비를 감소시킬 수 있게 된다.
따라서, 본 발명은 스토리지 노드 콘택의 큰 종횡비로 인하여 발생하였던 층간절연막의 낫-오픈 현상 및 층간절연막의 과도 식각 현상은 발생되지 않게 되고, 그래서, 상기 스토리지 노드 콘택의 공정 마진을 확보할 수 있게 된다.
자세하게, 도 2a 내지 도 2d는 도 1a 내지 도 1d를 X-X' 방향으로 자른 단면도로서, 이를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 1a 및 도 2a를 참조하면, 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역을 갖는 활성 영역 및 소자분리 영역으로 구획된 반도체기판(100)의 상기 소자분리 영역 내에 공지된 공정에 따라 소자분리막(110)을 형성한다.
그런다음, 상기 반도체기판(100)의 활성 영역 상에 게이트 절연막과 게이트 도전막 및 게이트 하드마스크막으로 이루어진 게이트(120)들을 형성한 후, 상기 게이트(120) 양측의 반도체기판 부분인 비트라인 형성 영역 및 스토리지 노드 콘택 형성 내에 소오스/드레인 영역(142,141)을 형성한다.
다음으로, 상기 소오스/드레인 영역(142,141)을 노출시키는 랜딩플러그용 콘택홀을 구비한 절연막(150)을 형성한 후, 상기 랜딩플러그용 콘택홀 내에 상기 소오스/드레인 영역(142,141)과 각각 콘택하는 랜딩플러그콘택(161,162)을 형성한다.
미설명된 도면 부호 130은 스페이서를 나타낸다.
도 1b 및 도 2b를 참조하면, 상기 랜딩플러그콘택(161,162)을 포함한 절연막 (150)상에 제1층간절연막(171)을 증착한다.
그런다음, 상기 제1층간절연막(171)을 식각하여 비트라인 형성 영역에 형성된 랜딩플러그콘택(161) 부분을 노출시키는 비트라인 콘택홀(BH)을 형성함과 아울러 상기 스토리지 노드 콘택 형성 영역에 형성된 랜딩플러그콘택(162) 부분을 노출시키는 스토리지 노드 제1콘택홀(SH1)을 형성한다.
도 1c 및 도 2c를 참조하면, 상기 비트라인 콘택홀(BH) 및 스토리지 노드 제1콘택홀(SH1)을 포함하여 제1층간절연막(171) 상에 베리어막(barrier layer, 181)과 금속막(182)을 형성한다. 상기 금속막(182)은 텅스텐막으로 형성한다.
그런다음, 상기 금속막(182)과 베리어막(181)을 식각하여 상기 비트라인 콘택홀(BH)을 포함하여 제1층간절연막(171) 상에 비트라인 콘택(183)을 포함한 비트라인(184)을 형성함과 동시에 상기 스토리지 노드 제1콘택홀(SH1) 내에 인터 스토리지 노드 콘택(185)을 형성한다.
즉, 상기 비트라인(184)은 상기 드레인 영역(141) 상에 형성된 랜딩플러그콘택(161)과 콘택되게 형성되며, 상기 인터 스토리지노드 콘택(185)은 상기 소오스 영역(142) 상에 형성된 랜딩플러그콘택(162)과 콘택되게 형성된다.
상기 비트라인(184)과 인터 스토리지 노드 콘택(185)은 전기적으로 서로 분리되게 형성된다.
도 2c는 도 1c의 X-X'선을 자른 단면도이므로, 도 2c에서는 비트라인(184) 부분이 보이지 않는다.
도 1d 및 도 2d를 참조하면, 상기 인터 스토리지 노드 콘택(185) 및 비트라인(184)을 포함하여 상기 제1층간절연막(171) 상에 제2층간절연막(172)을 형성한 후, 상기 제2층간절연막(172)을 식각하여 상기 인터 스토리지 노드 콘택(185)을 노출시키는 스토리지 노드 제2콘택홀(SH2)을 형성한다.
여기서, 상기 스토리지 노드 콘택 형성 영역 상에 상기 인터 스토리지 노드 콘택(185)이 형성되어 있기 때문에, 메인 스토리지 노드가 형성되는 콘택홀, 즉, 상기 스토리지 노드 제2콘택홀(SH2)의 종횡비가 감소하게 된다.
그래서, 상기 랜딩플러그콘택(162)과 콘택하기 위하여 상기 제1층간절연막(171) 부분까지 식각 공정을 진행하였던 종래 기술 대비 상기 스토리지 노드 제2콘택홀(SH2)을 안정적으로 형성할 수 있다.
그런다음, 상기 스토리지 노드 제2콘택홀(SH2)을 포함한 제2층간절연막(172) 상에 도전막을 증착한 후, 상기 도전막을 화학적 기계적 연마(Chemical Mechanical Polishing)하여 상기 인터 스토리지 노드 콘택(185) 상에 형성된 상기 스토리지 노드 제2콘택홀(SH2) 내에 메인 스토리지 노드 콘택(190)을 형성한다.
전술한 바와 같이, 본 발명은 상기 소오스 영역(142)과 콘택하는 랜딩플러그콘택(162) 상에 인터 스토리지 노드 콘택(185)을 형성함으로써, 상기 제2층간절연막(172) 부분만을 식각하는 것을 통해 스토리지 노드 콘택홀을 형성하게 된다.
이처럼, 본 발명은 스토리지 노드 콘택홀의 종횡비를 감소시킬 수 있게 되어, 안정적인 스토리지 노드 콘택홀을 형성할 수 있게 되므로, 이를 통해, 스토리지 노드 콘택의 공정 마진을 확보할 수 있게 된다.
결과적으로, 본 발명은 반도체 소자의 고집적화로 인하여 스토리지 노드 콘택의 종횡비가 증가하는 현상이 발생하여도, 상기 인터 스토리지 노드 콘택의 형성으로 인하여 스토리지 노드 콘택의 종횡비를 감소시킬 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체기판 110: 소자분리막
120: 게이트 130: 스페이서
141: 드레인 영역 142: 소오스 영역
150: 절연막 161,162: 랜딩플러그콘택
171: 제1층간절연막 172: 제2층간절연막
181: 베리어막 182: 금속막
183: 비트라인 콘택 184: 비트라인
185: 인터 스토리지노드 콘택 190: 스토리지 노드 콘택
BH: 비트라인 콘택홀 SH1: 스토리지 노드 제1콘택홀
SH2: 스토리지 노드 제2콘택홀
Claims (7)
- 반도체기판의 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역 상에 각각 비트라인 콘택 및 인터 스토리지 노드 콘택을 형성하는 단계; 및상기 인터 스토리지 노드 콘택의 상부 레이어에 메인 스토리지 노드 콘택을 형성하여 상기 인터 스토리지 노드 콘택과 상기 메인 스토리지 노드 콘택이 적층된 스토리지 노드 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법 .
- 제 1 항에 있어서,상기 비트라인과 인터 스토리지 노드 콘택은 전기적으로 서로 분리되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 비트라인 형성 영역 및 스토리지 노드 콘택 형성 영역을 포함하는 반도체기판 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막을 식각하여 상기 비트라인 형성 영역을 노출시키는 비트라인 콘택홀을 형성함과 아울러 상기 스토리지 노드 콘택 형성 영역을 노출시키는 스토리지 노드 제1콘택홀을 형성하는 단계;상기 비트라인 콘택홀을 포함하여 제1층간절연막 상에 비트라인 콘택을 포함한 비트라인을 형성함과 동시에 상기 스토리지 노드 제1콘택홀 내에 인터 스토리지 노드 콘택을 형성하는 단계;상기 인터 스토리지 노드 콘택 및 비트라인을 포함하여 제1층간절연막 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막을 식각하여 상기 인터 스토리지 노드 콘택을 노출시키는 스토리지 노드 제2콘택홀을 형성하는 단계; 및상기 스토리지 노드 제2콘택홀 내에 메인 스토리지 노드 콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 반도체기판 상에 층간절연막을 형성하는 단계 전,상기 반도체기판 상에 게이트를 형성하는 단계;상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계; 및상기 소오스/드레인 영역 상에 상기 비트라인 및 인터 스토리지 노드 콘택과 콘택하는 랜딩플러그콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 비트라인과 상기 인터 스토리지 노드 콘택은 전기적으로 서로 분리되게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 비트라인과 인터 스토리지 노드 콘택은 베리어막과 금속막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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