KR100939775B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100939775B1
KR100939775B1 KR1020070101423A KR20070101423A KR100939775B1 KR 100939775 B1 KR100939775 B1 KR 100939775B1 KR 1020070101423 A KR1020070101423 A KR 1020070101423A KR 20070101423 A KR20070101423 A KR 20070101423A KR 100939775 B1 KR100939775 B1 KR 100939775B1
Authority
KR
South Korea
Prior art keywords
contact plug
storage node
region
forming
cell array
Prior art date
Application number
KR1020070101423A
Other languages
English (en)
Other versions
KR20090036317A (ko
Inventor
구동철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070101423A priority Critical patent/KR100939775B1/ko
Priority to TW096146641A priority patent/TWI351755B/zh
Priority to US11/953,313 priority patent/US7745864B2/en
Priority to CN2008100035081A priority patent/CN101409288B/zh
Publication of KR20090036317A publication Critical patent/KR20090036317A/ko
Application granted granted Critical
Publication of KR100939775B1 publication Critical patent/KR100939775B1/ko
Priority to US12/782,903 priority patent/US7875526B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 콘택플러그와 비트라인 간의 콘택 안정화를 이룰 수 있는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판; 상기 각 영역에 각각 형성된 비트라인; 상기 비트라인을 포함한 반도체 기판 상부의 상기 셀 어레이 영역에 형성된 스토리지 노드 콘택플러그; 상기 스토리지 노드 콘택플러그와 동시에 형성되며, 상기 코어 영역 및 주변 영역에 형성된 비트라인들 주위에 각각 배치되게 형성된 블로킹 패턴; 상기 셀 어레이 영역의 상기 스토리지 노드 콘택플러그 상부에 상기 스토리지 노드 콘택플러그와 콘택되도록 형성된 캐패시터; 및 상기 캐패시터를 포함한 반도체 기판의 상부에 형성되며, 상기 셀 어레이 영역에 형성된 캐패시터와 상기 코어 영역에 형성된 비트라인 및 상기 주변 영역에 형성된 비트라인과 각각 콘택되도록 형성된 금속 콘택 플러그;를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 콘택플러그와 비트라인 간의 콘택 안정화를 이룰 수 있는 반도체 소자 및 그 제조방법에 관한 것이다
반도체 소자의 고집적화가 진행됨에 따라 소자의 디자인 룰이 점차 감소되면서, 이에 대응하여 DRAM의 충분한 캐패시턴스(Capacitance)를 확보하기 위해서 캐패시터의 높이는 점점 높아지고 있는 실정이다.
한편, 상기 캐패시터의 높이가 점점 높아짐에 따라 COB(Capacitor On Bitline) 구조를 갖는 DRAM에서는 코어(Core) 및 주변(Peri) 영역의 비트라인(Bilt line) 상에 형성되는 금속 콘택 플러그(Contact Plug)의 종횡비가 증가하고 있다. 이러한 콘택플러그의 종횡비 증가는 금속 콘택 플러그와 비트라인 간의 오버랩 마진 부족 현상을 발생시키고, 이 결과, 코어 및 주변 영역에서 금속 콘택 플러그와 비트라인 간의 오정렬 발생 가능성을 높이고 있다.
도 1은 종래 기술에 따른 코어 영역 및 주변 영역의 금속 콘택 플러그 형성시, 상기 금속 콘택 플러그(162)와 비트라인(132) 간에 오정렬 현상이 발생한 상태를 보여주는 단면도이다.
도 1에서, 도면부호 100은 반도체기판을, 110은 게이트를, 111은 접합영역을, 113은 스페이서를, 그리고, 172는 금속배선을 각각 나타낸다.
이와 같이, 반도체 소자의 고집적화에 따른 비트라인과 금속 콘택 플러그 간의 오정렬 현상은 게이트와 접합영역 간의 쇼트 현상을 발생시키고, 그 결과, 소자의 동작 특성을 저하시킨다.
결과적으로, 반도체 소자의 고집적화에 따른 코어 및 주변 영역의 금속 콘택 플러그와 비트라인 간의 오버랩 마진 부족 현상은 비트라인과 금속 콘택 플러그의 오정렬 현상을 유발시키고, 그 결과, 회로 동작시 원치 않는 전기적인 쇼트를 발생시켜 회로 동작 특성을 저하시키고 있다.
본 발명은 금속 콘택 플러그의 오정렬 발생에 따른 소자의 동작 특성 저하를 억제할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판; 상기 각 영역에 각각 형성된 비트라인; 상기 비트라인을 포함한 반도체 기판 상부의 상기 셀 어레이 영역에 형성된 스토리지 노드 콘택플러그; 상기 스토리지 노드 콘택플러그와 동시에 형성되며, 상기 코어 영역 및 주변 영역에 형성된 비트라인들 주위에 각각 배치되게 형성된 블로킹 패턴; 상기 셀 어레이 영역의 상기 스토리지 노드 콘택플러그 상부에 상기 스토리지 노드 콘택플러그와 콘택되도록 형성된 캐패시터; 및 상기 캐패시터를 포함한 반도체 기판의 상부에 형성되며, 상기 셀 어레이 영역에 형성된 캐패시터와 상기 코어 영역에 형성된 비트라인 및 상기 주변 영역에 형성된 비트라인과 각각 콘택되도록 형성된 금속 콘택 플러그;를 포함하는 반도체 소자를 제공한다.
여기서, 상기 블로킹 패턴과 함께 형성되는 상기 스토리지 노드 콘택플러그는 단층 구조로 이루어진 것을 포함한다.
상기 블로킹 패턴과 함께 형성되는 상기 스토리지 노드 콘택플러그는 하층 패턴과 상층 패턴의 적층 구조로 이루어진 것을 포함한다.
상기 블로킹 패턴은 상기 스토리지 노드 콘택플러그의 상층 패턴과 동일층에 형성된 것을 포함한다.
상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 이루어진 것을 포함한다.
상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖는 것을 포함한다.
또한, 본 발명은, 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판의 상기 각 영역에 비트라인을 형성하는 단계; 상기 비트라인들이 형성된 반도체 기판 상부의 상기 셀 어레이 영역에 스토리지 노드 콘택플러그를 형성함과 동시에 상기 코어 영역 및 주변 영역의 비트라인 주위에 각각 배치되는 블로킹 패턴을 형성하는 단계; 상기 셀 어레이 영역의 상기 스토리지 노드 콘택플러그 상부에 상기 스토리지 노드 콘택플러그와 콘택되도록 캐패시터를 형성하는 단계; 및 상기 캐패시터를 포함한 반도체 기판의 상부에, 상기 셀 어레이 영역의 캐패시터와 상기 코어 영역의 비트라인 및 상기 주변 영역의 비트라인과 각각 콘택되는 금속 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 블로킹 패턴과 함께 형성되는 상기 스토리지 노드 콘택플러그 는 단층 구조로 형성하는 것을 포함한다.
상기 블로킹 패턴과 함께 형성되는 상기 스토리지 노드 콘택플러그는 하층 패턴과 상층 패턴의 적층 구조로 형성하는 것을 포함한다.
상기 블로킹 패턴은 상기 스토리지 노드 콘택플러그의 상층 패턴 형성시 함께 형성하는 것을 포함한다.
상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 형성하는 것을 포함한다.
상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖도록 형성하는 것을 포함한다.
게다가, 본 발명은, 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판 상부의 상기 각 영역에 비트라인을 형성하는 단계; 상기 비트라인들을 포함한 반도체 기판의 상부에 제1층간절연막을 형성하는 단계; 상기 셀 어레이 영역의 제1층간절연막 부분 내에 스토리지 노드 콘택플러그를 형성함과 동시에 상기 코어 영역 및 주변 영역의 제1층간절연막 부분들 내에 각각 상기 영역들에서의 비트라인 주위에 배치되는 블로킹 패턴을 형성하는 단계; 상기 스토리지 노드 콘택플러그 및 블로킹 패턴을 포함한 상기 제1층간절연막 상에 몰드절연막을 형성하는 단계; 상기 셀 어레이 영역의 몰드절연막 내에 상기 스토리지 노드 콘택플러그와 콘택되는 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 몰드절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막과 몰드절연막 및 제1층간절연막을 식각하여, 상기 셀 어레이 영역의 캐패시터와 상기 코어 영역 및 주변 영역의 각 비트라인을 노출시키는 콘택홀들을 형성하는 단계; 및 상기 각 영역의 콘택홀들 내에 금속 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 형성하는 것을 포함한다.
상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖도록 형성하는 것을 포함한다.
아울러, 본 발명은, 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판 상부의 상기 각 영역에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 반도체 기판의 상부에 제1층간절연막을 형성하는 단계; 상기 셀 어레이 영역의 제1층간절연막 부분 내에 제1스토리지 노드 콘택플러그를 형성하는 단계; 상기 제1스토리지 노드 콘택플러그를 포함한 상기 제1층간절연막 상에 절연막을 형성하는 단계; 상기 제1스토리지 노드 콘택플러그 상의 절연막 부분 내에 제2스토리지 노드 콘택플러그를 형성함과 동시에 상기 코어 영역 및 주변 영역의 제2절연막 부분들 내에 각각 상기 영역들에서의 비트라인 주위에 배치되는 블로킹 패턴을 형성하는 단계; 상기 제2스토리지 노드 콘택플러그 및 블로킹 패턴을 포함한 상기 절연막 상에 몰드절연막을 형성하는 단계; 상기 셀 어레이 영역의 몰드절연막 내에 상기 제2스토리지 노드 콘택플러그와 콘택되는 캐패시터를 형성하는 단계; 상기 캐패시터를 포함한 몰드절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막, 몰드절연막, 절연막 및 제1층간절연막을 식각하여 상기 셀 어레이 영역의 캐패시터와 상기 코어 영역 및 주변 영역의 각 비트라인을 노출시키는 콘택홀들을 형성하는 단계; 및 상기 각 영역의 콘택홀들 내에 금속 콘택 플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 형성하는 것을 포함한다.
상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖도록 형성하는 것을 포함한다.
본 발명은 반도체기판의 셀 어레이 영역에의 스토리지 노드 콘택플러그의 형성시, 반도체기판의 코어 영역 및 주변 영역에 형성된 비트라인의 주위에 블로킹 패턴을 함께 형성함으로써, 상기 코어 영역 및 주변 영역의 비트라인 상에 금속 콘택 플러그가 정렬 상태로 형성되지 않더라도 상기 블로킹 패턴에 의해 금속 콘택 플러그와 비트라인 간의 콘택 안정화를 이룰 수 있다.
따라서, 본 발명은 상기 금속 콘택 플러그와 비트라인의 오버랩 마진 부족 현상이 발생되더라도 상기 금속 콘택 플러그와 비트라인 간의 콘택 안정화를 이룰 수 있게 되므로, 그래서, 소자의 수율 확보를 기대할 수 있다.
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 반도체기판의 셀 어레이 영역에 스토리지 노드 콘택플러그를 형성할 때 반도체기판의 코어 영역 및 주변 영역에 형성된 비트라인 주위에 블로킹 패턴을 함께 형성해준다.
이렇게 하면, 반도체기판의 코어 영역 및 주변 영역에 비트라인과 금속배선 간을 연결시키는 금속 콘택 플러그를 형성할 때, 상기 비트라인과 금속 콘택 플러그 간의 오버랩 마진 부족 현상에 의해 오정렬이 발생되더라도, 상기 블로킹 패턴에 의해 금속 콘택 플러그와 비트라인 간의 콘택 안정화를 이룰 수 있다.
자세하게, 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 어레이 영역(X)과 코어 영역(Y) 및 주변 영역(Z)으로 구획된 반도체기판(200)의 상기 영역들 각각 상에 게이트(210) 및 소오스/드레인 영역(211,212)으로 구성된 트랜지스터를 형성한다.
그런다음, 상기 셀 어레이 영역(X)의 소오스/드레인 영역(211,212)과 콘택되는 랜딩플러그콘택(Landing Plug Contact, 222)을 형성한 후, 상기 셀 어레이 영역(X)의 드레인 영역(212)과 콘택되는 랜딩플러그콘택(222) 부분, 상기 코어 영역(Y) 및 주변 영역(Z)에 형성된 게이트(210) 및 반도체 기판(200) 부분과 콘택되는 비트라인(232)을 형성한다.
미설명된 부호 213은 스페이서를, 221,231은 절연막을 각각 나타낸다.
도 2b를 참조하면, 상기 각 영역에 비트라인(232)이 형성된 반도체기판(200)의 결과물 상에 제1층간절연막(241)을 형성한 후, 상기 제1층간절연막(241)을 식각하여 상기 셀 어레이 영역(X)의 소오스 영역(211)에 형성된 랜딩플러그콘택(222) 부분을 노출시키는 스토리지 노드용 콘택홀(242h)을 형성함과 동시에 상기 코어 영역(Y) 및 주변 영역(Z)에 형성된 비트라인(232) 주위에 블로킹 패턴용 홈(245h)을 형성한다.
다음으로, 상기 스토리지 노드용 콘택홀(242h) 및 블로킹 패턴용 홈(245h)이 매립되도록 상기 제1층간절연막(241) 상에 도전막을 증착한 후, 상기 도전막을 화학적기계적연마(Chemical Mechanical Polishing; 이하, "CMP"라 칭함)하여 상기 셀 어레이 영역(X)의 스토리지 노드용 콘택홀(242h) 내에 스토리지 노드 콘택플러그(242)를 형성함과 동시에 상기 코어 영역(Y) 및 주변 영역(Z)의 블로킹 패턴용 홈(245h) 내에 각각 블로킹 패턴(245)을 형성한다. 상기 블로킹 패턴(245)은 0.001~0.5㎛의 폭을 갖도록 형성한다.
삭제
도 2c를 참조하면, 상기 스토리지 노드 콘택플러그(242) 및 블로킹 패턴(245)을 포함한 제1층간절연막(241) 상에 몰드절연막(261)을 형성한 후, 상기 몰드절연막(261)을 식각하여 상기 셀 어레이 영역(X)에 상기 스토리지 노드 콘택플러그(242)를 노출시키는 홀(265h)을 형성한다.
그런다음, 상기 셀 어레이 영역(X)의 홀(265h)을 포함한 몰드절연막(261) 상에, 상기 스토리지 노드 콘택플러그(242)와 콘택하며, 스토리지 노드(262)와 유전체막(263) 및 플레이트 노드(264)로 이루어진 캐패시터(265)를 형성한다.
도 2d를 참조하면, 상기 캐패시터(265)를 포함한 몰드절연막(261) 상에 제2층간절연막(271)을 형성한다. 그런다음, 상기 제2층간절연막(271)을 식각하여 상기 셀 어레이 영역(X)의 캐패시터(265)와 상기 코어 영역(Y) 및 주변 영역(Z)의 비트라인(232)을 각각 노출시키는 금속 콘택 플러그용 콘택홀(272h)을 형성한다.
그런다음, 상기 각 영역의 금속 콘택 플러그용 콘택홀(272h) 내에 상기 셀 어레이 영역(X)의 캐패시터(265)와 콘택하며, 상기 코어 영역(Y) 및 주변 영역(Z)의 비트라인(232)들과 콘택하는 금속 콘택 플러그(272)들을 각각 형성한다.
다음으로, 상기 각 영역의 금속 콘택 플러그(272)들 상에 상기 대응하는 금속 콘택 플러그(272)와 각각 콘택하는 금속배선(282)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 일실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 셀 영역(X)에서의 스토리지 노드 콘택플러그(242) 형성과 동시에 코어 영역(Y) 및 주변 영역(Z)에서의 비트라인(245) 주위에 블로킹 패턴(245)을 형성해준다. 이와 같이 함에 따라, 금속 콘택 플러그(272)와 비트라인(232)간의 오정렬이 발생되더라도, 즉, 금속 콘택 플러그용 콘택홀(272h)의 형성시 오정렬이 일어나더라도, 상기 블로킹 패턴(245)에 의해 식각이 멈춰짐으로써 하부의 절연막들(221, 231)이 식각되어 하나의 금속 콘택 플러그용 콘택홀(272h)에 의해 게이트(210)와 소오스/드레인 영역(211,212)이 동시에 노출되는 일은 일어나지 않으며, 이 결과, 본 발명은 금속 콘택 플러그(272)와 게이트(210) 또는 소오스/드레인 영역(211,212) 간의 원치 않는 전기적인 쇼트 발생을 방지할 수 있다.
따라서, 본 발명은 코어 영역(Y) 및 주변 영역(Z)에 형성된 금속 콘택플러그(272)는 상기 비트라인(232)과 안정적인 콘택을 이룰 수 있으므로, 그래서, 본 발명은 소자의 동작 특성을 향상시킬 수 있게 된다.
한편, 본 발명의 일 실시예에서는 상기 스토리지 노드 콘택플러그가 단층 구조로 형성되고, 이러한 단층 구조의 스토리지 노드 콘택플러그와 동시에 블로킹 패턴이 형성되는 것에 대해 도시하고 설명하였으나, 도 3에 도시된 바와 같이, 상기 스토리지 노드 콘택플러그가 하층 패턴과 상층 패턴의 적층 구조로 형성되고, 상기 블로킹 패턴은 상기 스토리지 노드 콘택플러그의 상층 패턴과 동일층에 형성될 수도 있다.
자세하게, 도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 반도체기판(300)의 셀 어레이 영역(X)에 형성된 비트라인(332) 상부에 하층 패턴의 제1스토리지 노드 콘택플러그(343)과 상층 패턴의 제2스토리지 노드 콘택플러그(344)의 적층 구조로 이루어진 스토리지 노드 콘택플러그(342)를 형성하고, 상기 스토리지 노드 콘택플러그(342)의 상층 패턴인 제2스토리지 노드 콘택플러그(344) 형성시 반도체기판(300)의 코어 영역(Y) 및 주변 영역(Z) 상에 형성된 비트라인(332) 주위 부분에 배치되는 블로킹 패턴(345)을 함께 형성한다.
상기 스토리지 노드 콘택플러그(342)를 하층 패턴과 상층 패턴의 적층 패턴으로 형성함에 따라, 상기 반도체기판(300)의 셀 어레이 영역(X)에서 상기 스토리지 노드 콘택플러그(342)와 캐패시터(365)의 스토리지 노드(362) 간의 오버랩 마진을 증진시킬 수 있다.
상기 블로킹 패턴(345)은 0.001~0.5㎛의 폭을 갖도록 형성하며, 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 이루어지도록 형성한다.
미설명된 도면 부호 311은 소오스 영역을, 312는 드레인 영역을, 313은 스페이서를, 321,331,351은 절연막을, 322는 랜딩플러그콘택을, 341,371은 층간절연막을, 363은 유전체막을, 364는 플레이트 노드를, 382는 금속배선을 각각 나타낸다.
한편, 도 2b 내지 도 2d 및 도 3에서, 코어 영역(Y) 및 주변 영역(Z)에서의 블로킹 패턴(245, 345)이 비트라인(232, 332)과 연결된 것처럼 도시되어 있지만, 상기 비트라인(232)은 그의 상면 및 측면 상에 각각 질화막 재질의 하드마스크 및 스페이서가 배치되게 형성되는 것이 일반적이므로, 이러한 질화막 재질의 하드마스크 및 스페이서에 의해 상기 블로킹 패턴(245, 345)과 비트라인(232, 332)은 전기적으로 쇼트되지 않는 것으로 이해될 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 기술에 따른 반도체기판의 코어 영역 및 주변 영역의 금속 콘택 플러그를 보여주는 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
200,300: 반도체기판 210,310: 게이트
211,311: 소오스 영역 212,212: 드레인 영역
213,313: 스페이서 221,231,321,331,261: 절연막
222,322: 랜딩플러그콘택 241,341: 제1층간절연막
232,332: 비트라인 242,342: 스토리지 노드용 콘택플러그
245,345: 블로킹 패턴 261,361: 몰드절연막
262,362: 스토리지 노드 263,363: 유전체막
264,364: 플레이트 노드 265,365: 캐패시터
265h,365h: 홀 271,371: 제2층간절연막
272,372: 금속 콘택 플러그 272h,372h: 금속 콘택플러그용 콘택홀
282,382: 금속배선 343: 제1스토리지 노드 콘택플러그
344: 제2스토리지 노드 콘택플러그

Claims (18)

  1. 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판;
    상기 각 영역에 각각 형성된 비트라인;
    상기 비트라인들을 포함한 반도체 기판 상부의 상기 각 영역에 동시에 형성되며, 상기 셀 어레이 영역에 배치되게 형성된 스토리지 노드 콘택플러그와, 상기 코어 영역 및 주변 영역에 형성된 비트라인들 주위에 각각 배치되게 형성된 블로킹 패턴;
    상기 셀 어레이 영역의 상기 스토리지 노드 콘택플러그 상부에 상기 스토리지 노드 콘택플러그와 콘택되도록 형성된 캐패시터; 및
    상기 캐패시터를 포함한 반도체 기판의 상부에 형성되며, 상기 셀 어레이 영역에 형성된 캐패시터와 상기 코어 영역에 형성된 비트라인 및 상기 주변 영역에 형성된 비트라인과 각각 콘택되도록 형성된 금속 콘택 플러그;
    를 포함하며,
    상기 스토리지 노드 콘택플러그는 하층 패턴과 상층 패턴의 적층 구조로 이루어지고, 상기 블로킹 패턴은 상기 스토리지 노드 콘택플러그의 상층 패턴과 동일층에 형성된 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  7. 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판의 상기 각 영역에 비트라인을 형성하는 단계;
    상기 비트라인들이 형성된 반도체 기판 상부의 상기 셀 어레이 영역에 스토리지 노드 콘택플러그를 형성함과 동시에 상기 코어 영역 및 주변 영역의 비트라인 주위에 각각 배치되는 블로킹 패턴을 형성하는 단계;
    상기 셀 어레이 영역의 상기 스토리지 노드 콘택플러그 상부에 상기 스토리지 노드 콘택플러그와 콘택되도록 캐패시터를 형성하는 단계; 및
    상기 캐패시터를 포함한 반도체 기판의 상부에, 상기 셀 어레이 영역의 캐패시터와 상기 코어 영역의 비트라인 및 상기 주변 영역의 비트라인과 각각 콘택되는 금속 콘택 플러그를 형성하는 단계;
    를 포함하며,
    상기 스토리지 노드 콘택플러그는 하층 패턴과 상층 패턴의 적층 구조로 형성하고, 상기 블로킹 패턴은 상기 스토리지 노드 콘택플러그의 상층 패턴 형성시 함께 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 7 항에 있어서,
    상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 셀 어레이 영역과 코어 영역 및 주변 영역으로 구획된 반도체 기판 상부의 상기 각 영역에 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 반도체 기판의 상부에 제1층간절연막을 형성하는 단계;
    상기 셀 어레이 영역의 제1층간절연막 부분 내에 제1스토리지 노드 콘택플러그를 형성하는 단계;
    상기 제1스토리지 노드 콘택플러그를 포함한 상기 제1층간절연막 상에 절연막을 형성하는 단계;
    상기 제1스토리지 노드 콘택플러그 상의 절연막 부분 내에 제2스토리지 노드 콘택플러그를 형성함과 동시에 상기 코어 영역 및 주변 영역의 제2절연막 부분들 내에 각각 상기 영역들에서의 비트라인 주위에 배치되는 블로킹 패턴을 형성하는 단계;
    상기 제2스토리지 노드 콘택플러그 및 블로킹 패턴을 포함한 상기 절연막 상에 몰드절연막을 형성하는 단계;
    상기 셀 어레이 영역의 몰드절연막 내에 상기 제2스토리지 노드 콘택플러그와 콘택되는 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 몰드절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막, 몰드절연막, 절연막 및 제1층간절연막을 식각하여 상기 셀 어레이 영역의 캐패시터와 상기 코어 영역 및 주변 영역의 각 비트라인을 노출시키는 콘택홀들을 형성하는 단계; 및
    상기 각 영역의 콘택홀들 내에 금속 콘택 플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 블로킹 패턴은 링 형상, 사각 틀 형상, 바 형상 및 ㄷ자 형상 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 16 항에 있어서,
    상기 블로킹 패턴은 0.001~0.5㎛의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070101423A 2007-10-09 2007-10-09 반도체 소자 및 그 제조방법 KR100939775B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070101423A KR100939775B1 (ko) 2007-10-09 2007-10-09 반도체 소자 및 그 제조방법
TW096146641A TWI351755B (en) 2007-10-09 2007-12-07 Semiconductor device with contact stabilization be
US11/953,313 US7745864B2 (en) 2007-10-09 2007-12-10 Semiconductor device with contact stabilization between contact plugs and bit lines and method for manufacturing the same
CN2008100035081A CN101409288B (zh) 2007-10-09 2008-01-18 具有接触稳定性的半导体器件及其制造方法
US12/782,903 US7875526B2 (en) 2007-10-09 2010-05-19 Semiconductor device with contact stabilization between contact plugs and BIT lines and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070101423A KR100939775B1 (ko) 2007-10-09 2007-10-09 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090036317A KR20090036317A (ko) 2009-04-14
KR100939775B1 true KR100939775B1 (ko) 2010-01-29

Family

ID=40522546

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070101423A KR100939775B1 (ko) 2007-10-09 2007-10-09 반도체 소자 및 그 제조방법

Country Status (4)

Country Link
US (2) US7745864B2 (ko)
KR (1) KR100939775B1 (ko)
CN (1) CN101409288B (ko)
TW (1) TWI351755B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140049849A (ko) * 2012-10-18 2014-04-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094380B1 (ko) * 2008-12-29 2011-12-15 주식회사 하이닉스반도체 금속콘택을 갖는 반도체장치 제조 방법
KR101195268B1 (ko) * 2011-02-14 2012-11-14 에스케이하이닉스 주식회사 커패시터 및 복층 금속 콘택을 포함하는 반도체 소자 및 형성 방법
KR101204675B1 (ko) * 2011-02-15 2012-11-26 에스케이하이닉스 주식회사 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법
KR20120093731A (ko) * 2011-02-15 2012-08-23 에스케이하이닉스 주식회사 반도체소자의 스토리지노드 형성방법 및 이를 이용한 커패시터 형성방법
JP2015060918A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9768179B1 (en) * 2016-11-18 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Connection structures for routing misaligned metal lines between TCAM cells and periphery circuits
CN109494222B (zh) * 2017-09-13 2020-10-09 联华电子股份有限公司 半导体存储装置
CN110299360B (zh) * 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
TWI725891B (zh) * 2020-07-09 2021-04-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200697B1 (ko) 1996-01-22 1999-06-15 윤종용 가드링을 구비하는 반도체장치 및 이를 이용한 콘택트 형성방법
KR100709568B1 (ko) 2006-06-29 2007-04-20 주식회사 하이닉스반도체 지그재그 배열의 스토리지노드를 구비한 반도체소자의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343291B1 (ko) * 1999-11-05 2002-07-15 윤종용 반도체 장치의 커패시터 형성 방법
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
CN1189922C (zh) * 2002-02-06 2005-02-16 台湾积体电路制造股份有限公司 嵌入式动态随机存取内存的整合自行对准金属硅化物栅极的制造方法
KR20040060406A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
KR20060118784A (ko) 2005-05-17 2006-11-24 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
JP4543392B2 (ja) * 2005-11-01 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100200697B1 (ko) 1996-01-22 1999-06-15 윤종용 가드링을 구비하는 반도체장치 및 이를 이용한 콘택트 형성방법
KR100709568B1 (ko) 2006-06-29 2007-04-20 주식회사 하이닉스반도체 지그재그 배열의 스토리지노드를 구비한 반도체소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140049849A (ko) * 2012-10-18 2014-04-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101928310B1 (ko) * 2012-10-18 2018-12-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US7875526B2 (en) 2011-01-25
TWI351755B (en) 2011-11-01
CN101409288A (zh) 2009-04-15
US7745864B2 (en) 2010-06-29
US20090090996A1 (en) 2009-04-09
KR20090036317A (ko) 2009-04-14
US20100227448A1 (en) 2010-09-09
TW200917464A (en) 2009-04-16
CN101409288B (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
KR100939775B1 (ko) 반도체 소자 및 그 제조방법
US8298893B2 (en) Method for manufacturing semiconductor device having multi-layered contact
CN109326596B (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
KR101525499B1 (ko) 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
KR101406225B1 (ko) 반도체 소자의 제조방법
KR20100111468A (ko) 반도체 소자의 제조방법
KR100351915B1 (ko) 반도체 메모리 소자의 제조 방법
KR100905830B1 (ko) 반도체 소자 및 그의 제조 방법
US20080057694A1 (en) Method for manufacturing semiconductor device
KR100973266B1 (ko) 반도체 소자의 제조방법
US9349813B2 (en) Method for fabricating semiconductor device
KR20090026620A (ko) 반도체 소자 및 그 제조방법
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
KR100929643B1 (ko) 반도체 소자 및 그의 제조 방법
KR101455255B1 (ko) 반도체 소자의 제조방법
JP2015012120A (ja) 半導体装置の製造方法
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20090022618A (ko) 반도체 소자 및 그 제조 방법
KR20070015700A (ko) 반도체 장치의 제조 방법
KR20080091635A (ko) 반도체 메모리 소자의 메모리 셀 어레이
KR20100104180A (ko) 반도체 소자 및 그의 제조방법
KR20060075300A (ko) 반도체 장치 제조방법
KR20040083146A (ko) 반도체 소자의 배선 및 그 형성방법
KR20060039754A (ko) 반도체 소자 제조 방법
KR20060091599A (ko) 랜딩 패드를 갖는 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20191224

Year of fee payment: 11