CN101409288A - 具有接触稳定性的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。该半导体器件包括被分为单元阵列区域、核心区域、和周边区域的半导体衬底。位线形成于所述各区域中。存储节点接触插塞形成于单元阵列区域中，且阻挡图案形成在核心区域和周边区域中的所述位线周围。电容器形成在单元阵列区域中以与存储节点接触插塞接触，且金属接触插塞形成与单元阵列区域的电容器和核心区域和周边区域的位线接触。在半导体器件中，即使金属接触插塞没有和位线对准，阻挡图案仍可用于稳定金属接触插塞和位线之间的接触。

Description

具有接触稳定性的半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，且更具体地，涉及实现了接触插塞与位线间的接触稳定性的半导体器件以及其制造方法。
背景技术
随半导体器件的设计规则缩减，为了确保DRAM(动态随机存取存储器)的电容，在半导体器件内的电容器高度也会因此逐渐被增高。
在具有COB(位线上方的电容器)的动态随机存取存储器中结构中，随电容器高度逐渐增高，在半导体衬底的核心区域与周边区域的位线上所形成的金属接触插塞的深宽比增加。且金属接触插塞的深宽比的增加减小金属接触插塞和位线间的重叠容限。因此，容易产生半导体器件的核心区域与周边区域中的金属接触插塞和位线的对准不良。
图1为横截面图，显示当依据传统技术在核心区域与周边区域中形成金属接触插塞162时，在金属接触插塞162和位线132间的对准不良。
参考标号100指示半导体衬底，110指示栅极，111指示结区，113指示间隙壁，且172指示金属线。
由于半导体器件的高集成度，位线132与金属接触插塞162的对准不良将会造成栅极110与结区111间的短路，如此退化半导体器件的操作特性。
举例而言，半导体器件的高集成度减小了核心区域与周边区域内的金属接触插塞162与位线132间的重叠容限。减小的重叠容限可能会造成位线132与金属接触插塞162的对准不良。因此，可形成不期望的短路，其造成半导体器件的操作特性的退化。
发明内容
本发明的实施例涉及一种半导体器件，其可避免由金属接触插塞的对准不良所造成的半导体器件操作特性的退化。
在一方面，一种半导体器件包括：半导体衬底，其被分为单元阵列区域、核心区域、和周边区域；在各区域中形成于衬底上方的位线；形成于单元阵列区域中的存储节点接触插塞；与存储节点接触插塞同时形成的阻挡图案，此阻挡图案形成在核心区域和周边区域中的位线周围；形成在单元阵列区域中以与存储节点接触插塞接触的电容器；和形成与单元阵列区域的电容器和在核心区域和周边区域的位线接触的金属接触插塞。
与阻挡图案同时形成的存储节点接触插塞可以具有单层的结构。
或者，与阻挡图案同时形成的存储节点接触插塞可以具有包括下图案和上图案的堆叠结构。
当存储节点接触插塞被形成为堆叠结构时，阻挡图案形成于存储节点接触插塞的上图案的同一层中。
阻挡图案可以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
阻挡图案具有0.001～0.5微米的宽度。
在本发明的另一个方面中，一种半导体器件的制造方法包括的步骤为：在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；形成单元阵列区域中的存储节点接触插塞和核心区域和周边区域的位线周围的阻挡图案；在单元阵列区域中形成电容器以与存储节点接触插塞接触；且形成金属接触插塞，以与单元阵列区域的电容器和核心区域和周边区域的位线接触。
存储节点接触插塞与阻挡图案同时形成，且存储节点接触插塞可以具有单层结构。
或者，与阻挡图案同时形成的存储节点接触插塞可以具有包括下图案和上图案的堆叠结构。
当存储节点接触插塞被形成为堆叠结构时，阻挡图案与存储节点接触插塞的上图案同时形成。
阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
阻挡图案形成以具有0.001～0.5微米的宽度。
在本发明的另一方面中，一种半导体器件的制造方法包括的步骤为：在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；在包括位线的半导体衬底上方形成第一层间电介质；在单元阵列区域的第一层间电介质中形成存储节点接触插塞，和在核心区域和周边区域的位线周围的第一层间电介质中形成阻挡图案；在包括存储节点接触插塞和阻挡图案的第一层间电介质上形成模塑绝缘层；在单元阵列区域的模塑绝缘层中形成电容器以与存储节点接触插塞接触；在包括电容器的模塑绝缘层上形成第二层间电介质；蚀刻第二层间电介质以定义暴露单元阵列区域的电容器的接触孔，且蚀刻第二层间电介质、模塑绝缘层、和第一层间电介质，以定义暴露核心区域和周边区域中的位线的接触孔；以及在暴露电容器的所述接触孔和暴露所述位线的接触孔中形成金属接触插塞。
阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
阻挡图案形成以具有0.001～0.5微米的宽度。
在又一方面中，一种半导体器件的制造方法包括的步骤为：在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；在包括位线的半导体衬底上方形成第一层间电介质；在单元阵列区域的第一层间电介质中形成第一存储节点接触插塞；在包括第一存储节点接触插塞的第一层间电介质上形成绝缘层；在绝缘层中形成第二存储节点接触插塞以与第一存储节点接触插塞接触，并在与核心区域和周边区域的位线周围的区域所对应的绝缘层区域中形成阻挡图案；在包括第二存储节点接触插塞和阻挡图案的绝缘层上形成模塑绝缘层；在单元阵列区域的模塑绝缘层中形成电容器以与第二存储节点接触插塞接触；在包括电容器的模塑绝缘层上形成第二层间电介质；蚀刻第二层间电介质以定义暴露单元阵列区域的电容器的接触孔，且蚀刻第二层间电介质、模塑绝缘层、绝缘层和第一层间电介质以定义暴露核心区域和周边区域的位线的接触孔；和在暴露电容器的所述接触孔和暴露位线的接触孔中形成金属接触插塞。
阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
阻挡图案形成以具有0.001～0.5微米的宽度。
附图说明
图1为显示形成于传统的半导体衬底的核心区域与周边区域中的金属接触插塞的横截面图。
图2A至2D为示出依据本发明的实施例的半导体器件的制造方法的工艺的横截面图。
图3为示出依据本发明的另一实施例的半导体器件的制造方法的工艺的横截面图。
具体实施方式
在本发明中，当在半导体衬底的单元阵列区域中形成存储节点接触插塞时，阻挡图案为同时被形成在半导体衬底的核心区域和周边区域中的位线的周围。
如此，当形成用以连结位线和半导体衬底的核心区域和周边区域中的金属线的金属接触插塞时，即使因为位线和金属接触插塞间的重叠容限的减少而发生了对准不良，由于阻挡图案的存在，可以在金属接触插塞和位线之间实现接触稳定性。
以下将参考附图详细描述本发明的特定实施例。
图2A到图2D是横截面图，示出依据本发明的实施例的半导体器件的制造的方法的工艺。
参考图2A，每个均包括栅极210与源极和漏极区域211和212的晶体管形成于半导体衬底200的单元阵列区域X、核心区域Y、和周边区域Z中。焊盘插塞接触222形成在单元阵列区域X中，以与源极和漏极区域211和212接触。位线232然后形成以与焊盘插塞接触222接触，焊盘插塞接触222与单元阵列区域X中的漏极区域212和在核心区域Y和周边区域Z中形成的栅极210及漏极区域212接触。参考标号213指示间隙壁，且221与231指示绝缘层。
参考图2B，第一层间电介质241形成于衬底200的各区域中具有位线232的半导体衬底200上方。第一层间电介质241被蚀刻以形成存储节点的接触孔242h。接触孔242h被定义以暴露形成于单元阵列区域X的源极区域211中的焊盘插塞接触222。阻挡图案的凹槽245h定义在核心区域Y和周边区域Z中的位线232周围。导电层沉积在第一层间电介质241上以填充存储节点的接触孔242h和阻挡图案的凹槽245h。
导电层被化学机械抛光以形成用于单元阵列区域X中的存储节点的接触孔242h中的存储节点接触插塞242和用于核心区域Y和周边区域Z中的阻挡图案的凹槽245h中的阻挡图案245两者。阻挡图案245形成以具有约0.001～0.5微米范围的宽度。
参考图2C，模塑绝缘层261形成在包括存储节点接触插塞242和阻挡图案245的第一层间电介质241上。模塑绝缘层261被蚀刻以定义暴露单元阵列区域X中的存储节点接触插塞242的孔洞265h。每个均包括存储节点262、电介层263、和板节点264的电容器265形成在模塑绝缘层261上，模塑绝缘层261包括单元阵列区域X中的孔265h，并与各存储节点接触插塞242接触。
参考图2D，第二层间电介质271形成在包括电容器265的模塑绝缘层261上。第二层间电介质271然后被蚀刻以定义用于金属线接触插塞的接触孔272h。而且，接触孔272h暴露单元阵列区域X中的电容器265的板节点264以及核心区域Y和周边区域Z中的位线232。当在各区域中形成用于金属线接触插塞的接触孔272h以与核心区域Y和周边区域Z中的位线232接触时，暴露单元阵列区域X中的电容器265的板节点264的接触孔272h形成，以在当蚀刻时穿透整个电容器265。金属接触插塞272形成在接触孔272h中，以作为在各区域中的金属线接触插塞并与单元阵列区域X中的电容器265以及在核心区域Y和周边区域Z中的位线232接触。金属线282形成在各区域中的金属接触插塞272上并与金属接触插塞272接触。
之后，虽然在图中未显示，通过进行一系列随后的众所周知的工艺，完成了依据本实施例的半导体器件的制造工艺。
在本实施例中，即使如果核心区域Y和周边区域Z中的金属接触插塞272和位线232之间的重叠容限上的减小导致金属接触插塞272在位线232上的对准不良，阻挡图案245也将防止金属接触插塞272与半导体衬底200或栅极210接触。
因此，在本发明中，形成于核心区域Y和周边区域Z中金属接触插塞272可以以安全的方式与位线232接触，且因此，该半导体器件的操作特性被改善。
虽然如上所述的存储节点接触插塞242形成以具有单层的结构，且阻挡图案245与具有单层结构的存储节点接触插塞242同时形成；如图3所示，可以设想形成为具有下图案和上图案的堆叠结构的存储节点接触插塞、和形成于存储节点接触插塞的上图案的同一层中的阻挡图案。
图3是示出依据本发明的另一实施例的半导体器件的制造的方法的工艺的横截面图。
参考图3，存储节点接触插塞342形成在半导体衬底300的单元阵列区域X中的位线332上，每个存储节点接触插塞均由作为下图案的第一存储节点接触插塞343和作为上图案的第二存储节点接触插塞344组成。当第二存储节点接触插塞344形成为存储节点接触插塞342的上图案时，阻挡图案345形成在位线332周围，该位线形成于半导体衬底300的核心区域Y和周边区域Z中。当节点接触插塞342形成为具有下图案和上图案的堆叠结构时，节点接触插塞342与在半导体衬底300的单元阵列区域X中的电容器365的存储节点362的重叠容限可以被增加。阻挡图案345形成为具有0.001～0.5微米范围的宽度，且和环、画框、条、或顺时针旋转90°的U的截面形状。
参考标号310指示栅极，311指示源极区域，312指示漏极区域，313指示间隙壁，321、331和351指示绝缘层，322指示焊盘插塞接触，341和371指示层间电介质，361指示模塑绝缘层，363指示介电层，364指示板节点，372指示金属接触插塞，而382指示金属线。这些参考标号对于图2A到2D被详细地描述。
如从以上的描述显见，在本发明中，当在半导体衬底的单元阵列区域中形成存储节点接触插塞时，阻挡图案形成于位线周围，该位线形成于半导体衬底的核心区域和周边区域中。因此，即使如果金属接触插塞没有与半导体衬底的核心区域和周边区域中的位线对准，阻挡图案也稳定了金属接触插塞和位线之间的接触。因此，在本发明中，即使位线和金属接触窗间的重叠容限减少，也可以实现金属接触插塞和位线之间的接触稳定，且因此半导体器件的制造产率增加。
虽然对于说明的目的已经描述了本发明的具体实施例，然而本领域的技术人员可以理解，在不脱离如所附权利要求中披露的本发明的范围和精神的的情况下，各种改变、添加和替代是可能的。
本申请要求于2007年10月9日提交的韩国专利申请第10-2007-0101423号的优先权，其全部内容通过引用的方式被引入于此。

Claims (18)

1、一种半导体器件，包括：
半导体衬底，其被分为单元阵列区域、核心区域、和周边区域；
在所述各区域中形成于衬底上方的位线；
形成于单元阵列区域中的存储节点接触插塞；
形成在核心区域和周边区域中的所述位线周围的阻挡图案；
形成在单元阵列区域中以与存储节点接触插塞接触的电容器；和
形成与单元阵列区域的电容器和核心区域和周边区域的位线接触的金属接触插塞。
2、根据权利要求1所述的半导体器件，其中所述存储节点接触插塞具有单层的结构。
3、根据权利要求1所述的半导体器件，其中所述存储节点接触插塞具有包括下图案和上图案的堆叠结构。
4、根据权利要求3所述的半导体器件，其中所述阻挡图案形成于存储节点接触插塞的上图案的同一层中。
5、根据权利要求1所述的半导体器件，其中所述阻挡图案的截面形状为环、画框、条、或顺时针旋转90°的“U”之一。
6、根据权利要求1所述的半导体器件，其中所述阻挡图案具有0.001～0.5微米范围的宽度。
7、一种半导体器件的制造方法，包括的步骤为：
在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；
形成单元阵列区域中的存储节点接触插塞且形成核心区域和周边区域的位线周围的阻挡图案；
在单元阵列区域中形成电容器以与存储节点接触插塞接触；且
形成金属接触插塞，以与单元阵列区域的电容器与核心区域和周边区域的位线接触。
8、根据权利要求7的方法，其中存储节点接触插塞与阻挡图案同时形成，且存储节点接触插塞形成为单层结构。
9、根据权利要求7的方法，其中存储节点接触插塞与阻挡图案同时形成，且存储节点接触插塞形成为包括形成为下层的下图案和形成为上层的上图案的叠层结构。
10、根据权利要求9的方法，其中阻挡图案形成于上侧，且与存储节点接触插塞的上图案同时形成。
11、根据权利要求7的方法，其中阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
12、根据权利要求7的方法，其中阻挡图案形成以具有0.001～0.5微米范围的宽度。
13、一种半导体器件的制造方法，包括的步骤为：
在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；
在包括位线的半导体衬底上方形成第一层间电介质；
在单元阵列区域的第一层间电介质中形成存储节点接触插塞，和在核心区域和周边区域的位线周围的第一层间电介质中形成阻挡图案；
在包括存储节点接触插塞和阻挡图案的第一层间电介质上形成模塑绝缘层；
在单元阵列区域的模塑绝缘层中形成电容器以与存储节点接触插塞接触；
在包括电容器的模塑绝缘层上形成第二层间电介质；
蚀刻第二层间电介质以定义暴露单元阵列区域的电容器的接触孔，且蚀刻第二层间电介质、模塑绝缘层、和第一层间电介质，以定义暴露核心区域和周边区域中的位线的接触孔；以及
在暴露电容器的所述接触孔和暴露所述位线的接触孔中形成金属接触插塞。
14、根据权利要求13的方法，其中阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
15、根据权利要求13的方法，其中阻挡图案形成以具有0.001～0.5微米的宽度。
16、一种半导体器件的制造方法，包括的步骤为：
在半导体衬底的单元阵列区域、核心区域、和周边区域中形成位线；
在包括位线的半导体衬底上方形成第一层间电介质；
在单元阵列区域的第一层间电介质中形成第一存储节点接触插塞；
在包括第一存储节点接触插塞的第一层间电介质上形成绝缘层；
在绝缘层中形成第二存储节点接触插塞以与第一存储节点接触插塞接触，并在与核心区域和周边区域的位线周围的区域所对应的绝缘层区域中形成阻挡图案；
在包括第二存储节点接触插塞和阻挡图案的绝缘层上形成模塑绝缘层；
在单元阵列区域的模塑绝缘层中形成电容器以与第二存储节点接触插塞接触；
在包括电容器的模塑绝缘层上形成第二层间电介质；
蚀刻第二层间电介质以定义暴露单元阵列区域的电容器的接触孔，且蚀刻第二层间电介质、模塑绝缘层、绝缘层和第一层间电介质以定义暴露核心区域和周边区域的位线的接触孔；和
在暴露电容器的所述接触孔和暴露位线的接触孔中形成金属接触插塞。
17、根据权利要求16的方法，其中阻挡图案形成以具有环、画框、条、或顺时针旋转90°的“U”的截面形状。
18、根据权利要求16的方法，其中阻挡图案形成以具有0.001～0.5微米的宽度。
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