CN108878442B - 动态随机存取存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种动态随机存取存储器及其制造方法，该存储器包括基底、多个隔离结构、多个导体结构组、多个位线结构以及多个间隙壁。基底具有多个有源区。隔离结构位于基底中且沿着第一方向延伸。各隔离结构设置于两个相邻的所述有源区之间。导体结构组沿着第一方向平行配置于基底上。位线结构沿着第二方向平行配置于基底上。位线结构贯穿导体结构组。间隙壁沿着第二方向平行配置于位线结构的侧壁上，以电性隔离位线结构与导体结构组。
Description
技术领域
本发明涉及一种存储器及其制造方法，尤其涉及一种动态随机存取存储器及其制造方法。
背景技术
随着科技日新月异，电子元件的进步增加了对更大存储能力的需要。为了增加存储能力，存储元件(尤其是动态随机存取存储器(DRAM))变得更小而且积集度更高。因此，近年来正在研究如何将更多存储单元整合在一芯片上。
然而，随着动态随机存取存储器的积集度提高，在形成高高宽比(High aspectratio)的位线时容易形成渐缩轮廓。具有渐缩轮廓的位线使得电容器接触窗的尺寸变小，且增加位线与电容器接触窗之间短路的可能性。也就是说，动态随机存取存储器中的关键尺寸逐渐缩小，其导致动态随机存取存储器中的电容器接触窗与存储电容器之间的接触电阻增加，进而降低所述动态随机存取存储器的可靠度(reliability)。一旦位线产生对准失误时，位线与电容器接触窗之间短路的现象将变得更加恶化。
发明内容
本发明提供一种动态随机存取存储器及其制造方法，其可增加电容器接触窗与有源区之间的接触面积，以降低电容器接触窗与有源区之间的接触电阻。
本发明提供一种动态随机存取存储器及其制造方法，其可增加电容器接触窗与位线之间的短路裕度(short margin)，以提升动态随机存取存储器的良率与可靠度。
本发明提供一种动态随机存取存储器及其制造方法，其可减少位线结构与电容器接触窗之间的电容值，以提升动态随机存取存储器的感测裕度(sensing margin)。
本发明提供一种动态随机存取存储器，包括基底、多个隔离结构、多个导体结构组、多个位线结构以及多个间隙壁。所述基底具有多个有源区。所述有源区配置成带状且排列成一阵列。所述隔离结构位于所述基底中且沿着第一方向延伸。各所述隔离结构设置于两个相邻的所述有源区之间。所述导体结构组沿着所述第一方向平行配置于所述基底上。各所述导体结构组与排列成同一行(the same column)的各所述有源区相连，以于各所述有源区上形成第一接触区与第二接触区。所述位线结构沿着第二方向平行配置于所述基底上。所述位线结构贯穿所述导体结构组，且各所述位线结构与排列成同一行的所述有源区相连，以于所述第一接触区与所述第二接触区之间形成第三接触区。所述间隙壁沿着所述第二方向平行配置于所述位线结构的侧壁上，以电性隔离所述位线结构与所述导体结构组。
本发明提供一种动态随机存取存储器的制造方法，其步骤如下。提供基底。所述基底具有多个有源区，所述有源区配置成带状且排列成一阵列。于所述基底中形成多个隔离结构。所述隔离结构沿着第一方向延伸，且各所述隔离结构设置于两个相邻的所述有源区之间。于所述基底上形成多个导体结构组。所述导体结构组沿着所述第一方向延伸，且各所述导体结构组与排列成同一行的各所述有源区接触，以于各所述有源区上形成第一接触区与第二接触区。形成多个开口。所述开口沿着第二方向延伸且暴露出部分所述有源区。于所述开口的侧壁上形成多个间隙壁。所述间隙壁沿着所述第二方向延伸。于所述开口的所述间隙壁之间形成多个位线结构。各所述位线结构与排列成同一行的部分所述有源区相连，以于所述第一接触区与所述第二接触区之间形成第三接触区。
基于上述，本发明提供一种动态随机存取存储器及其制造方法，其利用镶嵌法(damascene process)来形成位线结构与位于位线结构侧壁的间隙壁。所形成的位线结构具有垂直于基底顶面的侧壁轮廓，以增加电容器接触窗与有源区之间的接触面积，进而减少电容器接触窗与有源区之间的接触电阻。如此一来，即使位线结构产生对准失误，也能够避免位线结构与电容器接触窗之间短路，进而增加电容器接触窗与位线之间的短路裕度。此外，本发明可通过改变位线结构侧壁的间隙壁的材料，以减少位线与电容器接触窗之间的电容值，以提升动态随机存取存储器的感测裕度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D是依照本发明的第一实施例的一种动态随机存取存储器(DRAM)的制造流程的上视示意图；
图2A至图2D是沿着图1A至图1D的线A-A’的剖面示意图；
图3A至图3D是沿着图1A至图1D的线B-B’的剖面示意图；
图4A至图4D是沿着图1A至图1D的线C-C’的剖面示意图；
图5A至图5B是分别沿着图1D的线A-A’与线B-B’的第二实施例的一种DRAM的剖面示意图；
图6A至图6B是分别沿着图1D的线A-A’与线B-B’的第三实施例的一种DRAM的剖面示意图；
图7是沿着图1C的线A-A’的第四实施例的一种DRAM的剖面示意图；
图8是沿着图1D的线A-A’的第四实施例的一种DRAM的剖面示意图。
附图标号说明：
100：基底
101：隔离结构
102：垫氧化物
104：导体结构组
104a、104b：导体结构
105、105’：开口
106：介电层
108、108’、208：间隙壁
110、210：位线结构
112、212：位线接触窗
114、214：位线
116、216：盖层
118：介电材料
202：字线组
202a、202b：埋入式字线
AA：有源区
AG：空气间隙
C1：第一接触区
C2：第二接触区
CA：第三接触区
D1：第一方向
D2：第二方向
L1：长边
L2：短边
R：凹陷
R1、R2：有源区行
W1、W2：宽度
WB：底面宽度
WT：顶面宽度
X、Y：方向
θ：角度
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
图2A至图2D、图3A至图3D、图4A至图4D显示出单一存储单元结构的制造流程的各个阶段。
请参照图1A、图2A、图3A、图4A，第一实施例提供了一种DRAM的制造方法，其步骤如下。首先，提供基底100，基底100具有多个有源区AA。有源区AA配置成带状且排列成一阵列。在一些实施例中，有源区AA配置成两个有源区行(active area columns)R1、R2。两个有源区行R1、R2可呈镜像配置。然而，本发明不以此为限。在其他实施例中，两个有源区行R1、R2亦可以是相同配置。各有源区AA具有长边L1与短边L2。长边L1横过相对应的字线组202(亦即两个埋入式字线202a、202b)。沿着有源区AA的长边L1的方向与X方向呈一角度θ。在一些实施例中，该角度θ可以是15°～50°，但本发明并不限于此。有源区AA的面积、埋入式字线组202的线宽等参数都会影响角度θ的范围。
在所述基底中形成多个隔离结构101且隔离结构101沿着Y方向(亦即第一方向D1)延伸。各隔离结构101设置于两个相邻的有源区行R1、R2(或两个相邻的有源区AA)之间，使得隔离结构101分隔开两个有源区AA中的存储单元。因此，隔离结构101可有效地减少所述存储单元之间的干扰(interference)。在一些实施例中，隔离结构101的材料包括氧化硅、高密度等离子(HDP)氧化物、旋涂式氧化硅、低介电常数(low-k)介电材料或其组合。隔离结构101可以是浅沟渠隔离(STI)结构、深沟渠隔离(DTI)结构或其组合。
在基底100中形成多个字线组202。字线组202沿着Y方向延伸。详细地说，各字线组202包括两个埋入式字线202a、202b。埋入式字线202a、202b可包括金属导体，例如钨、硅化钨、氮化钛等。埋入式字线202a、202b的形成方法可例如是物理气相沉积法或化学气相沉积法。绝缘层(未显示)可进一步地配置在埋入式字线202a、202b与基底100之间，以当作栅介电层。
请参照图2A、图3A、图4A，在基底100上形成垫氧化物102。在一些实施例中，垫氧化物102的材料可例如是氧化硅，其形成方法可例如是化学气相沉积法。之后，可图案化垫氧化物102，以暴露出基底100的部分顶面。
在图案化垫氧化物102之后，在基底100的经暴露的部分顶面上形成多个导体结构组104。如图1A所示，导体结构组104沿着Y方向平行配置，使得字线组202配置在所对应的导体结构104a与导体结构104b之间。导体结构104a与相邻的埋入式字线202a部分重叠；而导体结构104b与相邻的埋入式字线202b部分重叠。导体结构组104沿着Y方向延伸且沿着X方向(亦即第二方向D2)交替配置。具体来说，各导体结构组104包括两个导体结构104a、104b。各导体结构104a、104b与排列成同一行的各有源区AA连接或接触，以于各有源区AA上形成第一接触区C1与第二接触区C2。第一接触区C1与第二接触区C2配置在各有源区AA的长边L1的两端。在一些实施例中，导体结构组104的材料可包括多晶硅、硅锗、碳化硅或其组合，其形成方法可例如是化学气相沉积法、选择性外延成长法或其组合。
如图2A、图3A、图4A所示，在基底100上形成介电层106，介电层106填入导体结构104a、104b之间以及两个相邻导体结构组104之间的空间中。另外，介电层106亦覆盖导体结构组104的顶面。在一些实施例中，介电层106的材料可以是氮化硅，其形成方法可例如是化学气相沉积法。
请参照图1B、图2B、图3B、图4B，在介电层106与导体结构组104中形成多个开口105。开口105贯穿介电层106与导体结构组104，以暴露出有源区AA的部分顶面。具体来说，开口105经配置为条状开口，其沿着X方向延伸且沿着Y方向交替配置。有源区AA的经暴露的部分顶面可视为第三接触区CA，第三接触区CA与后续形成的位线结构110(如图1D所示)接触。如图1B所示，两个埋入式字线夹住排列成同一行(column)的有源区AA的第三接触区CA。
请参照图1C、图2C、图3C、图4C，在形成开口105之后，在开口105的侧壁上分别形成多个间隙壁108。详细地说，间隙壁108沿着X方向延伸，以电性隔离后续形成的位线结构110(如图1D所示)与导体结构组104。由于间隙壁108的制造步骤为本领域具有通常知识者所习知，于此便不再详述。在本实施例中，间隙壁108可以是具有氮化硅的单层结构或是具有氧化硅与氮化硅的双层结构。在替代实施例中，间隙壁108可包括介电常数小于4的低介电常数(low-k)材料。
需注意的是，可通过调整间隙壁108的材料为氧化硅或是低介电常数材料来降低后续形成的位线结构110(如图1D所示)与导体结构组104(例如是电容器接触窗)之间的电容值，进而提升DRAM的感测裕度。另一方面，间隙壁108可以是连续结构且经配置为条状结构。因此，如图7所示，当开口105’对不准(misaligned)时，会损耗些微硅基底100而形成凹陷R。有源区AA与隔离结构101之间的凹陷R可被间隙壁108’所填满，以防止后续形成的位线结构110(如图1D与图8所示)与导体结构组104(例如是电容器接触窗)之间的短路现象。
请参照图1D、图2D、图3D、图4D，在形成间隙壁108之后，在开口105的间隙壁108之间分别形成多个位线结构110。详细地说，各位线结构110包括位线接触窗112、位线114以及盖层116。位线接触窗112位于位线114与第三接触区CA(例如是位线接触区)之间，以电性连接位线114与第三接触区CA。在一些实施例中，位线接触窗112的材料可包括多晶硅，其形成方法可以是CVD。位线114的材料可以是导体材料，其包括W、Cu、Al等，其形成方法可以是CVD、PVD等。盖层116的材料可包括氮化硅，其形成方法可以是CVD。
在形成位线结构110之后，进行平坦化处理，以暴露出导体结构104a、104b的顶面。接着，在第一接触区C1与第二接触区C2的导体结构104a、104b上分别形成多个电容器(未显示)。在本实施例中，导体结构104a、104b可视为电容器接触窗，以电性连接所述电容器与有源区AA。
值得注意的是，第一实施例的DRAM形成方法是利用镶嵌法来形成位线结构110与位线结构110的侧壁上的间隙壁108。因此，本实施例可避免具有渐缩轮廓之高高宽比的位线结构的形成。如图2D与图3D所示，位线结构110具有垂直于基底100顶面的侧壁轮廓，也就是说，位线结构110的顶面宽度WT与底面宽度WB实质上相同。因此，可增加导体结构组104(例如是电容器接触窗)与有源区AA之间的接触面积，进而减少电容器接触窗与有源区AA之间的接触电阻。
另一方面，如图1D所示，位线结构110的宽度W1小于有源区AA的短边L2的宽度W2。也就是说，如图8所示，即使位线结构110产生对不准的情况时，亦可避免通过有源区AA(例如是第一接触区C1或第二接触区C2)而使得位线结构110与导体结构组104(例如是电容器接触窗)之间产生短路。因此，可增加位线结构110与电容器接触窗之间的短路裕度。
请参照图5A与图5B，第二实施例的DRAM与第一实施例的DRAM相似。上述两者的不同之处在于：第二实施例的间隙壁208包括空气间隙AG。具体来说，间隙壁208为具有介电材料118与空气间隙AG的双层结构。介电材料118配置于位线结构110与空气间隙AG之间。然而，本发明不以此为限。在其他实施例中，间隙壁可以是包括至少一空气间隙的多层结构。在一些实施例中，介电材料118的材料可包括氧化硅、氮化硅或low-k材料，其形成方法可以是CVD。需注意的是，通过具有空气间隙AG的间隙壁208可减少位线结构110与导体结构组104(例如是电容器接触窗)之间的电容值，进而提升本发明的DRAM的感测裕度。
请参照图6A与图6B，第三实施例的DRAM与第一实施例的DRAM相似。上述两者的不同之处在于：第三实施例的位线结构210的位线接触窗212包括外延硅层。位线结构210的形成方法可包括以下步骤。通过选择性外延成长法(SEG)将位线接触窗212形成在基底100经暴露的顶面。也就是说，位线接触窗212仅形成在由硅构成的基底100上，而不会形成在隔离结构101上。因此，位线接触窗212经配置为块状，而非条状。接着，将位线214与盖层216依序地形成在位线接触窗212上。位线214与盖层216的材料与形成方法类似位线114与盖层116的材料与形成方法，于此便不再赘述。需注意的是，图6A中的位线结构210仅包括位线214与盖层216。而图6B中的位线结构210包括位线接触窗212、位线214以及盖层216。
综上所述，本发明提供一种动态随机存取存储器及其制造方法，其利用镶嵌法来形成位线结构与位于位线结构侧壁的间隙壁。所形成的位线结构具有垂直于基底顶面的侧壁轮廓，以增加电容器接触窗与有源区之间的接触面积，进而减少电容器接触窗与有源区之间的接触电阻。如此一来，即使位线结构产生对准失误，也能够避免位线结构与电容器接触窗之间短路，进而增加电容器接触窗与位线之间的短路裕度。此外，本发明可通过改变位线结构侧壁的间隙壁的材料，以减少位线与电容器接触窗之间的电容值，以提升动态随机存取存储器的感测裕度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求书所界定的为准。
Claims (9)
1.一种动态随机存取存储器，其特征在于，包括：
基底，具有多个有源区，所述有源区配置成带状且排列成一阵列；
多个隔离结构，位于所述基底中且沿着第一方向延伸，其中各所述隔离结构设置于两个相邻的所述有源区之间；
多个导体结构组，沿着所述第一方向平行配置于所述基底上，其中各所述导体结构组与排列成同一行的各所述有源区相连，以于各所述有源区上形成第一接触区与第二接触区；
多个位线结构，沿着第二方向平行配置于所述基底上，其中所述位线结构贯穿所述导体结构组，且各所述位线结构与排列成同一行的所述有源区相连，以于所述第一接触区与所述第二接触区之间形成第三接触区，其中各所述位线结构平行于所述第一方向的顶面宽度与底面宽度实质上相同，且各所述位线结构平行于所述第一方向的宽度小于所述有源区的短边的宽度；以及
多个间隙壁，沿着所述第二方向平行配置于所述位线结构的侧壁上，以电性隔离所述位线结构与所述导体结构组。
2.根据权利要求1所述的动态随机存取存储器，其特征在于，还包括多个字线组，其位于所述基底中且沿着所述第一方向延伸，其中各所述字线组具有两个埋入式字线，且所述两个埋入式字线夹住排列成同一行的所述有源区的所述第三接触区。
3.根据权利要求1所述的动态随机存取存储器，其特征在于，各所述位线结构包括位线接触窗、位线以及盖层，所述位线接触窗位于所述位线与所述第三接触区之间，以电性连接所述位线与所述第三接触区。
4.根据权利要求3所述的动态随机存取存储器，其特征在于，所述位线接触窗包括多晶硅层、外延硅层或其组合，
其中所述间隙壁包括单层结构、双层结构或多层结构，所述间隙壁的材料包括氧化硅、空气间隙、氮化硅或其组合。
5.根据权利要求1所述的动态随机存取存储器，其特征在于，与所述第一接触区以及所述第二接触区接触的所述导体结构组为电容器接触窗，所述电容器接触窗的材料包括多晶硅、硅锗、碳化硅或其组合。
6.根据权利要求1所述的动态随机存取存储器，其特征在于，相邻两行的所述有源区呈镜像配置。
7.一种动态随机存取存储器的制造方法，其特征在于，包括：
提供基底，所述基底具有多个有源区，所述有源区配置成带状且排列成一阵列；
于所述基底中形成多个隔离结构，所述隔离结构沿着第一方向延伸，且各所述隔离结构设置于两个相邻的所述有源区之间；
于所述基底上形成多个导体结构组，所述导体结构组沿着所述第一方向延伸，且各所述导体结构组与排列成同一行的各所述有源区接触，以于各所述有源区上形成第一接触区与第二接触区；
形成多个开口，所述开口沿着第二方向延伸且暴露出部分所述有源区；
于所述开口的侧壁上形成多个间隙壁，所述间隙壁沿着所述第二方向延伸；以及
于所述开口的所述间隙壁之间形成多个位线结构，各所述位线结构与排列成同一行的部分所述有源区相连，以于所述第一接触区与所述第二接触区之间形成第三接触区，其中各所述位线结构平行于所述第一方向的顶面宽度与底面宽度实质上相同，且各所述位线结构平行于所述第一方向的宽度小于所述有源区的短边的宽度。
8.根据权利要求7所述的动态随机存取存储器的制造方法，其特征在于，在形成所述开口之前，还包括于所述导体结构组上形成一介电层，其中所述介电层填入所述导体结构组之间的空间，使得所述开口贯穿所述导体结构组与所述介电层。
9.根据权利要求7所述的动态随机存取存储器的制造方法，其特征在于，所述位线结构的形成方法包括化学气相沉积法、选择性外延成长法或其组合。
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