CN111584489B

CN111584489B - 半导体存储器件与其制作方法

Info

Publication number: CN111584489B
Application number: CN202010478418.9A
Authority: CN
Inventors: 张钦福; 林昭维; 朱家仪; 童宇诚
Original assignee: Fujian Jinhua Integrated Circuit Co Ltd
Current assignee: Fujian Jinhua Integrated Circuit Co Ltd
Priority date: 2020-05-29
Filing date: 2020-05-29
Publication date: 2022-05-20
Anticipated expiration: 2040-05-29
Also published as: CN111584489A

Abstract

本发明公开了一种半导体存储器件与其制作方法。其中，半导体存储器件包括一半导体基板、字线结构，位在所述半导体基板中、位线结构，位在所述字线结构之上并跨过所述字线结构、间隔物结构，位在所述字线结构正上方并介于所述位线结构之间、存储节点接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接，所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫、以及接触垫隔离结构，位于所述间隔物结构上方以及所述位线结构上方并介于所述接触垫之间，其中所述接触垫隔离结构包含氮化硅材质的外层以及氧化硅材质的内层。

Description

半导体存储器件与其制作方法

技术领域

本发明公开的实施方式涉及一种半导体存储器件与其制作方法，更具体来说，其涉及一种具有位于存储节点接触垫之间的特殊隔离结构的半导体存储器件与其制作方法。

背景技术

由于小尺寸、多功能和/或低制造成本等特性，半导体器件已被广泛地用于电子产业中。半导体器件可以分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储器件和逻辑器件两者的功能的混合式器件。

—些半导体器件可以包括垂直堆叠的层结构图案和将堆叠图案彼此电连接的接触插塞或互连结构。由于半导体器件不断地微缩并提高积集度，这类图案之间的间距和/或图案与接触插塞之间的间距也不断地减少。如此，图案之间和/或图案与接触插塞之间的寄生电容增大，且图案与互连结构之间的接触电阻也增大，导致半导体器件的性能劣化，例如运行速度降低。

发明内容

有鉴于上述半导体器件会遭遇的习知问题，本发明于此提出了一种新颖的半导体存储器件与其制作方法，其特征在于存储节点接垫之间具有特殊的隔离结构，其可降低整体器件的k值以及其寄生电容。

本发明的面向之一在于提出一种半导体存储器件，包括一半导体基板、字线结构，位在所述半导体基板中并往第一方向延伸、位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构、间隔物结构，位在所述字线结构正上方并介于所述位线结构之间、存储节点接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接，所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫、以及接触垫隔离结构，位于所述间隔物结构上方以及所述位线结构上方并介于所述接触垫之间，其中所述接触垫隔离结构包含氮化硅材质的外层以及氧化硅材质的内层。

本发明的另一面向在于提出一种半导体存储器件，包括一半导体基板、字线结构，位在所述半导体基板中并往第一方向延伸、位线结构，位在所述字线结构之上并往第二方向延伸跨过所述字线结构、间隔物结构，位在所述字线结构正上方并介于所述位线结构之间、存储节点接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接，所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫、以及接触垫隔离结构，位于所述间隔物结构上方以及所述位线结构上方并介于所述接触垫之间，其中所述接触垫隔离结构的内部具有空洞。

本发明的又一面向在于提出一种制作半导体存储器件的方法，包括提供一半导体基板、在所述半导体基板中形成往第一方向延伸的字线结构、在所述字线结构之上形成往第二方向延伸跨过所述字线结构的位线结构、在所述字线结构正上方且所述位线结构之间形成间隔物结构、在所述位线结构与所述间隔物结构所界定出的空间中形成存储节点接触结构，其中所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫、在所述接触垫、所述位线结构以及所述间隔物结构上形成一氮化硅衬层、以及在所述氮化硅衬层上形成一氧化硅层。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示系描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1、图3、图6、以及图10绘示出了根据本案不同实施例中一半导体存储器件的平面图；

图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A以及图10A是制作工艺中沿图1中的线A-A’截取的截面图；以及

图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B以及图10B是制作工艺中沿图1中的线B-B’截取的截面图。

需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

其中，附图标记说明如下：

1a 第一掺杂区

1b 第二掺杂区

100 半导体基板

102 间隔壁

104 间隔物结构

106 存储节点接触结构

106a 接触垫

108 器件隔离层

110 栅绝缘层

112 栅极硬掩模图案

114 绝缘夹层

116 凹陷区

118 多晶硅层

120 硅化物层

122 金属层

124 硬掩模层

126 位线接触间隔物

130 多晶硅层

132 硅化物层

134 阻挡层

136 金属层

138 氮化硅衬层(外层)

140 氧化硅层(内层)

142 接触垫隔离结构

144 氮化硅覆盖层

146 氮化硅衬层

148 氧化硅层

150 (第一)氮化硅层

152 接触垫隔离结构

154 空隙

154a 空洞

156 (第二)氮化硅层

158 接触垫隔离结构

ACT 有源区

BL 位线结构

D1 第一方向

D2 第二方向

D3 第三方向

WL 字线结构

具体实施方式

现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。

如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。

如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。

在本说明书图示中，图1、图3、图6以及图10绘示出了根据本案不同实施例中一半导体存储器件的平面图，图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A以及图10A是制作工艺中沿图1中的线A-A’截取的截面图，图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B以及图10B则是制作工艺中沿图1中的线B-B’截取的截面图。

首先请参照图1。本发明的半导体存储器件是制作在一半导体基板100上，例如硅基板、锗基板和/或硅锗基板等基板。半导体基板100具有存储单元区以及位于存储单元区周围的外围区，存储单元区是用来设置半导体存储器件的存储单元，或称为存储节点。多个存储节点在存储单元区设置成矩阵型态并可存储电荷来产生具有区别性的存储态。外围区则是用来设置存储器件的外围电路，如栏译码器、列译码器、感应放大器、或是I/O控制模块等。由于本案的发明特征与外围区无关，故图中仅示出存储单元区中的部件与特征。半导体基板100的存储单元区中界定有有源区ACT，各有源区ACT是由周遭的器件隔离层所分隔。在工艺中，可以通过对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹槽中填入隔离材料，如氧化硅等材料，来形成器件隔离层。在示例中，有源区ACT在平面图中具有条形形状并具有向第三方向D3延伸的长轴。多个有源区ACT在平面上以交错排列的方式均匀地设置。

复参照图1。半导体基板100中设置有多条字线结构WL，其彼此平行间隔一预定的间距，并往第一方向D1延伸经过存储单元区。半导体基板100上还设置有多条位线结构BL，其彼此平行间隔一预定的间距，并往第二方向D2延伸经过存储单元区，其中第二方向D2较佳正交于第一方向D1，且第三方向D3与第一方向D1的夹角较佳介于45度至90度之间，第三方向D3与第二方向D2的夹角较佳介于0度至45度之间。字线结构WL通常埋设在半导体基板100中，其作为存取晶体管来控制栅极的开关以及电荷的存取与否，位线结构BL则通常设置在半导体基板100上并跨过字线结构WL，其与有源区ACT连接来进行写入与读取的动作。位线结构BL的周围还形成有间隔壁102，用来将位线结构BL与周遭部件隔绝。

复参照图1。半导体基板100上的位线结构BL与位线结构BL之间设置有多个间隔物结构104，其位置大致位于字线结构WL的正上方且彼此间隔一定距离。在存储单元区中，间隔物结构104与位线结构BL可以共同界定出半导体基板100上的存储节点区域，其上设置有存储节点接触结构106。在实作中，存储节点接触结构106上还会设置有电容器等电荷存储部件，然而该些部件并非本案重点，为了图示简明之故，后续图示中都将不予示出。

在说明完本发明半导体存储器件的平面布局后，接下来将通过后续的截面图来说明本发明不同实施例中半导体存储器件在竖直方向上各部件的相对位置与连接关系。首先请同时参照图1A与图1B，其绘示出了存储单元区中包括字线结构WL、位线结构BL以及存储节点接触结构106的截面结构，其中图1A是根据图1中的截线A-A’沿着第二方向D2切过间隔物结构104与存储节点接触结构106等部位所作出，图1B是根据图1中的截线B-B’沿着第一方向D1切过位线结构BL与存储节点接触结构106部位所作出。

如图1A和图1B所示。首先，半导体基板100中形成限定有源区ACT的器件隔离层108。半导体基板100可以包括硅基板、锗基板和/或硅锗基板。器件隔离层108可以藉由对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹槽中填入隔离材料的方式来形成，如氧化硅等材料。在示例中，有源区ACT在平面图中具有条形形状并具有向第三方向D3延伸的长轴。多个有源区ACT在平面上以交错排列的方式均匀地设置。

多条字线结构WL形成在半导体基板100中，其往第一方向D1延伸。在一示例中，有源区ACT和器件隔离层108可以经由光刻工艺图案化，以形成在第一方向D1上延伸的栅极凹陷区，并且在栅极凹陷区中形成栅绝缘层110。之后，可以在相应的栅极凹陷区中分别形成位于栅绝缘层110上的字线结构WL。字线结构WL的材料可为金属，例如钨、铝、钛和/或钽等。栅极凹陷区的底表面可以设定成高于器件隔离层108的底表面。字线结构WL的顶表面可以设定成低于器件隔离层108的顶表面。在形成字线结构WL后，之后在字线结构WL上剩余的栅极凹陷区中形成栅极硬掩模图案112，如氮化硅层。

复参照图1A和图1B。在栅极硬掩模图案112形成后，接着可以分别在字线结构WL两侧的有源区ACT中形成第一掺杂区1a和第二掺杂区1b，其可以通过离子注入工艺形成并可以包括与有源区ACT的导电类型相反的导电类型的掺杂剂，其中图1A的截面部位只切过有源区ACT的第二掺杂区1b。第一掺杂区1a和第二掺杂区1b的底表面可以定位在从有源区ACT的顶表面往下的一预定深度处。第一掺杂区1a位于有源区ACT的中间，其之后会与位线结构BL电连接。第二掺杂区1b位于有源区ACT的两端，其之后会与存储节点接触结构106电连接。此外，半导体基板100的表面上还可以形成一绝缘夹层114，以隔绝下方的有源区ACT与上方的部件。绝缘夹层114可以由单个绝缘层或者多个绝缘层形成，例如硅氮化物层、硅氮化物层和/或硅氮氧化物层等。

根据一示例，半导体基板100和绝缘夹层114可以经由光刻工艺图案化，以形成暴露第一掺杂区1a上的凹陷区116。在一些实施例中，凹陷区116可以通过各向异性刻蚀工艺形成。在这种情况下，部分邻近第一掺杂区1a的器件隔离层108部位会一起受到刻蚀。凹陷区116的底表面可以高于第一掺杂区1a的底面(如虚线所示)，部分的器件隔离层108可以从凹陷区116中暴露出来。

复参照图1A和图1B。半导体基板100上形成有往第二方向D2延伸的位线结构BL。位线结构BL在半导体基板100上从下而上可依序形成多晶硅层118、硅化物层120、金属层122以及硬掩模层124。在示例中，多晶硅层118可为掺杂的多晶硅，金属层122可为钨层、铝层、钛层或钽层等，硬掩模层124可为氮化硅层。一部分的多晶硅层118会形成在凹陷区116中作为直接接触第一杂质区域1a的位线接触件。此外，凹陷区116的最小宽度可以大于每条位线结构BL的宽度。位线结构BL的侧壁上形成有绝缘结构，以防止位线结构BL与周遭的部件产生电连接，其可包含形成在凹陷区116中的位线接触间隔物126以及覆盖位线结构BL的侧壁的间隔壁102。位线接触间隔物126的材料可以包括硅氧化物、硅氮化物、硅氮氧化物、或是其组合成的复层结构。间隔壁102的材料可为硅氧化物、硅氮化物层、或是其组合成的复层结构。

在示例中，间隔物结构104形成在字线结构WL的正上方且位于位线结构BL与位线结构BL之间，如此间隔物结构104会与位线结构BL在半导体基板100上共同间隔并界定出多个空间，每个所述空间即对应一个存储节点区域，每个存储节点区域都位于有源区ACT的第二掺杂区1b之上，所述空间中预定会形成存储节点接触结构106。间隔物结构104可以使用氮化硅形成。在示例中，存储节点接触结构106从下而上可以包括多晶硅层130、硅化物层132、阻挡层134以及金属层136等部位。存储节点接触结构106的多晶硅层130可为掺杂的多晶硅，其穿过绝缘夹层114直接接触有源区ACT中的第二掺杂区1b。在示例中，存储节点接触结构106的多晶硅层130的底表面可以低于半导体基板100的顶表面并且高于位线结构BL的多晶硅层118的底表面。硅化物层132可以包括钛硅化物、钴硅化物、镍硅化物、钨硅化物、铂硅化物和/或钼硅化物等。金属层136可为钨、铝、钛或钽等金属。阻挡层134则可以包括钨、铝、钛或钽等金属材料的氮化物。在示例中，存储节点接触结构106突出于位线结构BL与间隔物结构104的顶面上的部位一般称为存储节点接触垫，后文中将其简称为接触垫106a。在实作中，存储节点接触结构106的接触垫106a上方还会设置并连接电容器等电荷存储部件连接，然而该部件并非本案重点，为了图示简明之故，后续图示中都将不予示出。本案中将仅会说明并绘示出至接触垫106a为止的特征部分。

接下来请参照图2A与图2B。在存储节点接触结构106形成之后，接着在接触垫106a、间隔物结构104以及位线结构BL的表面形成一层氮化硅衬层138。氮化硅衬层138可以使用原子层沉积(ALD)等工艺方式均匀共形地形成并覆盖在整个基底表面。接着，再于氮化硅衬层138上沉积一层氧化硅层140，如四乙氧基硅烷(tetraethoxysilane,TEOS)。氧化硅层140可以使用化学气相沉积(CVD)等工艺方式形成，其填满接触垫106a之间的空间并覆盖整个基底表面。此外，还可以进行一化学机械研磨(CMP)工艺平坦化氧化硅层140的表面，以方便后续工艺的进行。

接下来请参照图3A与图3B。在氮化硅衬层138与氧化硅层140形成之后，接着进行回刻蚀工艺将位在接触垫106a顶面上多余的氮化硅衬层138与氧化硅层140移除，以暴露出接触垫106a。如此，即能形成位于接触垫106a之间的接触垫隔离结构142。在本发明中，接触垫隔离结构142是由氮化硅材质的外层(即138)以及氧化硅材质的内层(即140)所构成的，其中外层138位于间隔物结构104的顶面上以及接触垫106a的侧壁上，而外层138、内层140以及接触垫106a的顶面是齐平的。再者，在示例中，如图3的平面图所示，接触垫隔离结构142的外层138是呈环形态样分布在所述接触垫四周的侧壁上。在本发明中，如此双层不同材质且围绕接触垫106a的接触垫隔离结构142可以降低接触垫106a之间材料的总k值，进而降低寄生电容并提升器件性能。最后，可以在接触垫106a与接触垫隔离结构142上方形成一层氮化硅覆盖层144，其作为钝化层在工艺期间保护下方的接触垫106a结构。

接下来的实施例将说明本发明的另一种接触垫隔离结构的变体。请参照图4A与图4B。承接图1A与图1B中存储节点接触结构106形成后的步骤，接着可以在接触垫106a、间隔物结构104以及位线结构BL的表面上依序形成一层氮化硅衬层146以及一层氧化硅层148。氮化硅衬层146与氧化硅层148都可以使用原子层沉积(ALD)等工艺方式均匀共形地形成并覆盖在整个基底表面。此实施例与前述实施例不同的特征在于，氧化硅层148是以共形而非填满的方式形成在接触垫106a之间的空间中，如此接触垫106a之间是有空隙存在的。

接下来请参照图5A与图5B。在氮化硅衬层146和氧化硅层148形成之后，接着进行回刻蚀工艺移除部分的氧化硅层140，仅留下氧化硅层148位于接触垫106a侧壁上的部位。须注意在此实施例中，有别于前述实施例，此回刻蚀工艺并不会移除任何的氮化硅衬层146部位，且回刻蚀后的氧化硅层148较佳会低于接触垫106a的顶面。

接下来请参照图6A与图6B。回刻蚀工艺后，接着形成一层氮化硅层150覆盖氧化硅层148以及氮化硅衬层146并填满接触垫106a之间的空间，使得氮化硅衬层146、氧化硅层148以及氮化硅层150共同构成介于接触垫106a之间的接触垫隔离结构152。在本发明中，接触垫隔离结构152是由氮化硅材质的外层(即146与150，两者为相同材质)以及氧化硅材质的内层(即148)所构成的，其中如图6的平面图所示，接触垫隔离结构152的氧化硅内层148是呈环形态样分布围绕在每个接触垫106a的四周。同样地，在本发明中，如此两种不同材质且围绕接触垫106a的接触垫隔离结构152可以降低接触垫106a之间材料的总k值，进而降低寄生电容并提升器件性能。

接下来的实施例将说明本发明的又一种接触垫隔离结构的变体。请参照图7A与图7B。承接图4A与图4B中依序形成共形的氮化硅衬层146和氧化硅层148的步骤后，接着进行回刻蚀工艺移除部分的氧化硅层148，仅留下氧化硅层148位于接触垫106a侧壁上的部位。须注意在此实施例中，有别于前述图4A与图4B的实施例，回刻蚀后的氧化硅层148的顶面较佳会与氮化硅衬层146的顶面齐平。

接下来请参照图8A与图8B。回刻蚀工艺后，接着同样形成一层氮化硅层150覆盖氧化硅层148以及氮化硅衬层146并填满接触垫106a之间的空间。与前述实施例不同的是，在本实施例中，会再通过一回刻蚀工艺移除氮化硅层150覆盖在氧化硅层148与氮化硅衬层146上的部位，使得氧化硅层148暴露出来。

接下来请参照图9A与图9B。氧化硅层148暴露出来后，接着进行一刻蚀工艺移除暴露的氧化硅层148，而在氮化硅衬层146与氮化硅层150之间形成空隙154。接下来请参照图10A与图10B。在空隙154形成后，接着形成另一氮化硅层156覆盖在氮化硅衬层146、氮化硅层150以及空隙154上，使得空隙154变为空洞154a。如此，氮化硅衬层146、(第一)氮化硅层150、(第二)氮化硅层156以及空洞154a共同构成介于接触垫106a之间的接触垫隔离结构158。最后也可选择再进行一回刻蚀工艺将位于氮化硅衬层146与(第一)氮化硅层150上的(第二)氮化硅层156移除。在本发明中，接触垫隔离结构158是由氮化硅材质(即146,150,156，三者皆为相同材质)以及内部的空洞154a所构成的，其中如图10的平面图所示，接触垫隔离结构158的空洞154a是呈环形态样分布围绕在每个接触垫106a的四周。同样地，在本发明中，如此具有空洞154a且围绕接触垫106a的接触垫隔离结构158可以降低接触垫106a之间材料的总k值，进而降低寄生电容并提升器件性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种半导体存储器件，其特征在于，包括：

一半导体基板；

字线结构，位于所述半导体基板中并往第一方向延伸；

位线结构，位于所述字线结构之上并往第二方向延伸跨过所述字线结构；

间隔物结构，位于所述字线结构正上方并介于所述位线结构之间；

存储节点接触结构，位于所述位线结构与所述间隔物结构所界定出的空间中并与所述半导体基板连接，所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫；以及

接触垫隔离结构，位于所述间隔物结构上方以及所述位线结构上方并介于所述接触垫之间，其中所述接触垫隔离结构包含氮化硅材质的外层以及氧化硅材质的内层，

所述半导体基板界定有有源区，各所述有源区是由周遭的器件隔离层所分隔，其中所述有源区沿第三方向延伸，其中，所述第三方向不同于所述第一方向与所述第二方向。

2.如权利要求1所述的半导体存储器件，其特征在于，所述外层位于所述间隔物结构的顶面上以及所述接触垫的侧壁上。

3.如权利要求1所述的半导体存储器件，其特征在于，所述外层、所述内层以及所述存储节点接触结构的顶面齐平。

4.如权利要求1所述的半导体存储器件，其特征在于，所述半导体存储器件还包含一氮化硅覆盖层位于所述存储节点接触结构以及所述接触垫隔离结构上方。

5.如权利要求1所述的半导体存储器件，其特征在于，所述内层位于所述外层的内部，每个所述内层呈环形态样分布围绕在一个所述接触垫的四周。

6.一种半导体存储器件，其特征在于，包括：

一半导体基板；

字线结构，位于所述半导体基板中并往第一方向延伸；

接触垫隔离结构，位于所述间隔物结构上方以及所述位线结构上方并介于所述接触垫之间，其中所述接触垫隔离结构的内部具有空洞，

7.如权利要求6所述的半导体存储器件，其特征在于，每个所述空洞呈环形态样分布围绕在一个所述接触垫的四周。

8.如权利要求6所述的半导体存储器件，其特征在于，所述接触垫隔离结构的材料为氮化硅。

9.一种制作半导体存储器件的方法，其特征在于，包括：

提供一半导体基板；

在所述半导体基板中形成往第一方向延伸的字线结构；

在所述字线结构之上形成往第二方向延伸跨过所述字线结构的位线结构；

在所述字线结构正上方且所述位线结构之间形成间隔物结构；

在所述位线结构与所述间隔物结构所界定出的空间中形成存储节点接触结构，其中所述存储节点接触结构突出于所述位线结构与所述间隔物结构的顶面上的部位为接触垫；

在所述接触垫、所述位线结构以及所述间隔物结构上形成一氮化硅衬层；以及

在所述氮化硅衬层上形成一氧化硅层。

10.如权利要求9所述的制作半导体存储器件的方法，其特征在于，所述氧化硅层填满所述接触垫之间的空间而与所述氮化硅衬层共同构成介于所述接触垫之间的接触垫隔离结构。

11.如权利要求9所述的制作半导体存储器件的方法，其特征在于，所述方法还包含：

进行回刻蚀工艺移除部分的所述氧化硅层，仅留下所述氧化硅层位于所述接触垫的侧壁上的部位；以及

在所述回刻蚀工艺后，形成一氮化硅层覆盖所述氧化硅层并填满所述接触垫之间的空间，使得所述氮化硅衬层、所述氧化硅层以及所述氮化硅层共同构成介于所述接触垫之间的接触垫隔离结构。

12.如权利要求9所述的制作半导体存储器件的方法，其特征在于，所述方法还包含：

在所述回刻蚀工艺后，形成第一氮化硅层填满所述接触垫之间的空间，其中所述氧化硅层从所述第一氮化硅层中暴露出来，

移除暴露的所述氧化硅层，以在所述氮化硅衬层与所述第一氮化硅层上形成空隙；以及

在所述氮化硅衬层、所述第一氮化硅层以及所述空隙上覆盖第二氮化硅层，使得所述空隙变为空洞，而所述氮化硅衬层、所述第一氮化硅层、所述第二氮化硅层以及所述空洞共同构成介于所述接触垫之间的接触垫隔离结构。