KR100604911B1 - 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
하부전극 콘택패드와 하부전극 콘택플러그 사이에 충분한 접촉면적을 확보하고, 비트라인과 적정한 간격만큼 이격된 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 하부전극 콘택패드 일측의 제1 층간절연막의 상부에 형성된 리세스 영역과, 하부전극 콘택패드과 부분적으로 오버랩되어 제1 층간절연막의 상부에 형성된 비트라인 및 하부전극 콘택패드 상에 비트라인과 소정의 거리만큼 이격되고 하부전극 콘택패드의 상면와 리세스 영역을 덮는 하부전극 콘택플러그를 포함한다.
하부전극, 콘택패드, 콘택플러그, 리세스 영역, 비트라인
Description
도 1은 상기 등록특허에 의해 하부전극 콘택 및 그 형성방법을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 의한 하부전극 콘택을 나타낸 평면도이다.
도 4는 도 3의 a부분을 확대한 평면도이다.
도 5 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 메모리 소자를 형성하는 방법을 나타낸 공정단면도들이다.
도 13은 본 발명의 제2 실시예에 의한 하부전극 콘택 및 그 형성방법을 나타낸 평면도이다.
도 14는 도 13의 b부분을 확대한 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
100; 반도체 기판 106; 제1 층간절연막
110; 하부전극 콘택패드 120; 제2 층간절연막
130; 비트라인 138; 제1 절연막 스페이서
140; 제3 층간절연막 154; 리세스 영역
162; 제2 절연막 스페이서 170; 하부전극 콘택플러그
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 특히 하부전극 콘택패드와 하부전극 콘택플러그로 이루어진 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 메모리 소자는 성능향상을 위해 커패시터의 커패시턴스의 증가에 많은 노력을 기울이고 있다. 특히, 등간격의 매트릭스(matrix) 형태인 기존의 스트레이트 셀을 개선하고자 여러 가지 새로운 공정이 도입되고 있다. 비트라인과 활성영역이 소정의 각을 이루면서 확장되는 형태를 갖는 다이아고날 셀(diagonal cell)이 그 하나의 예이다. 여기서, 다이아고날 셀이란 기존의 스트레이트 셀을 매트릭스의 대각선 방향으로 소정의 길이 만큼 쉬프트(shift)시킨 것이다.
비트라인과 활성영역이 소정의 각을 이루면서 확장되는 형태인 셀 구조는 하부전극 콘택 사이의 거리가 감소된다. 하부전극 콘택 사이의 거리 감소는 여러 가지 문제점을 파생한다. 하부전극 콘택 사이의 거리가 감소하여 발생하는 문제점을 개선하기 위한 반도체 집적회로 소자 및 그 제조방법이 미국등록특허 US 6,621,110 B1에 개시되어 있다.
도 1은 상기 등록특허에 의해 하부전극 콘택 및 그 형성방법의 일례를 나타 낸 평면도 및 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 소자분리영역(12)에 의해 정의된 활성영역(14)을 포함하는 반도체 기판(10) 상에 제1 층간절연막(30), 제2 층간절연막(32) 및 제3 층간절연막(34)이 순차적으로 적층된다. 제1 층간절연막(30)은 하부전극 콘택패드(16)를 내재한다. 제2 층간절연막(32)은 하부전극 콘택패드(16)를 제2 층간절연막(32)의 상면에 형성된 비트라인(20)과 연결시키기 위한 접착층(glue layer)으로서 TiN층(18)을 포함한다. 또한, 제2 층간절연막(32)과 제3 층간절연막(34)은 하부전극 콘택패드(16)를 하부전극(미도시)과 연결하는 하부전극 콘택플러그(22)를 포함한다. 이때, 비트라인(20)은 워드라인(2)에 대하여 소정의 각을 이루면서 사선방향으로 확장된다.
하부전극 콘택플러그(22)의 중심은 비트라인(20)에 대하여 2F보다 큰 간격을 형성한다. 또한, 하부전극 콘택플러그(22)의 직경은 하부전극 콘택패드(16)의 직경보다 작다. 이에 따라, 상기 하부전극 콘택은 비트라인(20)과 하부전극 콘택 플러그(22) 사이의 전기적인 단락(short)을 방지할 수 있으며, 커패시턴스를 안정하게 설정할 수 있다. 하부전극 콘택플러그(22)의 직경은 하부전극 콘택패드(16)에 비해 작으므로, 하부전극 콘택플러그(22)는 오버랩 마진을 확보하는 데 유리하다.
그런데, 종래의 하부전극 콘택의 형성방법에 따르면 먼저 하부전극 콘택플러그(22)의 중심간의 거리가 2F보다 작은 경우에는 적용하기 곤란하다. 또한, 하부전극 콘택패드(16)와 하부전극 콘택플러그(22) 사이는 충분한 접촉면적을 확보하기가 어렵다. 그리고, 자기정렬 방식에 의해 하부전극 콘택플러그(22)를 형성한다고 해 도, 접촉면적을 확보하는 데에는 어려움이 있다. 특히 미스얼라인이 15nm 이상이면, 종래의 하부전극 콘택은 콘택을 형성하기 위한 접촉면적을 충분하게 가질 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부전극 콘택패드와 하부전극 콘택플러그 사이에 충분한 접촉면적을 확보하고, 비트라인과 적정한 간격만큼 이격된 하부전극 콘택을 갖는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 하부전극 콘택패드와 하부전극 콘택플러그 사이에 충분한 접촉면적을 확보하고, 비트라인과 적정한 간격만큼 이격된 하부전극 콘택을 갖는 반도체 메모리 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 하부전극 콘택을 갖는 반도체 메모리 소자는 활성영역을 영역을 갖는 반도체 기판과 상기 활성영역 양단부 상의 제1 층간절연막에 매립된 하부전극 콘택패드와, 상기 하부전극 콘택패드 일측의 상기 제1 층간절연막의 상부에 형성된 리세스 영역과, 상기 하부전극 콘택패드과 부분적으로 오버랩 되어 상기 제1 층간절연막의 상부에 형성된 비트라인 및 상기 하부전극 콘택패드 상에 상기 비트라인과 소정의 거리만큼 이격되고 상기 하부전극 콘택패드의 상면와 상기 리세스 영역을 덮는 하부전극 콘택플러그를 포함한다.
상기 비트라인의 측벽과 상기 하부전극 콘택플러그의 중심과의 거리는 상기 비트라인의 측벽과 상기 하부전극 콘택패드의 중심과의 거리에 비해 더 큰 것이 바람직하다.
상기 비트라인은 상기 활성영역에 대하여 소정의 각을 이루면서 사선방향으로 확장될 수 있다.
상기 하부전극 콘택패드와 상기 하부전극 콘택플러그의 미스얼라인은 15nm이상일 수 있다.
상기 비트라인은 양측벽에 제1 절연막 스페이서를 더 포함할 수 있다.
상기 리세스 영역과 상기 하부전극 콘택패드를 노출시키는 콘택홀은 상기 제1 층간절연막 상에 순차적으로 형성된 제2 층간절연막 패턴 및 3 층간절연막 패턴에 의해 정의될 수 있다. 상기 제3 층간절연막 패턴은 상기 비트라인을 내재할 수 있다. 상기 콘택홀은 내측벽을 덮는 제2 절연막 스페이서를 더 포함할 수 있다.
상기 리세스 영역의 하부의 직경은 상부의 직경에 비해 큰 것이 바람직하다. 상기 리세스 영역 측벽 하부는 잔류된 잔류절연막을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 하부전극 콘택을 갖는 반도체 메모리 소자의 제조방법은 먼저 반도체 기판 상에 제1 층간절연막을 형성한다. 그후, 상기 제1 층간절연막에 하부의 도전영역과 연결되는 하부전극 콘택패드를 형성한다. 상기 하부전극 콘택패드를 내재하는 제1 층간절연막 상에 제2 층간절연막을 형성한다. 상기 제2 층간절연막 상에 상기 하부전극 콘택패드와 부분적으로 오버랩 되는 비트라인을 내재하는 제3 층간절연막을 형성한다. 상기 제2 층 간절연막 및 상기 제3 층간절연막을 식각하여 상기 하부전극 콘택패드의 상면을 노출시키는 제1 콘택홀을 형성한다. 상기 제2 층간절연막 및 상기 제3 층간절연막을 습식식각하여 상기 하부전극 콘택패드를 더 노출시키고 상기 노출된 하부전극 콘택패드 일측의 상기 제1 층간절연막의 상부에 리세스된 영역을 갖는 제2 콘택홀을 정의하는 제2 층간절연막 패턴 및 제3 층간절연막 패턴을 형성한다. 상기 제2 콘택홀을 도전물질에 의해 매립하여 하부전극 콘택플러그를 형성한다.
상기 비트라인을 형성하는 단계는 상기 제2 층간절연막 상에 Ti층, TiN층 및 이들의 복합막으로 이루어진 접착층을 증착하는 단계와, 상기 접착층 상에 비트라인 물질층을 증착하는 단계와, 상기 비트라인 물질층 상에 비트라인 마스크층을 형성하는 단계와, 상기 비트라인 마스크층 상에 상기 비트라인을 정의하는 제1 포토레지스트 패턴을 형성하는 단계 및 상기 제1 포토레지스트 패턴의 형상대로 상기 비트라인 마스크층, 상기 비트라인 물질층 및 상기 접착층을 순차적으로 제거하여 비트라인을 형성하는 단계를 포함할 수 있다.
비트라인을 형성하는 단계 이후에, 상기 비트라인이 형성된 상기 제2 층간절연막 상에 실리콘 질화막을 블랭킷 방식으로 형성하는 단계 및 상기 실리콘 질화막을 이방성 건식식각으로 제거하여 상기 비트라인 측벽에 제1 절연막 스페이서를 형성하는 단계를 더 포함할 수 있다.
상기 제3 층간절연막 패턴은 HDP 절연막으로 이루어질 수 있다.
상기 리세스 영역의 폭은 상기 제2 콘택홀의 직경과 상기 제1 콘택홀의 직경의 차보다 작거나 같을 수 있다.
상기 제1 콘택홀 및 상기 제2 콘택홀을 형성하는 단계에 있어서 상기 하부전극 콘택패드는 식각저지막의 역할을 할 수 있다.
상기 리세스 영역을 형성하는 단계에 있어서, 상기 제3 층간절연막은 상기 습식식각에 의해 상부 및 양측면의 일부가 제거된 제3 층간절연막 패턴을 이룰 수 있다. 상기 리세스 영역을 형성하는 단계에 있어서, 상기 제2 층간절연막 및 상기 제3 층간절연막은 상기 제1 층간절연막의 식각선택비는 1:0.5 ~ 1:5인 것이 바람직하다.
상기 제1 절연막 스페이서는 상기 제2 층간절연막 패턴 및 제3 층간절연막 패턴을 형성하는 데 있어서 측벽에 대한 식각저지막의 역할을 할 수 있다.
상기 제2 콘택홀을 형성하는 단계 이후에, 상기 제2 콘택홀의 내부면 및 상기 제3 층간절연막 패턴의 상부면을 덮는 실리콘 질화막을 블랭킷 방식으로 증착하는 단계 및 상기 실리콘 질화막을 이방성 건식식각하여 상기 제2 콘택홀의 내측벽과 상기 리세스 영역의 저면의 일부를 덮는 제2 절연막 스페이서 더 형성할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
제1 실시예
도 3은 본 발명의 제1 실시예에 의한 하부전극 콘택을 나타낸 평면도이고 도 4는 도 3의 a부분을 확대한 평면도이다.
도 3 및 도 4를 참조하면, 활성영역(102) 양단부 상에 하부전극 콘택패드(110)와 하부전극 콘택플러그(170)가 순차적으로 형성되어 있다. 활성영역(102)과 비트라인(130)은 소정의 각을 이루면서 사선방향으로 교차한다. 워드라인(115)은 비트라인(130)에 대하여 수직으로 만난다.
하부전극 콘택패드(110)와 비트라인(130)은 부분적으로 오버랩(overlap)된다(도 4의 D1). 하부전극 콘택플러그(170)는 비트라인(130)과 소정의 거리만큼 이격되고 하부전극 콘택패드(110) 상에 형성된다. 비트라인(130)에 대해 이격된 이격거리(Lb)는 하부전극 콘택플러그(170)와 비트라인(130)과의 전기적인 단락(short)을 방지하기 위하여 필수적으로 확보하여야 한다. 또한, 이격거리(Lb)가 비트라인(130)의 양측에 대하여 균일할수록 하부전극 콘택플러그(170)와 비트라인(130) 사이의 커패시턴스를 일정하게 할 수 있다.
비트라인의 측벽과 하부전극 콘택플러그의 중심(C1)과의 거리(LC1)는 비트라인의 측벽과 하부전극 콘택패드의 중심(C2)과의 거리(LC2)에 비해 더 크다. LC1 > LC2이므로, 이격거리(Lb)는 충분하고 균일하게 확보될 수 있다. 특히, 본 발명의 제1 실시예는 하부전극 콘택패드(110)와 하부전극 콘택플러그(170)의 미스얼라인(M)은 15nm이상인 경우에 적용하는 것이 바람직하다.
도 5 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 메모리 소자를 형성하는 방법을 나타낸 공정단면도들이다.
도 5를 참조하면, 집적회로 기판(100), 예컨대 실리콘 기판 상에 패드 산화막(미도시)과 하드마스크용 질화막(미도시)을 순차적으로 형성한다. 패드 산화막은 기판(100)과 질화막 사이의 응력(stress)을 감소시키기 위해 형성하는 것으로, 20 내지 200Å 두께로 바람직하기로는 약 100Å 정도 두께로 형성한다. 질화막은 트렌치 영역 형성을 위한 식각시 하드 마스크로 쓰이는 것으로, 실리콘 질화물을 500 내지 2000Å 두께로 바람직하기로는 800 내지 850Å 두께로 증착하여 형성한다. 증착방법은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다.
이어서, 활성영역(102)을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 이후, 포토레지스트 패턴을 마스크로 하여 건식식각 방법으로 질화막과 패드 산화막을 식각하여 패드마스크(미도시)를 형성한다. 질화막을 식각할 때에는 불화탄소계 가스를 사용한다. 예를 들면, CxFy계, CaHbFc계 가스 등과 같은 가스 또는 이들의 혼합가스를 사용한다. 이 때, 분위기 가스로는 Ar 가스를 사용할 수 있다.
다음에, 포토레지스트 패턴을 제거한 다음, 패드 마스크를 식각마스크로 사용하여 노출된 기판(100)을 이방성 건식식각하여 활성영역(102)을 한정하는 트렌치 소자분리 영역(103)을 형성한다. 트렌치 소자분리 영역(108)을 충전막으로 채워 소자분리막(104)을 형성한다.
도 6을 참조하면, 활성영역(102)을 갖는 반도체 기판(100)의 전면에 제1 층간절연막(106)을 형성된다. 그후, 통상의 방법으로 제1 층간절연막(106)을 식각하여 활성영역(102)을 노출시키는 콘택패드홀(107)이 형성된다. 콘택패드홀(107)은 도전물질로 매립되어 콘택패드(112)가 형성된다. 콘택패드(112)는 비트라인과 접속하기 위한 비트라인 콘택패드(108)와 커패시터의 하부전극과 접속하기 위한 하부전극 콘택패드(110)로 나눌 수 있다. 콘택패드(112)는 상부의 직경이 하부의 직경보다 크도록 경사진 형태를 갖는다.
도 7을 참조하면, 콘택패드(112)가 형성된 제1 층간절연막(106)의 전면에 제2 층간절연막(120)을 증착한다. 제2 층간절연막(120)은 평탄한 상부면을 갖기 위하여 예를 들어, BPSG(Boron-Phosphite Silicate Glass)를 사용할 수 있다. 제2 층간절연막(120) 상에 하부의 하부전극 콘택패드(110)와 부분적으로 오버랩(D1)된 비트라인(130)을 형성한다.
비트라인(130)을 형성하는 방법은 먼저 제2 층간절연막(120) 상에 Ti층, TiN층 및 이들의 복합막으로 이루어진 접착층(glue layer;132), 비트라인 물질층(134) 및 비트라인 마스크층(136)을 순차적으로 형성한다. 그후, 비트라인 마스크층(136) 상에 비트라인(130)을 정의하는 제1 포토레지스트 패턴(미도시)을 형성한다. 이어서, 제1 포토레지스트 패턴의 형상대로 비트라인 마스크층(136), 비트라인 물질층(134) 및 접착층(132)을 순차적으로 제거하여 비트라인(130)을 형성한다.
이어서, 비트라인(130)이 형성된 제2 층간절연막(120) 상에 실리콘 질화막(미도시)을 블랭킷(blanket) 방식으로 형성한다. 실리콘 질화막을 이방성 건식식각 으로 제거하여 비트라인(130) 측벽에 제1 절연막 스페이서(138)를 형성할 수 있다.
다음에, 제1 절연막 스페이서(138) 및 노출된 제2 층간절연막(120)을 덮는 충전막(140)으로 매립한다. 충전막(140)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 비트라인(130) 사이의 트렌치 영역의 매립에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 충전막(120)으로 HDP 산화막을 형성하면 막질이 치밀하고 갭필 특성이 좋다.
도 8을 참조하면, 하부전극 콘택패드(110)를 노출시키는 제1 콘택홀(150)을 통상의 방법을 이용하여 형성한다. 이때, 하부전극 콘택패드(110)는 식각저지막의 역할을 한다. 제1 콘택홀(150)은 제1 층간절연막(106) 상에 순차적으로 형성된 제2 층간절연막 패턴(120a) 및 3 층간절연막 패턴(140a)에 의해 한정된다. 이때, 제3 층간절연막 패턴(140a)은 비트라인(130)을 내재한다. 제2 층간절연막 패턴(120a) 및 제3 층간절연막 패턴(140a)의 측벽 프로파일은 동일한 선상에 있는 것이 바람직하다.
도 9를 참조하면, 습식식각에 의해 제3 층간절연막 패턴(140a)의 상부 및 양측면의 일부와 제2 층간절연막 패턴(120a)의 측벽의 일부를 제거하여 제1 콘택홀(150)이 확장된 제2 콘택홀(152)을 형성한다. 제2 콘택홀(152)을 형성하는 과정에서 하부전극 콘택패드(110)는 식각저지막의 역할을 한다. 제1 절연막 스페이서(138)는 제3 절연막 패턴(140a)의 측벽에 대한 식각저지막이다. 제2 층간절연막 패턴(120a) 및 제3 층간절연막 패턴(140a)과 제1 층간절연막(106)과의 식각선택비는 1:0.5 ~ 1:5일 수 있다. 이때, 제2 콘택홀(152)을 한정하는 제2 층간절연막 패턴(120b)과 제3 층간절연막 패턴(140b)의 측벽 프로파일은 동일한 선상에 있는 것이 바람직하다. 습식식각액은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용할 수 있다.
습식식각이 완료되면, 노출된 하부전극 콘택패드(110)의 일측의 제1 층간절연막(106)의 상부에는 리세스 영역(154)이 형성된다. 리세스 영역(154)은 하부전극 콘택패드(110)의 형태에 따라 이루어졌으므로, 상부의 직경은 하부의 직경보다 작을 수 있다. 리세스 영역(154)의 폭은 제2 콘택홀(152)의 직경과 제1 콘택홀(150) 의 직경의 차보다 작거나 같을 수 있다.
도 10을 참조하면, 제2 콘택홀(152)을 형성한 후, 제2 콘택홀(152)의 내부면 및 제3 층간절연막 패턴(140b)의 상부면을 덮는 실리콘 질화막(160)을 블랭킷 방식으로 증착한다.
도 11을 참조하면, 실리콘 질화막(160)을 이방성 건식식각하여 제2 콘택홀(152)의 내측벽과 리세스 영역(154)의 저면의 일부를 덮는 제2 절연막 스페이서(162)를 형성한다.
도 12를 참조하면, 제2 절연막 스페이서(162)가 형성된 제2 콘택홀(152)에 도전물질을 매립하여 하부전극 콘택플러그(170)를 형성한다. 하부전극 콘택플러그(170)는 제1 절연막 스페이서(138) 및 제2 절연막 스페이스(162)에 의해 비트라인(130)과 소정의 거리만큼 이격되어 하부전극 콘택패드(110) 상에 형성된다. 비트라인(130)의 측벽과 하부전극 콘택플러그의 중심(C1)과의 거리(LC1)는 비트라인(130)의 측벽과 하부전극 콘택패드의 중심(C2)과의 거리(LC2)에 비해 더 크다.
리세스 영역(154)의 패인부분에는 완전히 제거되지 않고 잔류하는 잔류절연막(164)이 잔존할 수 있다. 본 발명의 제1 실시예에 따르면 잔류절연막(164) 및 제2 절연막 스페이서(162)가 형성된 리세스 영역(154)의 노출된 측벽만큼 접촉면적이 증가한다. 따라서, 하부전극 콘택플러그(170)가 하부전극 콘택패드(110)와 접촉하는 면적이 증대하여 접촉저항이 감소한다. 또한, 제1 절연막 스페이서(138)와 제2 절연막 스페이서(162)에 의해 비트라인(130)과 하부전극 콘택패드(170) 사이의 전 기적인 단락을 방지하고 균일한 이격거리를 확보할 수 있다.
제2 실시예
도 13은 본 발명의 제2 실시예에 의한 하부전극 콘택 및 그 형성방법을 나타낸 평면도이고 도 14는 도 13의 b부분을 확대한 평면도이다. 제2 실시예에서는 활성영역(102a)과 비트라인(130a)이 형성된 구조를 제외하고 하부전극 콘택패드(110)와 하부전극 콘택플러그(170)를 형성하는 방법은 제1 실시예에서와 동일하다.
도 13 및 도 14를 참조하면, 활성영역(102a) 양단부 상에 하부전극 콘택패드(110)와 하부전극 콘택플러그(170)가 순차적으로 형성되어 있다. 활성영역(102a)과 비트라인(130a)은 소정의 각을 이루면서 사선방향으로 교차한다. 워드라인(115)은 활성영역(102a)과 수직으로 만난다.
이때, 하부전극 콘택패드(110)와 비트라인(130a)은 부분적으로 오버랩(overlap)된다(도 14의 D2). 오버랩 되는 정도는 제1 실시예의 D1과 동일할 수 있다. 하부전극 콘택플러그(170)는 비트라인(130a)과 소정의 거리만큼 이격되고 하부전극 콘택패드(110) 상에 형성된다. 비트라인(130a)의 측벽과 하부전극 콘택플러그의 중심(C3)과의 거리(LC3)는 비트라인(130a)의 측벽과 하부전극 콘택패드의 중심(C4)과의 거리(LC4)에 비해 더 크다. 하부전극 콘택패드(110)와 하부전극 콘택플러그(170)의 미스얼라인(M)은 15nm이상인 경우에 적용할 수 있다.
본 발명의 제2 실시예에 따르면 잔류절연막(164) 및 제2 절연막 스페이서 (162)가 형성된 리세스 영역(154)의 노출된 측벽만큼 접촉면적이 증가한다. 따라서, 하부전극 콘택플러그(170)가 하부전극 콘택패드(110)와 접촉하는 면적이 증대하여 접촉저항이 감소한다. 또한, 제1 절연막 스페이서(138)와 제2 절연막 스페이서(162)에 의해 비트라인(130)과 하부전극 콘택패드(170) 사이의 전기적인 단락을 방지하고 균일한 이격거리를 확보할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법에 의하면 잔류절연막 및 제2 절연막 스페이서가 형성된 리세스 영역의 노출된 측벽만큼 접촉면적이 증가하여 접촉저항이 감소한다.
또한, 제1 절연막 스페이서와 제2 절연막 스페이서에 의해 비트라인과 하부전극 콘택패드 사이의 전기적인 단락을 방지하고 균일한 이격거리를 확보할 수 있다.
Claims (20)
- 활성영역을 갖는 반도체 기판;상기 활성영역 양단부 상의 제1 층간절연막에 매립된 하부전극 콘택패드;상기 하부전극 콘택패드 일측의 상기 제1 층간절연막의 상부에 형성된 리세스 영역;상기 하부전극 콘택패드과 부분적으로 오버랩 되어 상기 제1 층간절연막의 상부에 형성된 비트라인; 및상기 하부전극 콘택패드 상에 상기 비트라인과 소정의 거리만큼 이격되고 상기 하부전극 콘택패드의 상면와 상기 리세스 영역을 덮는 하부전극 콘택플러그를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 비트라인의 측벽과 상기 하부전극 콘택플러그의 중심과의 거리는 상기 비트라인의 측벽과 상기 하부전극 콘택패드의 중심과의 거리에 비해 더 큰 것을 특징으로 반도체 메모리 소자.
- 제1항에 있어서, 상기 비트라인은 상기 활성영역에 대하여 소정의 각을 이루면서 사선방향으로 확장되는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 하부전극 콘택패드와 상기 하부전극 콘택플러그의 미스얼라인은 15nm이상인 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 비트라인은 양측벽에 제1 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 리세스 영역과 상기 하부전극 콘택패드를 노출시키는 콘택홀은 상기 제1 층간절연막 상에 순차적으로 형성된 제2 층간절연막 패턴 및 3 층간절연막 패턴에 의해 정의되는 것을 특징으로 하는 반도체 메모리 소자.
- 제6항에 있어서, 상기 제3 층간절연막 패턴은 상기 비트라인을 내재하는 것을 특징으로 하는 반도체 메모리 소자.
- 제6항에 있어서, 상기 콘택홀은 내측벽을 덮는 제2 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 리세스 영역의 하부의 직경은 상부의 직경에 비해 큰 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 리세스 영역 측벽 하부는 잔류된 잔류절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판 상에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막에 하부의 도전영역과 연결되는 하부전극 콘택패드를 형성하는 단계;상기 하부전극 콘택패드를 내재하는 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;상기 제2 층간절연막 상에 상기 하부전극 콘택패드와 부분적으로 오버랩 되는 비트라인을 내재하는 제3 층간절연막을 형성하는 단계;상기 제2 층간절연막 및 상기 제3 층간절연막을 식각하여 상기 하부전극 콘택패드의 상면을 노출시키는 제1 콘택홀을 형성하는 단계;상기 제2 층간절연막 및 상기 제3 층간절연막을 습식식각하여 상기 하부전극 콘택패드를 더 노출시키고 상기 노출된 하부전극 콘택패드 일측의 상기 제1 층간절연막의 상부에 리세스된 영역을 갖는 제2 콘택홀을 정의하는 제2 층간절연막 패턴 및 제3 층간절연막 패턴을 형성하는 단계; 및상기 제2 콘택홀을 도전물질에 의해 매립하여 하부전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 비트라인을 형성하는 단계는,상기 제2 층간절연막 상에 Ti층, TiN층 및 이들의 복합막으로 이루어진 접착층을 증착하는 단계;상기 접착층 상에 비트라인 물질층을 증착하는 단계;상기 비트라인 물질층 상에 비트라인 마스크층을 형성하는 단계;상기 비트라인 마스크층 상에 상기 비트라인을 정의하는 제1 포토레지스트 패턴을 형성하는 단계; 및상기 제1 포토레지스트 패턴의 형상대로 상기 비트라인 마스크층, 상기 비트 라인 물질층 및 상기 접착층을 순차적으로 제거하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제12항에 있어서, 비트라인을 형성하는 단계 이후에,상기 비트라인이 형성된 상기 제2 층간절연막 상에 실리콘 질화막을 블랭킷 방식으로 형성하는 단계; 및상기 실리콘 질화막을 이방성 건식식각으로 제거하여 상기 비트라인 측벽에 제1 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 제3 층간절연막 패턴은 HDP 절연막으로 이루어진 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 리세스 영역의 폭은 상기 제2 콘택홀의 직경과 상기 제1 콘택홀의 직경의 차보다 작거나 같은 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 제1 콘택홀 및 상기 제2 콘택홀을 형성하는 단계에 있어서 상기 하부전극 콘택패드는 식각저지막의 역할을 하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 리세스 영역을 형성하는 단계에 있어서,상기 제3 층간절연막은 상기 습식식각에 의해 상부 및 양측면의 일부가 제거된 제3 층간절연막 패턴을 이루는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 리세스 영역을 형성하는 단계에 있어서,상기 제2 층간절연막 및 상기 제3 층간절연막은 상기 제1 층간절연막의 식각선택비는 1:0.5 ~ 1:5인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제13항에 있어서, 상기 제1 절연막 스페이서는 상기 제2 층간절연막 패턴 및 제3 층간절연막 패턴을 형성하는 데 있어서 측벽에 대한 식각저지막의 역할을 하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제9항에 있어서, 상기 제2 콘택홀을 형성하는 단계 이후에,상기 제2 콘택홀의 내부면 및 상기 제3 층간절연막 패턴의 상부면을 덮는 실리콘 질화막을 블랭킷 방식으로 증착하는 단계; 및상기 실리콘 질화막을 이방성 건식식각하여 상기 제2 콘택홀의 내측벽과 상기 리세스 영역의 저면의 일부를 덮는 제2 절연막 스페이서 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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| CN108269805B (zh) * | 2016-12-30 | 2021-06-08 | 联华电子股份有限公司 | 半导体存储装置以及其制作方法 |
| TWI683418B (zh) * | 2018-06-26 | 2020-01-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造、寫入與讀取方法 |
| CN111584489B (zh) * | 2020-05-29 | 2022-05-20 | 福建省晋华集成电路有限公司 | 半导体存储器件与其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017558A (ko) * | 1999-08-12 | 2001-03-05 | 윤종용 | 소자간의 콘택 형성 방법 |
| KR20010037878A (ko) * | 1999-10-20 | 2001-05-15 | 윤종용 | 콘택 패드 형성 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US1211A (en) * | 1839-06-29 | george mann | ||
| US5140389A (en) | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| JPH11186524A (ja) | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TW468276B (en) * | 1998-06-17 | 2001-12-11 | United Microelectronics Corp | Self-aligned method for forming capacitor |
| JP4063450B2 (ja) | 1999-06-14 | 2008-03-19 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| US6214715B1 (en) * | 1999-07-08 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a self aligned contact which eliminates the key hole problem using a two step spacer deposition |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
| JP4044721B2 (ja) | 2000-08-15 | 2008-02-06 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP4150154B2 (ja) * | 2000-08-21 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6462368B2 (en) * | 2000-10-31 | 2002-10-08 | Hitachi, Ltd. | Ferroelectric capacitor with a self-aligned diffusion barrier |
| US6613664B2 (en) * | 2000-12-28 | 2003-09-02 | Infineon Technologies Ag | Barbed vias for electrical and mechanical connection between conductive layers in semiconductor devices |
| KR100418573B1 (ko) * | 2001-09-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| JP4012411B2 (ja) * | 2002-02-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100456699B1 (ko) | 2002-10-04 | 2004-11-10 | 삼성전자주식회사 | 하부 막질에 대한 하부 전극의 접촉 구조 및 그 형성 방법 |
| KR100555564B1 (ko) * | 2004-03-31 | 2006-03-03 | 삼성전자주식회사 | 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법 |
-
2004
- 2004-10-20 KR KR1020040083972A patent/KR100604911B1/ko not_active IP Right Cessation
-
2005
- 2005-07-20 US US11/185,559 patent/US7361550B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010017558A (ko) * | 1999-08-12 | 2001-03-05 | 윤종용 | 소자간의 콘택 형성 방법 |
| KR20010037878A (ko) * | 1999-10-20 | 2001-05-15 | 윤종용 | 콘택 패드 형성 방법 |
Non-Patent Citations (2)
| Title |
|---|
| 1020010017558 * |
| 1020010037878 * |
Also Published As
| Publication number | Publication date |
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