KR100322536B1 - 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 다결정 실리콘으로 이루어진 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명의 컨택 플러그 형성방법은, 컨택홀 내부를 메우면서 층간절연막 상에 증착된 다결정 실리콘을 SF6, CHF3및 CF4의 혼합가스를 이용하여 에치 백하여 평탄화함으로써 컨택 플러그를 형성한다. 또한, 다결정 실리콘의 에치 백에 의해 형성된 다결정 실리콘 컨택 플러그 주위의 노출된 층간절연막을 추가로 전면식각함으로써 컨택 플러그를 돌출시킨다. 본 발명에 따르면, SF6, CHF3및 CF4의 혼합가스를 이용하여 다결정 실리콘층을 에치 백함으로써 다결정 실리콘 컨택 플러그의 평탄도가 개선되고, 나아가 층간절연막을 추가로 전면 식각하여 컨택 플러그를 돌출시킴으로써 컨택 플러그의 함몰에 따른 컨택 실패의 문제를 해결할 수 있다.

Description

에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법{Forming method of a polysilicon contact plug using etch-back and manufacturing method of a semiconductor device using the same}
본 발명은 에치 백을 이용하여 다결정 실리콘으로 반도체 소자의 상하 도전층을 연결하는 컨택 플러그를 형성하는 방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자에서 상하 도전층을 전기적으로 연결하는 컨택은 다음과 같이 형성된다. 먼저, 하부 도전층 상에 층간절연막을 적층하고, 컨택을 형성할 위치의 층간절연막을 식각하여 하부 도전층을 노출하는 컨택홀을 형성한다. 이어서, 컨택홀을 메우도록 컨택홀과 층간절연막 전면에 도전성 물질을 증착하고, 층간절연막 상부의 도전성 물질을 원하는 형상으로 패터닝하여 상부 도전층을 형성함으로써 완료된다. 이때, 컨택홀의 종횡비가 크거나 컨택홀 내부를 메우는 물질과 상부 도전층의 물질을 다른 물질로 하고자 할 때에는, 위와 같이 도전성 물질을 패터닝하여 바로 상부 도전층으로 사용하지 않고, 컨택홀 내부에만 도전성 물질을 남기고 층간절연막 위에 증착된 도전성 물질은 전부 제거하게 된다. 이렇게 컨택홀 내부를 메우고 있는 것을 컨택 플러그라고 하며, 본 발명은 특히 이 컨택 플러그를 반도체 소자에서 많이 사용되는 다결정 실리콘으로 형성하는 경우에 관한 것이다.
이와 같이, 컨택 플러그를 형성하는 경우에는 층간절연막 상부에 증착된 도전성 물질을 제거해야 하는데, 이때 사용되는 대표적인 방법으로는 화학기계적 연마(chemical mechanical polishing)와 에치 백(etch-back)이 있다. 이중 화학기계적 연마는 제조단가가 비싸게 들뿐만 아니라 공정 안정성이 확보되지 않아 실제 양산에 적용하기에는 해결해야할 문제가 많다. 또한, 화학기계적 연마의 경우에는 웨이퍼 내에서의 위치에 따른 연마율의 차이가 커서 균일도가 떨어진다는 단점이 있다. 한편, 건식 식각인 에치 백의 경우에는 비용이 저렴한 반면, 컨택홀의 크기에 따라 식각율의 차이가 나서 균일도가 떨어진다는 단점이 있다.
특히, 종래의 에치 백을 이용하여 다결정 실리콘 컨택 플러그를 형성한 상태를 도시한 도 1을 보면, 하부 도전층(11) 위에 컨택홀이 형성된 층간절연막(13, 통상 실리콘 산화막으로 이루어진다)이 있고, 컨택홀에는 다결정 실리콘 컨택 플러그(15)가 형성되어 있다. 그런데, 도시된 바와 같이, 컨택 플러그(15)는 층간절연막과 수평을 이루지 못하고 약간 함몰되어 있다. 이는 다결정 실리콘을 Cl2나 SF6에 HBr이나 He을 혼합한 가스를 식각가스로 사용하여 식각할 때, 층간절연막(13) 위에 다결정 실리콘이 남지 않도록 과도식각하는 과정에서 컨택홀 내부를 메우는 다결정 실리콘이 식각되면서 함몰되기 때문이다. 이러한 컨택 플러그(15)의 함몰은 특히 컨택홀의 크기에 따라 식각율의 균일도가 떨어지는 경우에는 더욱 크게 될 수 있다.
도 1과 같이, 함몰된 다결정 실리콘 컨택 플러그(15)는 후속공정에서 많은 문제를 초래하는데, 이러한 문제점들 중의 하나는 도 2에 도시된 바와 같이, 상부층(19)의 패터닝시 특히 오정렬된 경우에 나타난다. 이를 상세히 설명하면 다음과 같다. 도 1과 같이 형성된 컨택 플러그(15)와 층간절연막(13) 상에 층간절연막(13)과 식각 선택비가 큰 식각정지막(17, 통상 층간절연막이 실리콘 산화막인 경우는 실리콘 질화막으로 이루어진다)을 적층하고 그 위에 제2의 층간절연막(19)을 적층한다. 이어서, 컨택 플러그(15)를 노출하는 제2의 컨택홀을 형성할 때, 도 2에 도시된 바와 같이 오정렬된 경우 층간절연막(13)의 모서리에 실리콘 질화막(17)의 스페이서(A)가 형성되어, 완성된 컨택의 컨택저항이 증가하거나 심할 경우 컨택 플러그(15)가 완전히 열려지지 않아 컨택이 실패할 수도 있다.
또한, 컨택 플러그(15)가 함몰된 경우에는 그 위에 적층되는 층의 평탄도가 떨어지고 따라서 위에 적층된 층의 패터닝이 어려워진다.
본 발명이 이루고자 하는 기술적 과제는 평탄도가 좋은 다결정 실리콘 컨택 플러그를 형성하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기의 다결정 실리콘 컨택 플러그 형성방법을 이용한 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 다결정 실리콘으로 컨택 플러그를 형성한 경우의 단면도이다.
도 2는 도 1과 같은 구조의 컨택 플러그 상에 컨택을 형성할 때의 문제점을 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 일실시예에 따라 다결정 실리콘으로 컨택 플러그를 형성하는 과정을 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따라 다결정 실리콘으로 컨택 플러그를 형성하는 과정을 도시한 단면도들이다.
도 6 내지 도 12는 본 발명의 다결정 실리콘 컨택 플러그 형성방법을 이용하여 반도체 메모리 소자를 제조하는 과정을 도시한 단면도들이다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 다결정 실리콘 컨택 플러그 형성방법은, 하부 도전층 상에 실리콘 산화막을 적층하고 식각하여 컨택을 형성하고자 하는 부위의 하부 도전층을 노출하는 컨택홀을 형성한 후, 컨택홀을 메우도록 컨택홀 및 실리콘 산화막의 전면에 다결정 실리콘층을 적층하고, 다결정 실리콘층을 SF6, CHF3및 CF4의 혼합가스를 이용하여 에치 백함으로써 실리콘 산화막을 노출하고 컨택 플러그를 형성한다.
즉, 본 발명에서는 다결정 실리콘층의 에치 백시 새로운 식각가스인 SF6, CHF3및 CF4의 혼합가스를 이용하여 에치 백함으로써 다결정 실리콘 컨택 플러그의 함몰을 방지할 수 있다.
또한, 본 발명의 실시예에 따르면 다결정 실리콘 컨택 플러그의 형성방법은,하부 도전층 상에 층간절연막을 적층하고 식각하여 컨택을 형성하고자 하는 부위의 하부 도전층을 노출하는 컨택홀을 형성한 후, 컨택홀을 메우도록 컨택홀 및 층간절연막의 전면에 다결정 실리콘층을 적층하고 에치 백함으로써 층간절연막을 노출하고 컨택 플러그를 형성한 다음, 노출된 층간절연막을 전면 식각하여 부분적으로 제거함으로써 컨택 플러그를 층간절연막 표면으로부터 돌출시킨다.
즉, 컨택 플러그가 형성된 후 층간절연막을 소정 두께 만큼 제거하여 컨택 플러그를 돌출시킴으로써 다결정 컨택 플러그의 함몰을 방지할 수 있다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 트랜지스터, 하부전극 컨택용 패드 및 비트라인이 형성된 반도체 기판 상에 층간절연막을 적층하고 식각하여 하부전극 컨택용 패드를 노출하는 하부전극 컨택홀을 형성한다. 이어서, 하부전극 컨택홀을 메우도록 하부전극 컨택홀 및 층간절연막의 전면에 다결정 실리콘층을 적층하고 에치 백함으로써 층간절연막을 노출하고 하부전극 컨택 플러그를 형성한다. 이어서, 노출된 층간절연막을 전면 식각하여 부분적으로 제거함으로써 하부전극 컨택 플러그를 돌출시키고, 돌출된 하부전극 컨택 플러그 상에 하부전극, 유전막 및 상부전극을 형성함으로써 반도체 소자를 완성한다.
이와 같이, 본 발명에 따르면, 다결정 실리콘층을 SF6, CHF3및 CF4의 혼합가스를 이용하여 에치 백하거나, 다결정 실리콘 컨택 플러그의 형성 후, 층간절연막을 부분적으로 제거하여 컨택 플러그를 돌출시킴으로써, 단순한 공정으로 다결정실리콘 컨택 플러그의 함몰을 방지하고, 평탄도가 개선된 다결정 실리콘 컨택 플러그를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
다결정 실리콘 컨택 플러그 형성방법
< 제1 실시예 >
도 3 및 도 4는 본 실시예에 따라 다결정 실리콘으로 이루어진 컨택 플러그를 형성하는 과정을 도시한 단면도들이다.
도 3에 도시된 바와 같이, 하부도전층(21) 상에 실리콘 산화막으로 이루어진 층간절연막(24)을 적층하고 컨택을 형성하고자 하는 부위를 식각하여 하부도전층(21)을 노출하는 컨택홀을 형성한다. 이때 하부도전층(21)은 트랜지스터의 소스 영역이나 드레인 영역이 될 수 있고, 배선을 위한 도전층 패턴일 수도 있다. 이어서, 컨택홀과 층간절연막(24) 전면에 다결정 실리콘(25)을 증착하여 컨택홀을 메운다.
이어서, 도 4에 도시된 바와 같이, 층간절연막(24) 상에 증착된 다결정 실리콘(25)을 제거하고 평탄화하여 컨택 플러그(26)를 형성하는데, 이 평탄화 과정을 본 실시예에서는 SF6, CHF3및 CF4의 혼합가스를 이용하여 자기(磁氣) 반응성 이온 식각(magnetic enhanced reactive ion etch) 방식으로 층간절연막(24)이 노출될 때까지 다결정 실리콘(25)을 에치 백함으로써 수행한다.
식각가스인 SF6, CHF3및 CF4의 혼합가스중, 실제 다결정 실리콘(25)의 식각율에 영향을 미치는 것은 SF6로서, 이 SF6가스의 유량이 증가할수록 다결정 실리콘(25)의 식각율이 증가하고(예컨대, SF6의 유량이 10, 15 및 20 sccm일 때 각각 식각율은 1100, 1300 및 1600 Å/min이다), 그에 따라 다결정 실리콘 컨택 플러그(26)의 함몰이 현저해진다. 그리고, SF6, CHF3및 CF4의 혼합가스중, CHF3및 CF4가스는 다결정 실리콘(25)의 식각율에는 영향을 미치지 않고, 층간절연막(24)인 실리콘 산화막의 식각율을 증가시킴으로써 결과적으로 도 4에 도시한 바와 같이 함몰이 거의 없는 평탄한 다결정 실리콘 컨택 플러그가 얻어진다. 식각 프로파일의 제어가 용이한 SF6, CHF3및 CF4의 바람직한 유량은 각각, 5∼20, 10∼40 및 10∼40 sccm으로, 응용에 따라 필요한 범위에서 조절한다.
한편, 본 실시예에서 사용한 자기 반응성 이온 식각장비의 다른 공정조건은 다음과 같다. 즉, 압력은 3∼200 mTorr, 기판온도는 0∼60℃, RF 전력은 150∼600 W, 자기장은 0G(즉, 자기장을 인가하지 않음) 내지 60 G로 설정하고 수행하였는데, 수 차례의 실험결과 나타난 공정조건들에 따른 영향을 살펴보면 다음과 같다. 먼저, 압력은 낮을수록 식각의 균일도가 좋아졌으며, 20 mTorr에서 2% 정도의 편차를 보였고, 자기장은 30 G에서 균일도가 가장 양호하였다. 나머지 RF 전력과 온도에 의한 영향은 미미하였다.
이와 같이 SF6, CHF3및 CF4의 혼합가스를 이용하여 다결정 실리콘(25)과 층간절연막(24)을 에치 백한 본 실시예에 따르면, 종래의 다결정 실리콘만을 식각하는 SF6나, Cl2만(또는 이들에 He이나 HBr을 혼합한 가스)을 사용한 경우에 비해 평탄도가 훨씬 개선된 결과를 보인다.
한편, 본 실시예에서는 자기 반응성 이온 식각 방식을 이용하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기한 식각가스를 사용하여 다른 식각장비 예컨대, 플라즈마 식각이나, 자기장을 인가하지 않는 반응성 이온 식각 등의 일반적인 건식식각을 이용할 수도 있다.
< 제2 실시예 >
도 5a 내지 도 5c는 본 실시예의 다결정 실리콘 컨택 플러그 형성방법을 설명하기 위해 도시한 단면도들이다. 본 실시예에서는 다결정 실리콘으로 이루어진 컨택 플러그를 형성한 후, 노출된 층간절연막을 소정 두께 만큼 제거함으로써 컨택 플러그가 약간 돌출되도록 한다. 이렇게 컨택 플러그를 돌출시키는 이유는, 전술한 제1 실시예에서와 같이 평탄도가 좋은 컨택 플러그가 얻어지더라도, 컨택홀의 면적에 따라 다결정 실리콘의 식각율의 차이가 나고 경우에 따라서 함몰이 발생할 수 있는 에치 백의 단점을 보완하기 위해서이다. 컨택 플러그가 약간 돌출하면, 상부도전층과의 접촉면적이 증가하고 도 2에서와 같은 컨택 플러그(15)의 노출을 방해하는 질화막 스페이서(A)가 생기지 않으므로 컨택 실패의 가능성이 줄어든다.
먼저, 전술한 제1 실시예에서와 같이 하부도전층 상에 층간절연막을 적층하고 식각하여 컨택홀을 형성한다. 이어서, 다결정 실리콘을 증착하여 컨택홀을 메운 다음, 에치 백하여 다결정 실리콘 컨택 플러그를 형성한다. 즉, 본 실시예는 전술한 제1 실시예(도 4)에 연속하여 수행한다. 그러나, 본 실시예에 의해 표현되는 본 발명이 반드시 제1 실시예에 연속하여 수행하여야 하는 것은 아니다. 즉, 다결정 실리콘의 에치 백을 제1 실시예에서와 같이 SF6, CHF3및 CF4의 혼합가스를 이용하여야만 하는 것은 아니고 종래의 식각가스를 이용하여 에치 백하여도 되고, 층간절연막이 제1 실시예에서와 같이 반드시 실리콘 산화막으로 이루어져야 할 필요도 없다.
도 4와 같이 형성된 층간절연막(24)과 다결정 실리콘 컨택 플러그(26)에 대하여, 층간절연막(24)을 소정 두께 만큼 전면 식각하여 컨택 플러그(26)를 돌출시킨다. 이 전면 식각은 층간절연막(24)의 재질에 따라 적절한 식각가스 또는 식각용액을 사용하여 건식 또는 습식으로 소정 시간 식각함으로써 수행된다. 본 실시예에서는 전술한 제1 실시예에서와 같이 층간절연막(24)이 실리콘 산화막인 경우에 적절한 식각방법을 설명한다.
먼저, 건식식각으로서 실리콘 산화막을 전면 식각하는 경우, 일반적인 식각가스인 CF4, CHF3또는 C2F4가스를 사용하면 되는데, 본 실시예에서는 특히 CHF3와 CF4가스 또는 이들의 혼합가스를 이용하여 식각하는 방법을 설명한다.
먼저, CHF3가스만을 사용하는 경우에는 도 5b에 도시된 바와 같이 층간절연막만이 식각되어(24b) 컨택 플러그가 돌출되기는 하지만(26b), 다결정 실리콘으로 이루어진 컨택 플러그(26b)의 모서리가 그대로 남아있어 평탄도는 떨어진다.
CF4가스만을 사용하는 경우에는 도 5c에 도시된 바와 같이, 컨택 플러그의 모서리와 함께 층간절연막의 모서리도 선택적으로 식각되어(24c) 컨택 플러그(26c)와 층간절연막(24c)의 경계부에 홈이 생겨 역시 평탄도가 떨어진다.
한편, CHF3및 CF4의 혼합가스를 사용하면 도 5a에 도시된 바와 같이, 실리콘 산화막으로 이루어진 층간절연막과 함께 다결정 실리콘으로 이루어진 컨택 플러그의 모서리가 식각되어(26a) 컨택 플러그(26a)가 돌출되면서 평탄도도 우수하게 되므로 CHF3및 CF4의 혼합가스를 이용한 건식식각이 바람직하다.
본 실시예에서 층간절연막의 건식식각에는 전술한 제1 실시예에서와 같이 자기 반응성 이온 식각장비를 사용했으며, 동일한 공정조건으로 실험한 결과 그 프로파일은 제1 실시예에서와 마찬가지로 압력은 낮을수록, 자기장은 30 G정도에서 가장 양호하였다. 이때, CHF3및 CF4의 혼합가스의 유량은 각각 5∼100 및 5∼50 sccm이고, 그 비는 2 : 1일 때에 프로파일이 가장 양호하였다.
다음으로, 습식식각에 의해 층간절연막(24)을 식각하는 경우는, 실리콘 산화막의 일반적인 식각용액인 NH4F와 HF의 혼합용액으로 습식식각하면, 도 5a와 같은 프로파일의 컨택 플러그(26a)와 층간절연막(24a)이 얻어진다.
이와 같이 본 실시예에 따르면, 층간절연막을 추가로 전면 식각함으로써 다결정 실리콘 컨택 플러그를 돌출시키고 그 프로파일의 제어가 가능하여 바람직한 형상의 컨택 플러그를 얻을 수 있다.
다결정 실리콘 컨택 플러그를 가지는 반도체 소자의 제조방법
< 제3 실시예 >
도 6 내지 도 12는 상술한 실시예들의 다결정 실리콘 컨택 플러그 형성방법을 이용하여 반도체 소자를 제조하는 과정을 도시한 단면도들이다. 본 실시예에서 제시하는 것은 반도체 소자중 메모리 소자, 특히 단위 셀이 하나의 트랜지스터와 하나의 커패시터로 이루어지는 DRAM 소자이지만, 본 발명의 다결정 실리콘 컨택 플러그 형성방법은 도전층간 연결을 위한 컨택을 필요로하는 모든 반도체 소자에 적용가능하다.
먼저, 도 6에 도시된 바와 같이, 소자 분리막(33)이 형성된 반도체 기판(31) 상에, 측벽 스페이서(41)가 형성된 게이트 전극(39), 소스/드레인 영역(37/35)을 형성한 후, 실리콘 산화막으로 이루어진 제1 층간절연막을 적층하고 식각하여(43) 소스/드레인 영역(37/35)을 노출하는 컨택홀을 형성한다. 이어서, 컨택홀을 메우도록 전면에 다결정 실리콘(45)을 증착한다.
이어서, 다결정 실리콘(45)을 에치 백하여 도 7과 같이 제1 층간절연막(43)을 노출하고 컨택 플러그(46)를 형성한다. 드레인 영역(35) 상에 형성된 컨택 플러그(46)는 비트라인을 위한 컨택 플러그이고, 소스 영역(37) 상에 형성된 컨택 플러그(46)는 하부전극 컨택을 위한 패드가 된다. 이때, 비트라인을 위한 컨택 플러그와 하부전극 컨택용 패드는 도면에 도시된 바와 같이 동일 평면 상에 형성되지 않을 수도 있으나, 여기서는 편의상 동일 평면 상에 형성되는 것으로 도시하고 설명한다.
다결정 실리콘(45)의 에치 백은 전술한 제1 실시예와 같이 SF6, CHF3및 CF4의 혼합가스를 이용하여 수행하거나, 이어서 제2 실시예와 같이 제1 층간절연막(43)을 전면 식각하여 컨택 플러그(46)를 돌출시키는 과정을 포함할 수 있다.
이어서, 도 8에 도시된 바와 같이, 다결정 실리콘이나 다결정 실리콘과 금속 실리사이드의 적층막 등의 도전성 물질을 적층하고 식각하여 비트라인(47)을 형성하고, 전면에 제2 층간절연막을 적층한다. 제2 층간절연막은 실리콘 산화막의 단일층으로 할 수도 있으나, 본 실시예에서는 유동성이 좋은 BPSG(Boron Phosphorus Silicate Glass)막(50)과 캡핑막으로서 막구조가 치밀한 고온 산화막(High Temperature Oxide; 52)의 이중막으로 한다.
이어서, 도 9에 도시된 바와 같이, 하부전극과 연결되는 컨택을 형성하기 위하여 제2 층간절연막(50, 52)을 식각하여 컨택홀을 형성하고, 이 컨택홀을 메우도록 전면에 다결정 실리콘(55)을 증착한다. 이때, 이후의 식각과정에서 제2 층간절연막 특히, BPSG막(50)이 식각되는 것을 방지하기 위하여 실리콘 질화막으로 이루어진 측벽 스페이서(53)를 형성하고, 다결정 실리콘(55)을 증착할 수도 있다.
이어서, 도 10에 도시된 바와 같이, 전술한 제1 실시예 및 제2 실시예의 방법으로 다결정 실리콘(55)을 에치 백하고 제2 층간절연막(52)을 전면 식각하여, 하부전극용 컨택 플러그(56)를 형성한다. 그리고 전면에 식각정지막인 실리콘 질화막(58)을 적층한다.
이어서, 도 11에 도시된 바와 같이, 전면에 제3 층간절연막을 적층하고 식각하여(59) 하부전극이 형성될 영역에 하부전극 컨택 플러그(56)를 노출하는 홀을 형성한다. 이 홀의 형성은 제3 층간절연막을 식각정지막(58)이 노출될 때까지 식각하고, 식각정지막(58)을 마저 식각하여 제2 층간절연막(50) 및 하부전극 컨택 플러그(56)를 노출함으로써 수행된다. 그리고, 전면에 하부전극이 될 도전층(61)을 소정 두께로 증착한다.
이어서, 도 12에 도시된 바와 같이, 하부전극(62)을 패터닝하여 완성하고, 그 위에 유전막(63) 및 상부전극(65)을 증착함으로써 반도체 소자를 완성한다. 여기서, 하부전극(62)의 형상은 실린더형으로 하였지만, 단순 스택형이나 핀(fin)형으로 형성할 수도 있고, 표면에 반구형 그레인 실리콘을 형성할 수도 있다.
이와 같이 본 실시예에 따르면, 특히 하부전극 컨택 플러그를 돌출시킴으로써, 컨택 실패의 가능성이 줄어든다.
한편, 상술한 본 실시예에서는 게이트 전극의 측벽에 스페이서(41)가 형성되어 있고 이를 이용하여 자기정렬 방식으로 컨택을 형성하였지만, 집적도가 낮거나 정렬이 크게 문제되지 않는 경우에는 자기정렬 방식을 사용하지 않아도 된다. 또한, 커패시터 하부전극(62)을 위한 컨택을 패드(46)와 컨택 플러그(56)의 두 단계로 형성했지만, 단차가 크지 않은 경우라면 패드(46)를 형성하지 않고 바로 제2 층간절연막(50, 52)과 제1 층간절연막(43)을 식각하여 하나의 컨택 플러그로도 형성할 수 있다.
이상 상술한 바와 같이 본 발명에 따르면, SF6, CHF3및 CF4의 혼합가스를 이용하여 다결정 실리콘층을 에치 백함으로써 다결정 실리콘 컨택 플러그의 평탄도가 개선되고, 나아가 층간절연막을 추가로 전면 식각하여 컨택 플러그를 돌출시킴으로써 컨택 플러그의 함몰에 따른 컨택 실패의 문제를 해결할 수 있다.

Claims (19)

  1. (a) 하부 도전층 상에 실리콘 산화막을 적층하는 단계;
    (b) 상기 실리콘 산화막을 식각하여 컨택을 형성하고자 하는 부위의 상기 하부 도전층을 노출하는 컨택홀을 형성하는 단계;
    (c) 상기 컨택홀을 메우도록 상기 컨택홀 및 실리콘 산화막의 전면에 다결정 실리콘층을 적층하는 단계; 및
    (d) 상기 실리콘 산화막 상에 증착된 다결정 실리콘층을 SF6, CHF3및 CF4의 혼합가스를 이용하여 에치 백함으로써 상기 실리콘 산화막을 노출하고 다결정 실리콘으로 이루어진 컨택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  2. 제1항에 있어서, 상기 (d) 단계의 SF6, CHF3및 CF4의 유량은 각각 5∼20 sccm, 10∼40 sccm 및 10∼40 sccm인 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  3. 제1항에 있어서, 상기 (d) 단계 이후에,
    (e1) CHF3및 CF4의 혼합가스를 이용하여 상기 실리콘 산화막을 에치 백하여 부분적으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  4. 제3항에 있어서, 상기 (d) 및 (e1) 단계는 인시튜로 수행되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  5. 제3항에 있어서, 상기 (e1) 단계에서 상기 CHF3및 CF4의 유량은 각각 5∼100 sccm, 5∼50 sccm인 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  6. 제1항에 있어서, 상기 (d) 단계 이후에,
    (e2) NH4F 및 HF의 혼합용액을 이용하여 상기 실리콘 산화막을 습식식각하여 부분적으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  7. (a) 하부 도전층 상에 층간절연막을 적층하는 단계;
    (b) 상기 층간절연막을 식각하여 컨택을 형성하고자 하는 부위의 상기 하부도전층을 노출하는 컨택홀을 형성하는 단계;
    (c) 상기 컨택홀을 메우도록 상기 컨택홀 및 층간절연막의 전면에 다결정 실리콘층을 적층하는 단계;
    (d) 상기 다결정 실리콘층을 에치 백함으로써 상기 층간절연막을 노출하고 다결정 실리콘으로 이루어진 컨택 플러그를 형성하는 단계; 및
    (e) 상기 노출된 층간절연막을 전면 식각하여 부분적으로 제거함으로써 상기 컨택 플러그를 상기 층간절연막 표면으로부터 돌출시키는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  8. 제7항에 있어서, 상기 (d) 단계의 에치 백은 SF6, CHF3및 CF4의 혼합가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  9. 제7항에 있어서, 상기 (d) 단계의 에치 백은 Cl2와 HBr의 혼합가스, SF6와 He의 혼합가스, 또는 Cl2와 He의 혼합가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  10. 제7항에 있어서, 상기 층간절연막은 실리콘 산화막으로 이루어지고, 상기 (e) 단계의 전면 식각은 CHF3, CF4, 또는 CHF3및 CF4의 혼합가스를 이용하여 상기 층간절연막을 에치 백함으로써 수행되는 것을 특징으로 하는 반도체 소자의 컨택플러그 형성방법.
  11. 제10항에 있어서, 상기 (d) 및 (e) 단계는 인시튜로 수행되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  12. 제7항에 있어서, 상기 층간절연막은 실리콘 산화막으로 이루어지고, 상기 (e) 단계의 전면 식각은 NH4F 및 HF의 혼합용액을 이용하여 상기 층간절연막을 습식식각함으로써 수행되는 것을 특징으로 하는 반도체 소자의 컨택 플러그 형성방법.
  13. (a) 하부에 트랜지스터, 하부전극 컨택용 패드 및 비트라인이 형성된 반도체 기판 상에 층간절연막을 적층하는 단계;
    (b) 상기 층간절연막을 식각하여 상기 하부전극 컨택용 패드를 노출하는 하부전극 컨택홀을 형성하는 단계;
    (c) 상기 하부전극 컨택홀을 메우도록 상기 하부전극 컨택홀 및 층간절연막의 전면에 다결정 실리콘층을 적층하는 단계;
    (d) 상기 다결정 실리콘층을 에치 백함으로써 상기 층간절연막을 노출하고 다결정 실리콘으로 이루어진 하부전극 컨택 플러그를 형성하는 단계;
    (e) 상기 노출된 층간절연막을 전면 식각하여 부분적으로 제거함으로써 상기 하부전극 컨택 플러그를 돌출시키는 단계; 및
    (f) 상기 하부전극 컨택 플러그 상에 하부전극, 유전막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 (d) 단계의 에치 백은 SF6, CHF3및 CF4의 혼합가스를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 층간절연막은 실리콘 산화막으로 이루어지고, 상기 (e) 단계의 전면 식각은 CHF3및 CF4의 혼합가스를 이용하여 상기 층간절연막을 에치 백함으로써 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 층간절연막은 실리콘 산화막으로 이루어지고, 상기 (e) 단계의 전면 식각은 NH4F 및 HF의 혼합용액을 이용하여 상기 층간절연막을 습식식각함으로써 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제13항에 있어서, 상기 하부전극 컨택용 패드는 상기 반도체 기판의 표면보다 높게 돌출된 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제13항에 있어서, 상기 층간절연막은 BPSG막과 고온 산화막의 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제18항에 있어서, 상기 (b) 단계와 (c) 단계의 사이에, 상기 하부전극 컨택홀의 측벽에 실리콘 질화막으로 이루어진 측벽 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
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