JP2000082750A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000082750A
JP2000082750A JP11065159A JP6515999A JP2000082750A JP 2000082750 A JP2000082750 A JP 2000082750A JP 11065159 A JP11065159 A JP 11065159A JP 6515999 A JP6515999 A JP 6515999A JP 2000082750 A JP2000082750 A JP 2000082750A
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layer
film
etching
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silicon oxide
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Yasuharu Miyagawa
康陽 宮川
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 半導体装置の微細化に対応し、素子分離特性
の劣化を抑えたコンタクトホールの形成が可能である半
導体装置の製造方法を提供する。 【解決手段】 第１層１０１上に形成されたトランスフ
ァゲート１０４を覆うように第２層１０５および第３層
１０８を順次積層し、第２層１０５をエッチングストッ
パーとして第３層１０８をエッチングし、絶縁性材料膜
１１２を堆積させ、絶縁性材料膜およびその下方の第２
層１０５に対して異方的にエッチングし第１層１０１を
露出させることによりコンタクトホール１１３を形成す
る工程を含む半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、コンタクトホ
ールを形成する工程を含む半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】基板上に複数の薄膜を形成することによ
り製造される半導体装置においては、上層の配線と下層
の電極や配線とを接続する場合、接続のためのコンタク
トホールが一般に形成される。このコンタクトホール
は、一般に、リソグラフィにより、上層上にレジストパ
ターンを形成し、次いで下層が露出するまでエッチング
を行うことによって形成される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、レジストパターンの形成の
際にずれが生じたり、エッチングストッパーとして用い
る窒化シリコン膜のエッチング時のオーバーエッチング
により、素子分離部の酸化シリコン膜の一部が削られて
しまったりすることがある。これに対して、素子特性の
劣化や製造歩留まりの低下を防ぐため、合わせ余裕を考
慮して半導体装置の構造が決定されている。
【０００４】半導体装置の微細化に伴い、素子分離領域
間の活性化領域の幅、トランスファゲートの幅、コンタ
クトホールの寸法などの半導体装置の構造の寸法は縮小
の一途をたどっている。しかし、合わせ余裕はスケーリ
ングされないので、この合わせ余裕が半導体装置の微細
化を妨げる要因の一つとなっている。
【０００５】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、合わせ余裕が少なくとも安定
にコンタクトホールを開口でき、従って、半導体の微細
化に対応し、素子分離特性の劣化を抑えたコンタクトホ
ールの形成が可能である半導体装置の製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明は上述した課題を
解決するために、第１層上に形成された複数のゲート電
極を覆うように少なくとも第２層および第３層を順次積
層する積層工程と、ゲート電極間に開口部を形成すると
ともに第２層をエッチングストッパーとして第３層をエ
ッチングする第１エッチング工程と、開口部の側壁およ
び底部にエッチングストッパーとして機能する膜厚の絶
縁性材料膜を堆積させる堆積工程と、開口部の底部に堆
積した絶縁性材料膜およびその下方の第２層に対して異
方的にエッチングし第１層を露出させることによりコン
タクトホールを形成する第２エッチング工程、とをから
なるコンタクトホールの形成工程を含むことを特徴とす
る半導体装置の製造方法を提供する。
【０００７】以下、本発明について詳細に説明する。
【０００８】一般に、第１層上に少なくとも第２層およ
び第３層を積層してなる半導体装置において、第１層上
にコンタクトホールを開口させる場合には、第２層をエ
ッチングストッパーとして第３層をエッチングし、次い
で第２層を異方的にエッチングすることによって第１層
上にコンタクトホールが開口される。具体的な例をとっ
て説明すると、シリコン基板上に窒化シリコン膜および
酸化シリコン膜が積層された半導体装置においては、シ
リコン基板上にコンタクトホールを開口させる場合に
は、窒化シリコン膜をエッチングストッパーとして酸化
シリコン膜をエッチングし、次いで窒化シリコン膜を異
方的にエッチングすることによってシリコン基板上にコ
ンタクトホールが開口される。
【０００９】この方法においては、窒化シリコン膜など
の第２層をエッチングするとき、ストッパーとなる層が
ないため、オーバーエッチングが起こりやすく、コンタ
クトホールに導電性材料を埋めこんだときに、コンタク
トホールに隣接するトランスファゲートなどの構造物と
の絶縁性が低下することがある。
【００１０】本発明によれば、第２層をストッパーとし
て第３層のエッチングを行った後、先に形成された開口
部内に適切な厚さの絶縁性材料膜を形成させてから第２
層のエッチングを行うので、オーバーエッチングが防止
される。
【００１１】また、本発明によれば、開口部内に適切な
厚さの絶縁性材料膜を形成させることによってコンタク
トホールの第１層上の寸法が小さくなるので、開口位置
のずれに対する許容度が大きくなる。
【００１２】ここで、適切な厚さとは、開口部を完全に
塞がず、かつエッチングストッパーとして機能する膜厚
を意味する。また、トランスファゲートの間にコンタク
トホールを開口する場合には、トランスファゲートの間
を完全に塞がず、コンタクトホール内に埋め込まれるこ
とになる導電性材料（これによりビット線、キャパシタ
電極等が形成される）とトランスファゲートとの間の絶
縁を確保でき、かつトランスファゲートに平行な方向に
おける絶縁性材料膜の堆積後の開口部の径が、コンタク
トホールが形成された活性化領域の同方向における長さ
よりも短くなるような膜厚であることが好ましい。
【００１３】本発明によれば、合わせ余裕が少なくとも
安定にコンタクトホールを形成できるので、半導体装置
の微細化に対応し、素子分離特性の劣化を抑えたコンタ
クトホールの形成が可能である。
【００１４】なお、本明細書において「塞がず」の用語
は、開口部やトランスファゲート間の溝を完全に埋めこ
んでしまわないことを意味する。すなわち、開口部やト
ランスファゲート間の溝の側壁および底部に絶縁性材料
膜が堆積してもなお開口部あるいは溝と認められる形状
を維持していることを意味する。
【００１５】本発明の製造方法においては、エッチング
の際に２層のエッチングストッパー膜を用いてもよい。
すなわち、積層工程が、前記第１層上に少なくとも第２
層、第３層および第４層を積層する工程であり、第１エ
ッチング工程が、開口部を形成し、第３層をエッチング
ストッパーとして第４層をエッチングし、かつ、露出し
た第３層を第２層をエッチングストッパーとして異方的
にエッチングする工程であってもよい。
【００１６】第２層、第３層および第４層を構成する材
料は、半導体装置の製造に使用できるものであれば制限
はないが、互いに隣接する層の材料は同じではない。例
としては、第２層が酸化シリコン膜であり、第３層が窒
化シリコン膜であり、第４層が酸化シリコン膜である組
み合わせが挙げられる。
【００１７】第１層は、通常には、複数のトランスファ
ゲートを有するシリコン基板である。通常には、複数の
トランスファゲートは略平行に配置され、素子分離領域
により画定される活性化領域上を横切るように形成され
る。素子分離領域は、シリコン基板上に、シャロートレ
ンチ法やLOCOS法などによって形成される。トランスフ
ァゲートを形成したシリコン基板には、トランスファゲ
ートにサイドウォールを形成してからイオンプランテー
ションなどによりイオン注入することができる。サイド
ウォールは、トランスファゲートを形成したシリコン基
板上に酸化シリコン膜および多結晶シリコン膜または窒
化シリコン膜を順次堆積させ、多結晶シリコン膜または
窒化シリコン膜を適当な程度まで異方的にエッチングす
ることにより形成することができる。イオン注入後、多
結晶シリコン膜または窒化シリコン膜を酸化シリコン膜
をストッパーとして除くことにより、酸化シリコン膜を
第２層として使用できる。
【００１８】コンタクトホールは、トランスファゲート
の間だけではなく、トランスファゲート上に開口される
ことがある。本発明は、このような場合においても好適
な製造方法でもある。すなわち、上記製造方法におい
て、トランスファゲート上に積載されたオフセット絶縁
膜が窒化シリコン膜からなり、コンタクトホールがトラ
ンスファゲートの間とトランスファゲート上に形成さ
れ、第１エッチング工程において、第３層の窒化シリコ
ン膜を第２層の酸化シリコン膜をエッチングストッパー
として異方的にエッチングするとともに、トランスファ
ゲート上のオフセット絶縁膜の残膜厚が第２層の酸化シ
リコン膜の膜厚とほぼ同じになるまでオフセット絶縁膜
を異方的にエッチングし、第２エッチング工程におい
て、前記穴の底部の絶縁性材料膜およびその下方の第２
層ならびにオフセット絶縁膜を異方的にエッチングし第
１層およびトランスファゲートを露出させることを特徴
とする製造方法が提供される。
【００１９】この製造方法によれば、トランスファゲー
トの間のシリコン基板上とトランスファゲート上とに同
時にコンタクトホールを開口することができ、リソグラ
フィの工程の増加を抑えた半導体装置の製造が可能にな
る。
【００２０】窒化シリコン膜（第３層）を酸化シリコン
膜（第２層）をエッチングストッパーとして異方的にエ
ッチングするとともに、トランスファゲート上のオフセ
ット絶縁膜の残膜厚が酸化シリコン膜（第２層）の膜厚
とほぼ同じになるまでオフセット絶縁膜を異方的にエッ
チングする方法は、次の通りである。窒化シリコン膜
（第３層）を酸化シリコン膜（第２層）をエッチングス
トッパーとしてエッチングする際のオーバーエッチング
時間で、オフセット絶縁膜の残膜厚が酸化シリコン膜
（第２層）とほぼ同じとなるように、オフセット絶縁膜
初期膜厚およびオバーエッチング時間を設定して、エッ
チングを行う方法が挙げられる。
【００２１】オフセット絶縁膜は、上層が窒化シリコン
膜、下層が酸化シリコン膜からなる二層膜から構成され
てもよい。
【００２２】本発明において、絶縁性材料は、開口部内
に堆積させることができ、半導体装置で使用するのに適
した絶縁性を有するものであれば特に制限されない。こ
のような、絶縁性材料の例としては、酸化シリコンまた
は窒化シリコン等が挙げられる。
【００２３】第２エッチング工程は、前記穴の底部の前
記絶縁性材料層およびその下方の前記第２層を異方的に
一括エッチングして前記第１層を露出させる工程であっ
てもよい。
【００２４】絶縁性材料と第２層の材料が異なっている
場合には、第２エッチング工程は、開口部の底部の絶縁
性材料層を第２層をエッチングストッパーとしてエッチ
ングし、次いで露出した第２層を異方的にエッチングし
て第１層を露出させる工程であってもよい。このように
すると、第２層に対して十分なオーバーエッチングが施
される条件であっても、第２層のみをエッチングするの
で、オーバーエッチングに要する時間が少なくなり、結
果としてシリコン基板など第１層がプラズマ照射される
時間が低減され、第１層に対する損傷を低減したコンタ
クトホールの形成が可能である。
【００２５】本発明の製造方法は、半導体記憶装置のよ
うにトランスファゲートの間およびトランスファゲート
上にコンタクトホールを開口することが必要な半導体装
置の製造方法に適している。
【００２６】
【発明の実施の形態】＜第１実施態様＞図１〜１３は第
１実施態様の各工程を示すものである。以下、図１〜１
３に従って説明する。
【００２７】（ａ）図１に示すように、シリコン基板１
０１にシャロートレンチ法により素子分離領域１０２を
形成した後、オフセット窒化シリコン膜１０３を積載し
たトランスファゲート１０４を、通常のリソグラフィお
よびエッチングにより形成する。次いで、マスクパター
ンを通常のリソグラフィで形成して、イオンプランテー
ション(以下、I/Iと略する)によりｎ型不純物をシリコ
ン基板１０１に注入する。なお、簡単のため、I/I時の
レジストパターンは図示していない。 （ｂ）図２に示すように、酸化シリコン膜１０５、多結
晶シリコン膜１０６を順次堆積させる。
【００２８】（ｃ）図３に示すように、例えば放電周波
数2.45 GHzのECRプラズマエッチング装置を、圧力=5 mT
orr、反応ガス流量 Cl２=100 cc/min、マイクロ波パワ
ー=300 W、電極温度=20℃の条件で用いて、多結晶シリ
コン膜１０６を異方的にエッチングすることにより、サ
イドウォール１０７を形成する。なお、酸化シリコン膜
１０５とエッチング後に残る多結晶シリコン膜１０６の
厚さの合計が目標とするサイドウォール１０７の厚さと
なるように多結晶シリコン膜１０６の厚さが設定され
る。次いで、マスクパターンを通常のリソグラフィーで
形成して、ｎ型不純物とｐ型不純物とをそれぞれI/Iに
より、シリコン基板１０１に注入する。なお、図面簡素
化のため、I/I時のレジストパターンは図示していな
い。
【００２９】（ｄ）図４に示すように、例えば放電周波
数2.45 GHzのマイクロ波ダウンフローエッチング装置
を、圧力=40 Pa、反応ガス流量 CF４/O２/Cl２=175/125
/40 cc/min、マイクロ波パワー=500 W、電極温度=20℃
の条件で用いて、十分な酸化シリコンに対する多結晶シ
リコンの選択比を確保して、サイドウォール１０７の多
結晶シリコン膜を等方的にエッチングする。次いで、メ
モリーセルアレイ部のトランスファゲート１０４間の溝
２００を完全に塞がず、かつストッパーとして機能する
膜厚の窒化シリコン膜１０８を堆積させる。
【００３０】（ｅ）図５に示すように、メモリーセルア
レイ部のみをカバーするパターンのレジスト１０９を通
常のリソグラフィーで形成し、例えば放電周波数2.45 G
Hzのマイクロ波ダウンフローエッチング装置を、圧力=8
0 Pa、反応ガス流量 CF４/O２/Cl２/N２=270/270/80/16
0 cc/min、マイクロ波パワー=600 W、電極温度=20℃の
条件で用いて、十分な酸化シリコンに対する窒化シリコ
ンの選択比を確保して、窒化シリコン膜１０８を等方的
にエッチングする。
【００３１】（ｆ）図６に示すように、レジスト１０９
を灰化して酸化シリコン膜１１０を堆積させ、化学機械
研磨法（以下、CMPと略する）により平坦化する。
【００３２】（ｇ）図７に示すように、通常のリソグラ
フィにより、メモリーセルアレイ部のトランスファゲー
ト１０４の間に開口する開口部パターンのレジスト１１
１を用意し、開口部を形成する。次いで、例えばマグネ
トロンエッチング装置を、圧力=40 mTorr、反応ガス流
量 C４F８/Ar/CO=16/400/300 cc/min、RFパワー=1300
W、電極温度=20℃の条件で用いて、窒化シリコン膜１０
８をストッパーとして酸化シリコン膜１１０をエッチン
グした後、例えば電子サイクロトロン共鳴型エッチング
装置を用いて、たとえば圧力=10 mTorr、O2=100 cc/mi
n、ソースパワー=700 W、バイアスパワー=100 W、冷却H
e背圧=8 Torr、電極温度=60℃の条件で窒化シリコン膜
１０８上に堆積したフロロカーボン系重合膜を除去して
から、たとえば圧力=10 mTorr、He/CH2F2=100/15 cc/mi
n、マイクロ波パワー=250 W、RFパワー=100 W、冷却He
圧力=8 Torr、電極温度=30℃の条件で酸化シリコン膜３
０４をストッパーとして窒化シリコン膜１０８をエッチ
ングする。
【００３３】（ｈ）図８に示すように、レジスト１１１
を灰化してから、メモリーセルアレイ部のトランスファ
ゲート１０４の間を塞がず、トランスファゲート１０４
とビット線およびキャパシタ電極との間の絶縁を確保で
き、かつトランスファゲート１０４に平行な方向（コン
タクトホールを自己整合的に形成することができない方
向）における絶縁膜堆積後の開口部直径（図１３中コン
タクトホールは円で示したが、コンタクトホールは必ず
しも円でなくてもよい））がコンタクトホールが形成さ
れる活性化領域の同方向における長さ（図１３のｄ１に
相当）よりも短くなるような膜厚の酸化シリコン膜１１
２を堆積させ、例えば平行平板型エッチング装置を、圧
力=500 mTorr、反応ガス流量 Ar/CHF３/CF４=400/20/20
cc/min、RFパワー=250 W、冷却He背圧センター／エッ
ジ=5/15 Torr、電極温度=０℃の条件で用いて、酸化シ
リコン膜１１２および１０５を異方的にエッチングする
ことにより、シリコン基板１０１にコンタクトホール１
１３を形成する。以下、該コンタクトホールをパッドコ
ンタクトホールと称する。
【００３４】（ｉ）図９に示すように、多結晶シリコン
膜でパッドコンタクトホール１１３を埋めこみ、エッチ
バックすることにより、キャパシタ電極とシリコン基板
１０１とを接続するためのパッド１１４を形成する。
【００３５】（ｊ）図１０に示すように、酸化シリコン
膜１１５を堆積させてから、通常のリソグラフィによ
り、シリコン基板１０１およびトランスファゲート１０
４に開口する開口部パターンのレジスト１１６を形成す
る。
【００３６】（ｋ）図１１に示すように、例えばマグネ
トロンエッチング装置を、圧力=40mTorr、反応ガス流量
C４F８/Ar/CO=16/400/300 cc/min、RFパワー=1300 W、
電極間隔=27 mm、冷却He背圧センター／エッジ=3/70 To
rr、電極温度=20℃の条件で用いて、窒化シリコン膜１
０８をストッパーとして酸化シリコン膜１１５および１
１０をエッチングした後、例えば電子サイクロトロン共
鳴型エッチング装置を、圧力=10 mTorr、反応ガス流量
O２=100 cc/min、RFパワー=700 W、冷却He圧力=8 Tor
r、電極温度=30℃の条件で用いて、窒化シリコン膜１０
８上に堆積したフロロカーボン系重合膜を除去してか
ら、例えば同装置を、圧力=10 mTorr、反応ガス流量 He
/CH２F２=100/15 cc/min、マイクロ波パワー=250 W、RF
パワー=100W、冷却He圧力=8 Torr、電極温度=30℃の条
件で用いて、酸化シリコン膜１０５をストッパーとして
メモリーセルアレイ部の窒化シリコン膜１０８をエッチ
ングする。このとき、窒化シリコン膜１０８のオーバー
エッチングで、オフセット窒化シリコン膜１０３の残膜
が酸化シリコン膜１０５の膜厚と同じ程度になるよう
に、オフセット窒化シリコン膜１０３の膜厚およびオー
バーエッチング時間が設定されている。
【００３７】（ｌ）図１２に示すように、レジスト１１
６を灰化してから、メモリーセルアレイ部のトランスフ
ァゲート１０４間の溝を完全に塞がず、トランスファゲ
ート１０４とビット線およびキャパシタ電極との間の絶
縁を確保でき、かつトランスファゲートに平行な方向
（コンタクトホールを自己整合的に形成することができ
ない方向）における膜堆積後の開口部直径）がコンタク
トホールが形成される活性化領域の同方向における長さ
（図１３中ｄ３に相当）よりも短くなるような膜厚の酸
化シリコン膜１１７を堆積させ、例えば平行平板型エッ
チング装置を、圧力=500 mTorr、反応ガス流量 Ar/CHF
３/CF４=400/20/20 cc/min、RFパワー=250W冷却He圧力
センター／エッジ=5/15 Torr、電極温度=0℃の条件で用
いて、酸化シリコン膜１１７および１０５ならびに窒化
シリコン膜１０３を異方的にエッチングすることによ
り、シリコン基板１０１およびトランスファゲート１０
４上にコンタクトホール１１８を開口する。以下、該コ
ンタクトホールをビット線コンタクトホールと称する。
【００３８】以下、ビット線形成、パッドコンタクトホ
ールへのコンタクトホール開口、キャパシタ電極形成な
どを経ることにより、半導体装置が製造される。
【００３９】本実施態様によれば、酸化シリコン膜（第
２層）をその上に堆積させた、トランスファーゲートを
形成したシリコン基板（第１層）上に、トランスファゲ
ート間の溝を完全に塞がず、かつエッチングストッパー
として機能する膜厚の窒化シリコン膜（第３層）を堆積
させてから酸化シリコン膜（第４層）を堆積させ（積層
工程）、窒化シリコン膜（第３層）をエッチングストッ
パーとして酸化シリコン膜（第４層）に開口部を形成
し、酸化シリコン膜（第２層）をエッチングストッパー
として窒化シリコン膜（第３層）をエッチングし（第１
エッチング工程）、トランスファゲート間の溝を完全に
塞がず、コンタクトホール内に埋め込まれることになる
導電性材料（これによりビット線、キャパシタ電極等が
形成される）と、トランスファゲートとの間の絶縁を確
保でき、かつトランスファゲートに平行な方向（コンタ
クトホールを自己整合的に形成することができない方
向）における絶縁性材料膜の堆積後の開口部直径が、開
口部が形成される活性化領域の同方向における長さより
も短くなるような膜厚の絶縁性材料（酸化シリコン）膜
を堆積させ（堆積工程）、開口部の底部の絶縁性材料膜
および酸化シリコン膜（第２層）を異方的にエッチング
する（第２エッチング工程）ことによりコンタクトホー
ルを形成したので、半導体装置の微細化に対応し、素子
分離特性の劣化を抑えたコンタクトホールの形成が可能
である。
【００４０】これに加えて、トランスファゲート上のオ
フセット絶縁膜を窒化シリコン膜とし、窒化シリコン膜
（第３層）を酸化シリコン膜（第２層）をエッチングス
トッパーとしてエッチングする際のオーバーエッチング
時間で、オフセット絶縁膜の残膜厚が酸化シリコン膜
（第２層）とほぼ同じとなるように、オフセット絶縁膜
初期膜厚およびオーバーエッチング時間が設定されてい
るので、第１エッチング工程後のビット線コンタクトホ
ールとなる開口部の底部からシリコン基板およびトラン
スファーゲートまでのそれぞれの厚さはほぼ同じとな
り、シリコン基板上とトランスファゲート上とに同時に
コンタクトホールを形成することが可能になる。従っ
て、リソグラフィの工程の増加を抑えた半導体装置の製
造方法を提供することができる。
【００４１】また、本実施態様においては、パッドコン
タクトホールおよびビット線コンタクトホールの形成工
程（（ｈ）および（ｌ））のそれぞれにおいて、酸化シ
リコン膜１１２または酸化シリコン膜１１７の代わり
に、窒化シリコン膜を堆積させ、次いで窒化シリコン膜
および酸化シリコン膜を異方的にエッチングすることに
よりシリコン基板１０１またはトランスファゲート１０
４上にコンタクトホールを形成することもできる。
【００４２】この場合においても上記と同様の効果が得
られる。
【００４３】さらに、本実施態様においては、（ａ）の
工程において、トランスファゲート１０４上に積載され
るオフセット窒化シリコン膜１０３の代わりに、上層が
窒化シリコン膜、下層が酸化シリコン膜の積層構造を形
成してもよく、また、素子分離領域１０２をシャロート
レンチ法の代わりにLOCOS法によって形成してもよい。
【００４４】さらに、本実施態様においては、（ｂ）お
よび（ｃ）の工程において、多結晶シリコン膜１０６の
代わりに窒化シリコン膜を用い、酸化シリコン膜１０５
をエッチングストッパーとして窒化シリコン膜をエッチ
ングすることによりサイドウォールを形成してもよい。
【００４５】＜第２実施態様＞第２実施態様は、第１実
施態様のパッドコンタクトホールおよびビット線コンタ
クトホールの形成工程（（ｈ）および（ｌ））のそれぞ
れにおいて、酸化シリコン膜１１２または酸化シリコン
膜１１７の代わりに、窒化シリコン膜を堆積させ、次い
で窒化シリコン膜を酸化シリコン膜をエッチングストッ
パーとして異方的にエッチングしてから、酸化シリコン
膜を異方的にエッチングすることによりシリコン基板ま
たはトランスファゲート上にコンタクトホールを形成す
るようにしたものである。
【００４６】以下、第２実施態様の工程を図１４および
１５を参照して説明する。
【００４７】（ａ）〜（ｇ）の工程を第１実施態様と同
様にして行う。
【００４８】（ｈ）図１４に示すように、レジストを灰
化してから、メモリーセルアレイ部のトランスファゲー
ト１０４間の溝を完全に塞がず、トランスファゲート１
０４とビット線およびキャパシタ電極との間の絶縁を確
保でき、かつトランスファゲート１０４に平行な方向
（コンタクトホールを自己整合的に形成することができ
ない方向）における絶縁膜堆積後の開口部直径がコンタ
クトホールが形成される活性化領域の同方向における長
さよりも短くなるような膜厚の窒化シリコン膜３１２を
堆積させ、例えば電子サイクロトロン共鳴型エッチング
装置を、圧力=10mTorr、マイクロ波パワー=250 W、反応
ガス流量 He/CH２F２=100/15 cc/min、RFパワー=100
W、冷却He圧力=8 Torr、電極温度=30℃の条件で用い
て、窒化シリコン膜３１２を酸化シリコン膜１０５に対
して選択的にエッチングしてから、例えば電子サイクロ
トロン共鳴型エッチング装置を、圧力=10 mTorr、マイ
クロ波パワー=250W、反応ガス流量 He/CHF３=100/15 cc
/min、RFパワー=120 W、冷却He圧力=8 Torr、電極温度=
30℃の条件で用いて、酸化シリコン膜１０５を異方的に
エッチングすることにより、シリコン基板１０１にコン
タクトホール１１３を形成する。以下、該コンタクトホ
ールをパッドコンタクトホールと称する。
【００４９】（ｉ）〜（ｋ）の工程を第１実施態様と同
様にして行う。
【００５０】（ｌ）図１５に示すように、レジストを灰
化してから、メモリーセルアレイ部のトランスファゲー
ト１０４間の溝を完全に塞がず、トランスファゲート１
０４とビット線およびキャパシタ電極との間の絶縁を確
保でき、かつトランスファゲート１０４に平行な方向
（コンタクトホールを自己整合的に形成することができ
ない方向）における絶縁膜堆積後の開口部直径がコンタ
クトホールが形成される活性化領域の同方向における長
さよりも短くなるような膜圧の窒化シリコン膜３１７を
堆積させ、例えば電子サイクロトロン共鳴型エッチング
装置を、圧力=10mTorr、反応ガス流量 He/CH２F２=100/
15 cc/min、マイクロ波パワー=250 W、RFパワー=100
W、冷却He圧力=8 Torr、電極温度=30℃の条件で用い
て、窒化シリコン膜３１７を酸化シリコン膜１０５をエ
ッチングストッパーとしてエッチングする。トランスフ
ァゲート１０４上にコンタクトホールを形成するする箇
所では、オフセット窒化シリコン膜１０３は、窒化シリ
コン膜１０８および３１７をエッチングする際に同時に
エッチングされるが、窒化シリコン膜３１７をエッチン
グした後のオフセット窒化シリコン膜１０３の残膜厚が
酸化シリコン膜１０５の残膜厚と同じ程度になるよう
に、オフセットシリコン膜１０３の初期膜厚とそれぞれ
の工程のオーバーエッチング時間が設定されている。次
に、例えば電子サイクロトロン共鳴型エッチング装置
を、圧力=10 mTorr、反応ガス流量 He/CHF３=100/15 cc
/min、マイクロ波パワー=250 W、RFパワー=120 W、冷却
He圧力=8 Torr、電極温度=30℃の条件で用いて、シリコ
ン基板１０１上の場合には酸化シリコン膜１０５を異方
的にエッチングすることにより、トランスファゲート１
０４上の場合にはオフセット窒化シリコン膜１０３を異
方的にエッチングすることによりシリコン基板１０１お
よびトランスファゲート１０４にそれぞれコンタクトホ
ール１１８を形成する。以下、該コンタクトホールをビ
ット線コンタクトホールと称する。
【００５１】以下、ビット線形成、パッドコンタクトホ
ールへのコンタクトホール形成、キャパシタ電極形成な
どを経ることにより、半導体装置が製造される。
【００５２】本実施態様においても第１実施態様と同様
の効果が得られる。
【００５３】また、窒化シリコン膜を用いた場合には、
コンタクトホール形成のための最後の異方的エッチング
を、窒化シリコン膜および酸化シリコン膜を同時にする
よりも、本実施態様のように段階的に行う方が安定して
コンタクトホール形成を行うことができる。
【００５４】さらに、エッチングストッパーの窒化シリ
コン膜の下層の酸化シリコン膜に対して十分なオーバー
エッチングが施される条件であっても、酸化シリコン膜
のみをエッチングする上に酸化シリコン膜自体が薄いの
で、オーバーエッチングに要する時間が少なくなり、結
果としてシリコン基板がプラズマ照射される時間が低減
され、シリコン基板に対する損傷を低減したコンタクト
ホールの形成が可能である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
半導体の微細化に対応し、素子分離特性の劣化を抑えた
コンタクトホールの形成が可能であるエッチング技術が
提供される。
【図面の簡単な説明】
【図１】本発明の第１実施態様の製造方法の説明図であ
る。
【図２】本発明の第１実施態様の製造方法の説明図であ
る。
【図３】本発明の第１実施態様の製造方法の説明図であ
る。
【図４】本発明の第１実施態様の製造方法の説明図であ
る。
【図５】本発明の第１実施態様の製造方法の説明図であ
る。
【図６】本発明の第１実施態様の製造方法の説明図であ
る。
【図７】本発明の第１実施態様の製造方法の説明図であ
る。
【図８】本発明の第１実施態様の製造方法の説明図であ
る。
【図９】本発明の第１実施態様の製造方法の説明図であ
る。
【図１０】本発明の第１実施態様の製造方法の説明図で
ある。
【図１１】本発明の第１実施態様の製造方法の説明図で
ある。
【図１２】本発明の第１実施態様の製造方法の説明図で
ある。
【図１３】本発明の第１実施態様の製造方法の説明図で
ある。
【図１４】本発明の第２実施態様の製造方法の説明図で
ある。
【図１５】本発明の第２実施態様の製造方法の説明図で
ある。
【符号の説明】
１０１ シリ
コン基板 １０２ 素子
分離領域 １０３ オフ
セット窒化シリコン膜 １０４ トラ
ンスファゲート １０５、１１０，１１２，１１５，１１７ 酸化
シリコン膜 １０６ 多結
晶シリコン膜 １０７ サイ
ドウォール １０８、３１２，３１７ 窒化
シリコン膜 １０９ レジ
ストパターン １１１、１１６ 開口
部パターン １１３、１１８ コン
タクトホール １１４ パッ
ド
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１層上に形成された複数のゲート電極
    を覆うように少なくとも第２層および第３層を順次積層
    する積層工程と、 前記ゲート電極間に開口部を形成するとともに前記第２
    層をエッチングストッパーとして前記第３層をエッチン
    グする第１エッチング工程と、 前記開口部の側壁および底部にエッチングストッパーと
    して機能する膜厚の絶縁性材料膜を堆積させる堆積工程
    と、 前記開口部の底部に堆積した前記絶縁性材料膜およびそ
    の下方の前記第２層に対して異方的にエッチングし前記
    第１層を露出させることによりコンタクトホールを形成
    する第２エッチング工程、とをからなるコンタクトホー
    ルの形成工程を含むことを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 前記複数のゲート電極は活性化領域を横
    切るように略平行に配置され、前記コンタクトホールは
    前記複数のゲート電極間に形成され、 前記堆積工程は、前記コンタクトホール内に埋め込まれ
    ることになる導電性材料と前記ゲート電極との間の絶縁
    を確保でき、かつ前記ゲート電極に平行な方向における
    前記絶縁性材料膜堆積後の前記開口部の径が、前記コン
    タクトホールが形成された前記活性化領域の該方向の長
    さよりも短くなるような膜厚の前記絶縁性材料膜を堆積
    させることを特徴とする請求項１記載の半導体装置の製
    造方法。
  3. 【請求項３】 前記第２層が酸化シリコン膜であり、前
    記第３層が窒化シリコン膜であることを特徴とする請求
    項１または２記載の半導体装置の製造方法。
  4. 【請求項４】 前記トランスファゲート上に積載された
    オフセット絶縁膜が窒化シリコン膜からなり、コンタク
    トホールが前記トランスファゲートの間と前記トランス
    ファゲート上に形成され、 前記第１エッチング工程において、前記第３層の窒化シ
    リコン膜を前記第２層の酸化シリコン膜をエッチングス
    トッパーとして異方的にエッチングするとともに、前記
    トランスファゲート上の前記オフセット絶縁膜の残膜厚
    が前記第２層の酸化シリコン膜の膜厚とほぼ同じになる
    まで前記オフセット絶縁膜を異方的にエッチングし、 前記第２エッチング工程において、前記開口部の底部の
    前記絶縁性材料膜およびその下方の前記第２層ならびに
    前記オフセット絶縁膜を異方的にエッチングし前記第１
    層およびトランスファゲートを露出させることを特徴と
    する請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記オフセット絶縁膜が、上層が窒化シ
    リコン膜、下層が酸化シリコン膜からなる二層膜で構成
    されることを特徴とする請求項４記載の半導体装置の製
    造方法。
  6. 【請求項６】 前記絶縁性材料膜は酸化シリコン膜また
    は窒化シリコン膜であることを特徴とする請求項１また
    は２記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２層と前記絶縁性材料膜とは異な
    る材料からなり、前記第２エッチング工程が、前記開口
    部の底部の前記絶縁性材料膜を前記第２層をエッチング
    ストッパーとしてエッチングし、次いで露出した前記第
    ２層を異方的にエッチングして前記第１層を露出させる
    工程であることを特徴とする請求項１または２記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記第２エッチング工程が、前記開口部
    の底部の前記絶縁性材料膜およびその下方の前記第２層
    を異方的に一括エッチングして前記第１層を露出させる
    工程であることを特徴とする請求項１または２記載の製
    造方法。
  9. 【請求項９】 前記半導体装置が半導体記憶装置である
    ことを特徴とする請求項１または２記載の半導体装置の
    製造方法。
  10. 【請求項１０】 第１層上に形成された複数のゲート電
    極を覆うように少なくとも第２層、第３層および第４層
    を順次積層する積層工程と、 前記ゲート電極間に開口部を形成するとともに前記第３
    層をエッチングストッパーとして前記第４層をエッチン
    グし、露出した前記第３層を前記第２層をエッチングス
    トッパーとして異方的にエッチングする第１エッチング
    工程と、 前記開口部の側壁および底部にエッチングストッパーと
    して機能する膜厚の絶縁性材料膜を堆積させる堆積工程
    と、 前記開口部の底部に堆積した前記絶縁性材料膜およびそ
    の下方の前記第２層に対して異方的にエッチングし前記
    第１層を露出させることによりコンタクトホールを形成
    する第２エッチング工程、とをからなるコンタクトホー
    ルの形成工程を含むことを特徴とする半導体装置の製造
    方法。
  11. 【請求項１１】 前記複数のゲート電極は活性化領域を
    横切るように略平行に配置され、前記コンタクトホール
    は前記複数のゲート電極間に形成され、 前記堆積工程は、前記コンタクトホール内に埋め込まれ
    ることになる導電性材料と前記ゲート電極との間の絶縁
    を確保でき、かつ前記ゲート電極に平行な方向における
    前記絶縁性材料膜堆積後の前記開口部の径が、前記コン
    タクトホールが形成された前記活性化領域の該方向の長
    さよりも短くなるような膜厚の前記絶縁性材料膜を堆積
    させることを特徴とする請求項１０記載の半導体装置の
    製造方法。
  12. 【請求項１２】 前記第２層が酸化シリコン膜であり、
    前記第３層が窒化シリコン膜であり、前記第４層が酸化
    シリコン膜であることを特徴とする請求項９または１１
    記載の半導体装置の製造方法。
  13. 【請求項１３】 前記トランスファゲート上に積載され
    たオフセット絶縁膜が窒化シリコン膜からなり、コンタ
    クトホールが前記トランスファゲートの間と前記トラン
    スファゲート上に形成され、 前記第１エッチング工程において、前記第３層の窒化シ
    リコン膜を前記第２層の酸化シリコン膜をストッパーと
    して異方的にエッチングするとともに、前記トランスフ
    ァゲート上の前記オフセット絶縁膜の残膜厚が前記第２
    層の酸化シリコン膜の膜厚とほぼ同じになるまで前記オ
    フセット絶縁膜を異方的にエッチングし、 前記第２エ
    ッチング工程において、前記開口部の底部の前記絶縁性
    材料膜およびその下方の前記第２層ならびに前記オフセ
    ット絶縁膜を異方的にエッチングし前記第１層およびト
    ランスファゲートを露出させることを特徴とする請求項
    １２記載の半導体装置の製造方法。
  14. 【請求項１４】 前記オフセット絶縁膜が、上層が窒化
    シリコン膜、下層が酸化シリコン膜からなる二層膜から
    構成されることを特徴とする請求項１３記載の半導体装
    置の製造方法。
  15. 【請求項１５】 前記絶縁性材料膜が酸化シリコンまた
    は窒化シリコンであることを特徴とする請求項１０また
    は１１記載の製造方法。
  16. 【請求項１６】 前記第２エッチング工程が、前記開口
    部の底部の前記絶縁性材料膜およびその下方の前記第２
    層を異方的に一括エッチングして前記第１層を露出させ
    る工程であることを特徴とする請求項１０または１１記
    載の半導体装置の製造方法。
  17. 【請求項１７】 前記絶縁性材料と前記第２層の材料が
    異なっており、前記第２エッチング工程が、前記開口部
    の底部の前記絶縁性材料膜を前記第２層をストッパーと
    してエッチングし、次いで露出した前記第２層を異方的
    にエッチングして前記第１層を露出させる工程であるこ
    とを特徴とする請求項１０または１１記載の半導体装置
    の製造方法。
  18. 【請求項１８】 前記半導体装置が半導体記憶装置であ
    ることを特徴とする請求項１０または１１記載の半導体
    装置の製造方法。
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