JP2003332531A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003332531A JP2002142861A JP2002142861A JP2003332531A JP 2003332531 A JP2003332531 A JP 2003332531A JP 2002142861 A JP2002142861 A JP 2002142861A JP 2002142861 A JP2002142861 A JP 2002142861A JP 2003332531 A JP2003332531 A JP 2003332531A
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insulating film
film
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敦司 蜂須賀
Atsushi Amou
淳 天羽生
Tatsuo Kasaoka
竜雄 笠岡
Shunji Kubo
俊次 久保
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Abstract

(57)【要約】 【課題】 メモリ・ロジック混載型の半導体装置の製造
時間を短縮する半導体技術を提供する。 【解決手段】 コンタクトプラグ１７，６７を、その上
面をストッパ膜１５から露出させつつ、層間絶縁膜１４
内及びストッパ膜１３，１５内に形成する。そして、ス
トッパ膜１５及びコンタクトプラグ１７，６７の上に層
間絶縁膜１８を形成し、コンタクトプラグ６７を露出さ
せる開口部６９を層間絶縁膜１８に形成する。ストッパ
膜１５をエッチングすることなく、層間絶縁膜１８のみ
をエッチングすることによって、開口部６９を形成する
ことができるため、開口部６９を形成する際に必要な時
間を短縮することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
メモリデバイスとロジックデバイスとが形成された、メ
モリ・ロジック混載型の半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】図１６〜２８は、メモリ・ロジック混載
型の半導体装置の、従来の製造方法を工程順に示す断面
図である。従来のメモリ・ロジック混載型の半導体装置
では、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐ
ａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔ ｌｉｎｅ）構造の
メモリセルを有するＤＲＡＭが採用され、ロジックデバ
イスとしては、例えばＤｕａｌ ＧａｔｅサリサイドＣ
ＭＯＳトランジスタが採用される。
【０００３】図１６を参照して、まず、周知のＬＯＣＯ
Ｓ分離技術やトレンチ分離技術によって、例えばｎ型の
シリコン基板である半導体基板１の上面内に素子分離絶
縁膜２を形成する。そして、半導体基板１の上面内にｐ
型のウェル領域３，５３とｎ型のウェル領域５４とを形
成する。具体的には、メモリデバイスが形成される領域
（以後、「メモリ形成領域」と呼ぶ）における半導体基
板１の上面内にウェル領域５３を形成し、その底部にウ
ェル領域５４を形成する。また、ロジックデバイスが形
成される領域（以後、「ロジック形成領域」と呼ぶ）に
おける半導体基板１の上面内にウェル領域３を形成す
る。そして、チャネル注入を行う。
【０００４】次に、メモリ形成領域における半導体基板
１上に、互いに所定距離を成す複数のゲート構造６１を
形成する。各ゲート構造６１は、例えばシリコン酸化膜
が採用されるゲート絶縁膜５５と、例えば多結晶シリコ
ン膜が採用されるゲート電極５６と、例えばＴＥＯＳ膜
が採用されるシリコン酸化膜５７とがこの順で積層され
た構造を成している。また、ロジック形成領域における
半導体基板１上に、互いに所定距離を成す複数のゲート
構造１１を形成する。各ゲート構造１１は、例えばシリ
コン酸化膜が採用されるゲート絶縁膜５と、例えば多結
晶シリコン膜が採用されるゲート電極６と、例えばＴＥ
ＯＳ膜が採用されるシリコン酸化膜７とがこの順で積層
された構造を成している。
【０００５】そして、ゲート構造１１，６１及び素子分
離絶縁膜２をマスクに用いて、リンやヒ素等の不純物
を、比較的低濃度で半導体基板１の上面内にイオン注入
する。これにより、メモリ形成領域における半導体基板
１の上面内に、ｎ-型の不純物領域５８ａが形成される
とともに、ロジック形成領域における半導体基板１の上
面内に、ｎ-型の不純物領域８ａが形成される。
【０００６】図１７を参照して、次に、例えばＣＶＤ法
によってシリコン窒化膜を全面に形成した後、半導体基
板１の深さ方向にエッチングレートが高い異方性ドライ
エッチング法によって、かかるシリコン窒化膜をエッチ
ングする。これにより、ゲート構造６１の側面にサイド
ウォール６０が形成されるとともに、ゲート構造１１の
側面にサイドウォール１０が形成される。
【０００７】そして、ゲート構造１１，６１、素子分離
絶縁膜２及びサイドウォール１０，６０をマスクに用い
て、リンやヒ素等の不純物を、比較的高濃度で半導体基
板１の上面内にイオン注入する。これにより、メモリ形
成領域における半導体基板１の上面内に、ｎ+型の不純
物領域５８ｂが形成されるとともに、ロジック形成領域
における半導体基板１の上面内に、ｎ+型の不純物領域
８ｂが形成される。
【０００８】以上の工程により、それぞれが不純物領域
５８ａ，５８ｂから成り、互いに所定距離を成す複数の
ソース・ドレイン領域５９が、メモリ形成領域における
半導体基板１の上面内に形成され、更に、互いに隣り合
うソース・ドレイン領域５９の間の半導体基板１の上面
上にゲート構造６１が形成される。また、それぞれが不
純物領域８ａ，８ｂから成り、互いに所定距離を成す複
数のソース・ドレイン領域９が、ロジック形成領域にお
ける半導体基板１の上面内に形成され、更に、隣り合う
ソース・ドレイン領域９の間の半導体基板１の上面上に
ゲート構造１１が形成される。
【０００９】なお、以下の理由のために、不純物領域８
ｂ，５８ｂは、不純物領域８ａ，５８ａよりも深く形成
される。すなわち、後述するコバルトシリサイド膜１２
を半導体基板１上に形成する際に、かかるコバルトシリ
サイド膜１２が部分的に深く形成される場合があり、コ
バルトシリサイド膜１２とウェル領域３，５３との電気
的接続を避けるために、不純物領域８ｂ，５８ｂを、不
純物領域８ａ，５８ａよりも深く形成する。このとき、
不純物領域５８ｂの濃度があまり高すぎると、チャネル
方向のリーク電流が増加し、そのために、メモリデバイ
スの電荷保持特性（「Ｒｅｆｒｅｓｈ特性」とも呼ばれ
る）が劣化することがある。かかる劣化を防止するため
に、メモリ形成領域の不純物領域５８ｂの濃度を、ロジ
ック形成領域の不純物領域８ｂよりも低めに設定する。
【００１０】図１８を参照して、次に、例えばフッ酸を
用いてゲート構造６１のシリコン酸化膜５７と、ゲート
構造１１のシリコン酸化膜７を除去する。
【００１１】図１９を参照して、次に、例えばスパッタ
法によりコバルト膜を全面に形成する。そして、例えば
ランプアニ−ル装置を用いて熱処理を行うことにより、
コバルトと、それに接触しているシリコンとを反応させ
る。これにより、半導体基板１の上面が部分的にシリサ
イド化されて、ソース・ドレイン領域９，５９上にコバ
ルトシリサイド膜１２が形成される。同時に、ゲート電
極６，５６の上面がシリサイド化されて、コバルトシリ
サイド膜１２が形成される。その結果、コバルトシリサ
イド膜１２をゲート電極６上に有するゲート構造１１
と、コバルトシリサイド膜１２をゲート電極５６上に有
するゲート構造６１が形成される。その後、未反応のコ
バルト膜を除去する。
【００１２】図２０を参照して、次に、例えばシリコン
窒化膜が採用されるストッパ膜１３を全面に形成する。
そして、例えばＢＰＴＥＯＳ膜が採用される層間絶縁膜
１４をストッパ膜１３上に形成して、ＣＭＰ法等により
層間絶縁膜１４の平坦化を行う。その結果、半導体基板
１上に平坦な層間絶縁膜１４が形成される。
【００１３】図２１を参照して、次に、コンタクトプラ
グ１１６，１６６を、層間絶縁膜１４内及びストッパ膜
１３内に形成する。コンタクトプラグ１１６は、コバル
トシリサイド膜１２を介して、ロジック形成領域におけ
る半導体基板１と電気的に接続しており、かつ上面が層
間絶縁膜１４から露出している。また、コンタクトプラ
グ１６６は、コバルトシリサイド膜１２を介して、メモ
リ形成領域における半導体基板１と電気的に接続してお
り、かつ上面が層間絶縁膜１４から露出している。以下
にコンタクトプラグ１１６，１６６の製造方法について
具体的に説明する。
【００１４】まず、所定の開口パターンを有するフォト
レジスト（図示せず）を、写真製版法によって層間絶縁
膜１４上に形成する。そして、かかるフォトレジストを
マスクに用いて、ストッパ膜１３をエッチングストッパ
として、層間絶縁膜１４をエッチングして除去する。こ
のときのエッチングでは、Ｃ5Ｆ8とＯ2とＡｒとの混合
ガスを使用する異方性ドライエッチングが採用される。
【００１５】そして、フォトレジストを除去して、露出
しているストッパ膜１３をエッチングして除去する。こ
のときのエッチングでは、ＣＨＦ3とＯ2とＡｒとの混合
ガスを使用する異方性ドライエッチングが採用される。
これにより、メモリ形成領域における半導体基板１上の
コバルトシリサイド膜１２に達するコンタクトホール１
６５と、ロジック形成領域における半導体基板１上のコ
バルトシリサイド膜１２に達するコンタクトホール１１
５とが、層間絶縁膜１４及びストッパ膜１３に形成され
る。
【００１６】次に、窒化チタン等から成るバリアメタル
層と、チタンやタングステン等から成る高融点金属層と
の積層膜を、全面に形成する。そして、ＣＭＰ法を用い
て、層間絶縁膜１４の上面上の積層膜を除去する。これ
により、バリアメタル層と高融点金属層とから成り、コ
ンタクトホール１１５内を充填するコンタクトプラグ１
１６と、バリアメタル層と高融点金属層とから成り、コ
ンタクトホール１６５内を充填するコンタクトプラグ１
６６とが形成される。その結果、ソース・ドレイン領域
５９とコンタクトプラグ１６６とが電気的に接続され、
ソース・ドレイン領域９とコンタクトプラグ１１６とが
電気的に接続される。なお、図示していないが、層間絶
縁膜１４内及びストッパ膜１３内には、コバルトシリサ
イド膜１２を介して、ゲート電極５６あるいはゲート電
極６と電気的に接続されているコンタクトラグが形成さ
れている。
【００１７】図２２を参照して、次に、層間絶縁膜１４
及びコンタクトプラグ１１６，１６６の上に、例えばシ
リコン窒化膜が採用されるストッパ膜１１７を形成す
る。
【００１８】図２３を参照して、次に、ストッパ膜１１
７上に層間絶縁膜１１８を形成する。層間絶縁膜１１８
には例えばＢＰＴＥＯＳ膜が採用される。そして、所定
の開口パターンを有するフォトレジスト（図示せず）を
層間絶縁膜１１８上に形成し、かかるフォトレジストを
マスクに用いて、ストッパ膜１１７をエッチングストッ
パとして、層間絶縁膜１１８をエッチングして除去す
る。このときのエッチングでは、Ｃ5Ｆ8とＯ2とＡｒと
の混合ガスを使用する異方性ドライエッチングが採用さ
れる。
【００１９】そして、フォトレジストを除去して、露出
しているストッパ膜１１７をエッチングして除去する。
このときのエッチングでは、ＣＨＦ3とＯ2とＡｒとの混
合ガスを使用する異方性ドライエッチングが採用され
る。これにより、一部のコンタクトプラグ１６６を露出
させる開口部１６９が層間絶縁膜１１８内及びストッパ
膜１１７内に形成される。
【００２０】次に、コンタクトプラグ１６６に接触す
る、ＤＲＡＭメモリセルのキャパシタを開口部１６９内
に形成する。具体的には、図２４を参照して、まず、ル
テニウム等の高融点金属を含む金属膜を全面に形成す
る。そして、開口部１６９をフォトレジスト（図示せ
ず）で覆って、層間絶縁膜１１８の上面上の金属膜を異
方性ドライエッチングにて除去する。これにより、ルテ
ニウム等の高融点金属を含むキャパシタの下部電極１７
０が、開口部１６９内に形成される。なお、異方性ドラ
イエッチングで層間絶縁膜１１８の上面上の金属膜を除
去したが、ＣＭＰ法を用いて、かかる金属膜を除去して
も良い。
【００２１】図２５を参照して、次に、五酸化タンタル
から成る絶縁膜と、ルテニウム等の高融点金属を含む金
属膜とをこの順で全面に積層した後、フォトレジストを
用いてこれらをパターンニングする。これにより、五酸
化タンタルから成るキャパシタの誘電体膜１７１と、ル
テニウム等の高融点金属を含むキャパシタの上部電極１
７２とが形成され、開口部１６９内にキャパシタが完成
する。
【００２２】図２６を参照して、次に、キャパシタの上
部電極１７２と層間絶縁膜１１８の上に、例えばＴＥＯ
Ｓ膜が採用される層間絶縁膜１２３を形成し、ＣＭＰ法
によって平坦化する。そして、層間絶縁膜１１８，１２
３及びストッパ膜１１７に、コンタクトホール１２４，
１７４を開口する。コンタクトホール１２４は、層間絶
縁膜１２３の上面からコンタクトプラグ１１６に達して
おり、コンタクトホール１７４は、層間絶縁膜１２３の
上面から、キャパシタと接触していないコンタクトプラ
グ１６６に達している。
【００２３】コンタクトホール１２４，１７４を形成す
る際、まず、所定の開口パターンを有するフォトレジス
ト（図示せず）を用いて、ストッパ膜１１７をエッチン
グストッパとして、層間絶縁膜１１８，１２３をエッチ
ングして除去する。このときのエッチングでは、ＣＨＦ
3とＯ2とＡｒとの混合ガスを使用する異方性ドライエッ
チングが採用される。そして、フォトマスクを除去し
て、露出しているストッパ膜１１７をエッチングして除
去する。このときのエッチングでは、Ｃ5Ｆ8とＯ 2とＡ
ｒとの混合ガスを使用する異方性ドライエッチングが採
用される。なお、図示していないが、層間絶縁膜１２３
には、その上面から上部電極１７２に達するコンタクト
ホールも形成されている。
【００２４】図２７を参照して、次に、窒化チタン等か
ら成るバリアメタル層と、チタンやタングステン等から
成る高融点金属層との積層膜を、全面に形成する。そし
て、ＣＭＰ法を用いて、層間絶縁膜１２３の上面上の積
層膜を除去する。これにより、バリアメタル層と高融点
金属層とから成り、コンタクトホール１２４内を充填す
るコンタクトプラグ１２５と、バリアメタル層と高融点
金属層とから成り、コンタクトホール１２４内を充填す
るコンタクトプラグ１７５とが形成される。
【００２５】図２８を参照して、次に、層間絶縁膜１２
３上に、コンタクトプラグ１２５と接触させて配線１２
９を形成し、コンタクトプラグ１７５と接触させて配線
１７９を形成する。配線１２９は、アルミ配線１２７を
窒化チタン層１２６，１２８で上下で挟んだ構造を成し
ている。また配線１７９も、配線１２９と同様に、アル
ミ配線１７７を窒化チタン層１７６，１７８で上下で挟
んだ構造を成している。
【００２６】以上の工程により、メモリ形成領域にメモ
リデバイスが形成され、ロジック形成領域にロジックデ
バイスが形成される。
【００２７】
【発明が解決しようとする課題】上述のように、従来の
半導体装置の製造方法では、開口部１６９を形成する際
（図２３参照）、あるいはコンタクトホール１１５，１
６５，１２４，１７４を形成する際（図２１，２６参
照）には、ストッパ膜をエッチングストッパとして使用
して、層間絶縁膜をエッチングし、その後にストッパ膜
をエッチングしている。このとき、上述のような混合ガ
スを用いて層間絶縁膜をエッチングすると、ストッパ膜
の上面には、フロロカーボン系（ＣｘＦｙ）のデポ膜が
堆積される。このデポ膜を生成することによって、層間
絶縁膜をエッチングする際のストッパ膜に対する選択性
を高めている。
【００２８】このデポ膜がストッパ膜に堆積した状態
で、ストッパ膜をエッチングすると、デポ膜がマスクと
なって、ストッパ膜を正常にエッチングすることができ
ない。この問題を回避するため、ストッパ膜をエッチン
グする前に、フォトレジストの除去工程を行って、かか
る工程でデポ膜を除去している。
【００２９】このように、従来の半導体装置の製造工程
では、開口部１６９、あるいはコンタクトホール１１
５，１６５，１２４，１７４を形成する際には、層間絶
縁膜をエッチングする工程と、ストッパ膜をエッチング
する工程とが必要であり、かかる工程間には、フォトレ
ジストを除去する工程が必要である。そのため、開口部
１６９、あるいはコンタクトホール１１５，１６５，１
２４，１７４を形成する際に、エッチング装置からアッ
シング装置へと、あるいはアッシング装置からエッチン
グ装置へと、製造装置を入れ替える必要があった。その
結果、半導体装置の製造に時間を要していた。
【００３０】そこで、本発明は上述の問題を解決するた
めに成されたものであり、メモリ・ロジック混載型の半
導体装置の製造時間を短縮する半導体技術を提供するこ
とを目的とする。
【００３１】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）メモリデバイ
スが形成される第１の領域と、ロジックデバイスが形成
される第２の領域とを有する半導体基板を準備する工程
と、（ｂ）前記半導体基板上に第１の層間絶縁膜を形成
する工程と、（ｃ）前記第１の層間絶縁膜上にストッパ
膜を形成する工程と、（ｄ）前記第１の領域における前
記半導体基板と電気的に接続され、上面が前記ストッパ
膜から露出する第１のコンタクトプラグと、前記第２の
領域における前記半導体基板と電気的に接続され、上面
が前記ストッパ膜から露出する第２のコンタクトプラグ
とを、前記第１の層間絶縁膜内及び前記ストッパ膜内に
形成する工程と、（ｅ）前記ストッパ膜及び前記第１，
２のコンタクトプラグの上に、第２の層間絶縁膜を形成
する工程と、（ｆ）前記ストッパ膜及び前記第１のコン
タクトプラグをエッチングストッパとして、前記第２の
層間絶縁膜をエッチングし、第１のコンタクトプラグを
露出させる開口部を前記第２の層間絶縁膜に形成する工
程と、（ｇ）前記第１のコンタクトプラグに接触するキ
ャパシタを前記開口部内に形成する工程と、（ｈ）前記
ストッパ膜及び前記第２のコンタクトプラグをエッチン
グストッパとして、前記第２の層間絶縁膜をエッチング
し、前記第２のコンタクトプラグに達する第１のコンタ
クトホールを前記第２の層間絶縁膜に開口する工程とを
備える。
【００３２】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、前記工程（ａ）で準備される前記半
導体基板は、前記第１の領域において、互いに所定距離
を成す第１，２のソース・ドレイン領域を上面内に有
し、更に、前記第１，２のソース・ドレイン領域の間の
上面上に、ゲート構造を有し、前記工程（ｄ）におい
て、前記第２のソース・ドレイン領域に電気的に接続さ
れ、上面が前記ストッパ層から露出する第３のコンタク
トプラグを、前記第１の層間絶縁膜内及び前記ストッパ
膜内に更に形成し、前記第１のコンタクトプラグを、前
記第１のソース・ドレイン領域に電気的に接続させて形
成し、前記工程（ｅ）において、前記第２の層間絶縁膜
を、前記第３のコンタクトプラグ上にも形成し、（ｉ）
前記工程（ｇ）の後であって、前記工程（ｈ）の前に、
前記キャパシタを覆って、前記第２の層間絶縁膜上に第
３の層間絶縁膜を形成する工程を更に備え、前記工程
（ｈ）において、前記ストッパ膜及び前記第２のコンタ
クトプラグをエッチングストッパとして、前記第２，３
の層間絶縁膜をエッチングし、前記第２のコンタクトプ
ラグに達する前記第１のコンタクトホールと、前記第３
のコンタクトプラグに達する第２のコンタクトホールと
を前記第２，３の層間絶縁膜に開口し、（ｊ）前記工程
（ｈ）の後に、前記第２のコンタクトホール内を充填す
る第４のコンタクトプラグを形成する工程と、（ｋ）前
記第４のコンタクトプラグと接触させて、前記第３の層
間絶縁膜上にビット線を形成する工程とを更に備える。
【００３３】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、（ａ）メモリデバイスが形成さ
れる第１の領域と、ロジックデバイスが形成される第２
の領域とを有する半導体基板を準備する工程と、（ｂ）
前記半導体基板上に第１の層間絶縁膜を形成する工程
と、（ｃ）前記第１の領域における前記半導体基板と電
気的に接続され、上面が前記第１の層間絶縁膜から露出
する第１のコンタクトプラグと、前記第２の領域におけ
る前記半導体基板と電気的に接続され、上面が前記第１
の層間絶縁膜から露出する第２のコンタクトプラグと
を、前記第１の層間絶縁膜内に形成する工程と、（ｄ）
前記第１の層間絶縁膜及び前記第１，２のコンタクトプ
ラグの上に、第２の層間絶縁膜を形成する工程と、
（ｅ）前記第２の層間絶縁膜をエッチングして、第１の
コンタクトプラグを露出させる開口部を前記第２の層間
絶縁膜に形成する工程と、（ｆ）前記第１のコンタクト
プラグに接触するキャパシタを前記開口部内に形成する
工程と、（ｇ）前記第２の層間絶縁膜をエッチングし
て、前記第２のコンタクトプラグに達する第１のコンタ
クトホールを前記第２の層間絶縁膜に開口する工程とを
備える。
【００３４】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項３に記載の半導体装置の
製造方法であって、前記工程（ａ）で準備される前記半
導体基板は、前記第１の領域において、互いに所定距離
を成す第１，２のソース・ドレイン領域を上面内に有
し、更に、前記第１，２のソース・ドレイン領域の間の
上面上に、ゲート構造を有し、前記工程（ｃ）におい
て、前記第２のソース・ドレイン領域に電気的に接続さ
れ、上面が前記第１の層間絶縁膜から露出する第３のコ
ンタクトプラグを、前記第１の層間絶縁膜内に更に形成
し、前記第１のコンタクトプラグを、前記第１のソース
・ドレイン領域に電気的に接続させて形成し、前記工程
（ｄ）において、前記第２の層間絶縁膜を、前記第３の
コンタクトプラグ上にも形成し、（ｈ）前記工程（ｆ）
の後であって、前記工程（ｇ）の前に、前記キャパシタ
を覆って、前記第２の層間絶縁膜上に第３の層間絶縁膜
を形成する工程を更に備え、前記工程（ｇ）において、
前記第２，３の層間絶縁膜をエッチングして、前記第２
のコンタクトプラグに達する前記第１のコンタクトホー
ルと、前記第３のコンタクトプラグに達する第２のコン
タクトホールとを前記第２，３の層間絶縁膜に開口し、
（ｉ）前記工程（ｇ）の後に、前記第２のコンタクトホ
ール内を充填する第４のコンタクトプラグを形成する工
程と、（ｊ）前記第４のコンタクトプラグと接触させ
て、前記第３の層間絶縁膜上にビット線を形成する工程
とを更に備える。
【００３５】
【発明の実施の形態】実施の形態１．図１〜８は、本発
明の実施の形態１に係る半導体装置の製造方法を工程順
に示す断面図である。本実施の形態１に係る半導体装置
は、メモリ・ロジック混載型の半導体装置であって、メ
モリデバイスとしては、例えばＣＵＢ構造のメモリセル
を有するＤＲＡＭが採用され、ロジックデバイスとして
は、例えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトラン
ジスタが採用される。図１〜８を参照して、以下に本実
施の形態１に係る半導体装置の製造方法について説明す
る。
【００３６】まず、上述の図１６〜２０を参照して説明
した工程を実行する。その結果、図２０に示す構造が得
られる。
【００３７】図１を参照して、次に、例えばシリコン窒
化膜が採用されるストッパ膜１５を、層間絶縁膜１４上
に形成する。
【００３８】図２を参照して、次に、コンタクトプラグ
１７，６７を、層間絶縁膜１４内及びストッパ膜１３，
１５内に形成する。コンタクトプラグ１７は、コバルト
シリサイド膜１２を介して、ロジック形成領域における
半導体基板１と電気的に接続しており、かつ上面がスト
ッパ膜１５から露出している。また、コンタクトプラグ
６７は、コバルトシリサイド膜１２を介して、メモリ形
成領域における半導体基板１と電気的に接続しており、
かつ上面がストッパ膜１５から露出している。以下にコ
ンタクトプラグ１７，６７の製造方法について具体的に
説明する。
【００３９】まず、所定の開口パターンを有するフォト
レジスト（図示せず）を、写真製版法によってストッパ
膜１５上に形成する。そして、かかるフォトレジストを
マスクに用いて、ストッパ膜１５をエッチングして除去
する。このときのエッチングでは、例えばＣＨＦ3とＯ2
とＡｒとの混合ガスを使用する異方性ドライエッチング
が採用される。
【００４０】次に、使用するガス等のエッチング条件を
変化させ、ストッパ膜１５上のフォトレジストを再度マ
スクに用いて、層間絶縁膜１４をエッチングする。この
とき、ストッパ膜１３はエッチングストッパとして機能
する。また、このときのエッチングでは、例えばＣ5Ｆ8
とＯ2とＡｒとの混合ガスが使用される。
【００４１】そして、フォトレジストを除去して、全面
に対してエッチングを行い、露出しているストッパ膜１
３を除去する。このときのエッチングでは、ＣＨＦ3と
Ｏ2とＡｒとの混合ガスを使用する異方性ドライエッチ
ングが採用される。これにより、メモリ形成領域におけ
る半導体基板１上のコバルトシリサイド膜１２に達する
コンタクトホール６６と、ロジック形成領域における半
導体基板１上のコバルトシリサイド膜１２に達するコン
タクトホール１６とが、層間絶縁膜１４及びストッパ膜
１３，１５に形成される。なお、ストッパ膜１３をエッ
チングする際、全面に対してエッチング行うため、スト
ッパ膜１５もエッチングされる。従って、ストッパ膜１
３のエッチングが完了した際に所定の厚さが残るよう
に、ストッパ膜１５の膜厚を調整しておく。
【００４２】次に、窒化チタン等から成るバリアメタル
層と、チタンやタングステン等から成る高融点金属層と
の積層膜を、バリアメタル層を下にして全面に形成す
る。そして、ＣＭＰ法を用いて、ストッパ膜１５の上面
上の積層膜を除去する。これにより、バリアメタル層と
高融点金属層とから成り、コンタクトホール１６内を充
填するコンタクトプラグ１７と、バリアメタル層と高融
点金属層とから成り、コンタクトホール６６内を充填す
るコンタクトプラグ６７とが形成される。その結果、ソ
ース・ドレイン領域５９とコンタクトプラグ６７とが電
気的に接続され、ソース・ドレイン領域９とコンタクト
プラグ１７とが電気的に接続される。なお、図示してい
ないが、層間絶縁膜１４内及びストッパ膜１３，１５内
には、コバルトシリサイド膜１２を介して、ゲート電極
５６あるいはゲート電極６と電気的に接続されているコ
ンタクプラグが形成されている。
【００４３】図３を参照して、次に、ストッパ膜１５及
びコンタクトプラグ１７，６７の上に層間絶縁膜１８を
形成する。層間絶縁膜１８には例えばＢＰＴＥＯＳ膜が
採用される。そして、所定の開口パターンを有するフォ
トレジスト（図示せず）を層間絶縁膜１８上に形成し、
かかるフォトレジストをマスクに用いて、ストッパ膜１
５及びコンタクトプラグ６７をエッチングストッパとし
て、層間絶縁膜１８をエッチングして除去する。そし
て、フォトレジストを除去する。このときのエッチング
では、Ｃ5Ｆ8とＯ2とＡｒとの混合ガスを使用する異方
性ドライエッチングが採用される。これにより、隣り合
うソース・ドレイン領域５９の一方に電気的に接続され
たコンタクトプラグ６７を露出させる開口部６９が層間
絶縁膜１８に形成される。なお、層間絶縁膜１８を除去
する際に採用されるエッチング方法では、コンタクトプ
ラグ６７はエッチングされにくく、通常、層間絶縁膜１
８とコンタクトプラグ６７と間の選択比は十分に大き
い。そのため、ストッパ膜１５と同様に、コンタクトプ
ラグ６７をエッチングストッパとして機能させることが
でき、開口部６９がゲート電極５６に到達したり、ある
いは半導体基板１に到達することを防止できる。
【００４４】次に、コンタクトプラグ６７に接触する、
ＤＲＡＭメモリセルのキャパシタ８２を開口部６９内に
形成する。具体的には、図４を参照して、まず、ルテニ
ウム等の高融点金属を含む金属膜を全面に形成する。そ
して、開口部６９をフォトレジスト（図示せず）で覆っ
て、層間絶縁膜１８の上面上の金属膜を異方性ドライエ
ッチングにて除去する。これにより、ルテニウム等の高
融点金属を含むキャパシタの下部電極７０が、開口部６
９内に形成される。なお、異方性ドライエッチングで層
間絶縁膜１８の上面上の金属膜を除去したが、ＣＭＰ法
を用いて、かかる金属膜を除去しても良い。
【００４５】図５を参照して、次に、五酸化タンタルか
ら成る絶縁膜と、ルテニウム等の高融点金属を含む金属
膜とをこの順で全面に積層した後、フォトレジストを用
いてこれらをパターンニングする。これにより、五酸化
タンタルから成るキャパシタの誘電体膜７１と、ルテニ
ウム等の高融点金属を含むキャパシタの上部電極７２と
が形成され、開口部６９内にキャパシタ８２が完成す
る。
【００４６】図６を参照して、次に、キャパシタ８２を
覆って、層間絶縁膜１８上に例えばＴＥＯＳ膜が採用さ
れる層間絶縁膜２３を形成し、ＣＭＰ法によって平坦化
する。具体的には、キャパシタ８２の上部電極７２と層
間絶縁膜１８の上に、層間絶縁膜２３を形成し、平坦化
する。そして、層間絶縁膜１８，２３に、コンタクトホ
ール２６，７６を開口する。具体的には、所定の開口パ
ターンを有するフォトレジスト（図示せず）を層間絶縁
膜２３上に形成し、かかるフォトレジストをマスクに用
いて、ストッパ膜１５及びコンタクトプラグ１７，６７
をエッチングストッパとして、層間絶縁膜１８，２３を
エッチングして除去する。そして、フォトレジストを除
去する。このときのエッチングでは、ＣＨＦ3とＯ2とＡ
ｒとの混合ガスを使用する異方性ドライエッチングが採
用される。
【００４７】これにより、層間絶縁膜２３の上面から層
間絶縁膜１８の上面に達するコンタクトホール２４と、
コンタクトホール２４に連通し、層間絶縁膜１８の上面
からコンタクトプラグ１７に達するコンタクトホール２
５とで構成されるコンタクトホール２６が形成される。
更に、層間絶縁膜２３の上面から層間絶縁膜１８の上面
に達するコンタクトホール７４と、コンタクトホール７
４と連通し、層間絶縁膜１８の上面からキャパシタと接
触していないコンタクトプラグ６７に達するコンタクト
ホール７５とで構成されるコンタクトホール７６が形成
される。
【００４８】なお、層間絶縁膜１８，２３を除去する際
に採用されるエッチング方法では、コンタクトプラグ１
７，６７はエッチングされにくく、通常、層間絶縁膜１
８，２３とコンタクトプラグ１７，６７と間の選択比は
十分に大きい。そのため、コンタクトプラグ１７，６７
をエッチングストッパとして機能させることができる。
また、図示していないが、層間絶縁膜２３には、その上
面から上部電極７２に達するコンタクトホールも形成さ
れている。
【００４９】図７を参照して、次に、窒化チタン等から
成るバリアメタル層と、チタンやタングステン等から成
る高融点金属層との積層膜を、バリアメタル層を下にし
て全面に形成する。そして、ＣＭＰ法を用いて、層間絶
縁膜２３の上面上の積層膜を除去する。これにより、バ
リアメタル層と高融点金属層とから成り、コンタクトホ
ール２６内を充填するコンタクトプラグ２７と、バリア
メタル層と高融点金属層とから成り、コンタクトホール
７６内を充填するコンタクトプラグ７７とが形成され
る。
【００５０】図８を参照して、次に、層間絶縁膜２３上
に、コンタクトプラグ２７と接触させて配線３１を形成
し、コンタクトプラグ７７と接触させて配線８１を形成
する。配線３１は、アルミ配線２９を窒化チタン層２
８，３０で上下で挟んだ構造を成している。また配線８
１も、配線３１と同様に、アルミ配線７９を窒化チタン
層７８，８０で上下で挟んだ構造を成しており、ＤＲＡ
Ｍメモリセルのビット線である。
【００５１】以上の工程により、メモリ形成領域にメモ
リデバイスが形成され、ロジック形成領域にロジックデ
バイスが形成される。
【００５２】上述のように、本実施の形態１に係る半導
体装置の製造方法では、開口部６９、あるいはコンタク
トホール２６，７６を形成する際、層間絶縁膜のみをエ
ッチングしており、ストッパ膜をエッチングする工程を
実行していない。本実施の形態１では、層間絶縁膜をエ
ッチングした後にフォトレジストを除去する必要がある
ため、エッチング装置からアッシング装置への切り替え
は必要であるが、従来の半導体装置の製造方法とは異な
り、開口部６９、あるいはコンタクトホール２６，７６
を形成する際、アッシング装置からエッチング装置への
切り替えは必要でない。そのため、開口部６９、あるい
はコンタクトホール２６，７６を形成する際に必要な時
間を短縮することができる。その結果、図８に示す半導
体装置の製造時間を短縮することができる。
【００５３】また、上述の本実施の形態１に係る内容を
半導体装置に関する内容として捉えれば、図８に示す半
導体装置、具体的には、メモリ形成領域とロジック形成
領域とを有する半導体基板１と、半導体基板１上にスト
ッパ膜１３を介して形成された層間絶縁膜１４と、層間
絶縁膜１４上に形成されたストッパ膜１５と、上面がス
トッパ膜１４から露出しつつ、メモリ形成領域における
半導体基板１と電気的に接続されて、層間絶縁膜１４内
及びストッパ膜１５内に形成されたコンタクトプラグ６
７と、上面がストッパ膜１５から露出しつつ、ロジック
形成領域における半導体基板１と電気的に接続されて、
層間絶縁膜１４内及びストッパ膜１５内に形成されたコ
ンタクトプラグ１７と、ストッパ膜１５及びコンタクト
プラグ１７，６７の上に形成された層間絶縁膜１８と、
層間絶縁膜１８に形成され、コンタクトプラグ６７を露
出させる開口部６９と、開口部６９内に形成されたキャ
パシタ８２と、層間絶縁膜１８の上面から、コンタクト
プラグ１７に達するコンタクトホール２５とを備える半
導体装置について、以下のことが言える。
【００５４】図８に示す半導体装置は、上面がストッパ
膜１４から露出しつつ、メモリ形成領域における半導体
基板１と電気的に接続されて、層間絶縁膜１４内及びス
トッパ膜１５内に形成されたコンタクトプラグ６７と、
上面がストッパ膜１５から露出しつつ、ロジック形成領
域における半導体基板１と電気的に接続されて、層間絶
縁膜１４内及びストッパ膜１５内に形成されたコンタク
トプラグ１７とを備えているため、上述の製造方法で製
造することができる。そのため、上述の理由から、その
製造時間を短縮することができる。
【００５５】なお、本実施の形態１におけるコンタクト
プラグ１７，６７を形成する工程（図２参照）と、従来
の半導体装置の製造方法におけるコンタクトプラグ１１
６，１６６を形成する工程（図２１参照）とを比較する
と、本実施の形態１では、ストッパ膜１５をエッチング
する工程が更に必要である。しかし、ストッパ膜１５を
エッチングした後に続く工程は、層間絶縁膜１４をエッ
チングする工程であるため、製造装置を切り替える必要
はなく、エッチング条件の変更だけで、ストッパ膜１５
をエッチングする工程から層間絶縁膜１４をエッチング
する工程へと切り替えることができる。そのため、スト
ッパ膜１５をエッチングする工程の追加によって生じる
製造時間の増加は、上述の製造時間の短縮よりも非常に
小さいものであり、トータルの製造時間にほとんど影響
を及ぼさない。
【００５６】実施の形態２．図９〜１５は、本発明の実
施の形態２に係る半導体装置の製造方法を工程順に示す
断面図である。本実施の形態２に係る半導体装置は、メ
モリ・ロジック混載型の半導体装置であって、メモリデ
バイスとしては、例えばＣＵＢ構造のメモリセルを有す
るＤＲＡＭが採用され、ロジックデバイスとしては、例
えばＤｕａｌＧａｔｅサリサイドＣＭＯＳトランジスタ
が採用される。図９〜１５を参照して、以下に本実施の
形態２に係る半導体装置の製造方法について説明する。
【００５７】まず、上述の図１６〜２０を参照して説明
した工程を実行する。その結果、図２０に示す構造が得
られる。
【００５８】図９を参照して、次に、コンタクトプラグ
３４，８４を、層間絶縁膜１４内及びストッパ膜１３内
に形成する。コンタクトプラグ８４は、コバルトシリサ
イド膜１２を介して、ロジック形成領域における半導体
基板１と電気的に接続しており、かつ上面が層間絶縁膜
１４から露出している。また、コンタクトプラグ３４
は、コバルトシリサイド膜１２を介して、メモリ形成領
域における半導体基板１と電気的に接続しており、かつ
上面が層間絶縁膜１４から露出している。以下にコンタ
クトプラグ３４，８４の製造方法について具体的に説明
する。
【００５９】まず、所定の開口パターンを有するフォト
レジスト（図示せず）を、写真製版法によって層間絶縁
膜１４上に形成する。そして、かかるフォトレジストを
マスクに用いて、ストッパ膜１３をエッチングストッパ
として、層間絶縁膜１４をエッチングして除去する。こ
のときのエッチングでは、Ｃ5Ｆ8とＯ2とＡｒとの混合
ガスを使用する異方性ドライエッチングが採用される。
【００６０】そして、フォトレジストを除去して、露出
しているストッパ膜１３をエッチングして除去する。こ
のときのエッチングでは、ＣＨＦ3とＯ2とＡｒとの混合
ガスを使用する異方性ドライエッチングが採用される。
これにより、メモリ形成領域における半導体基板１上の
コバルトシリサイド膜１２に達するコンタクトホール８
３と、ロジック形成領域における半導体基板１上のコバ
ルトシリサイド膜１２に達するコンタクトホール３３と
が、層間絶縁膜１４及びストッパ膜１３に形成される。
【００６１】次に、窒化チタン等から成るバリアメタル
層と、チタンやタングステン等から成る高融点金属層と
の積層膜を、バリアメタル層を下にして全面に形成す
る。そして、ＣＭＰ法を用いて、層間絶縁膜１４の上面
上の積層膜を除去する。これにより、バリアメタル層と
高融点金属層とから成り、コンタクトホール３３内を充
填するコンタクトプラグ３４と、バリアメタル層と高融
点金属層とから成り、コンタクトホール８３内を充填す
るコンタクトプラグ８４とが形成される。その結果、ソ
ース・ドレイン領域５９とコンタクトプラグ８４とが電
気的に接続され、ソース・ドレイン領域９とコンタクト
プラグ３４とが電気的に接続される。なお、図示してい
ないが、層間絶縁膜１４内及びストッパ膜１３内には、
コバルトシリサイド膜１２を介して、ゲート電極５６あ
るいはゲート電極６と電気的に接続されているコンタク
トラグが形成されている。
【００６２】図１０を参照して、次に、層間絶縁膜１４
及びコンタクトプラグ３４，８４の上に層間絶縁膜３５
を形成する。層間絶縁膜３５には例えばＢＰＴＥＯＳ膜
が採用される。そして、所定の開口パターンを有するフ
ォトレジスト（図示せず）を層間絶縁膜３５上に形成
し、かかるフォトレジストをマスクに用いて、層間絶縁
膜３５をエッチングして除去する。そして、フォトレジ
ストを除去する。このときのエッチングでは、Ｃ5Ｆ8と
Ｏ2とＡｒとの混合ガスを使用する異方性ドライエッチ
ングが採用される。これにより、隣り合うソース・ドレ
イン領域５９の一方に電気的に接続されたコンタクトプ
ラグ８４を露出させる開口部８６が層間絶縁膜３５に形
成される。
【００６３】なお、層間絶縁膜３５を除去する際に採用
されるエッチング方法では、コンタクトプラグ８４はエ
ッチングされにくく、通常、層間絶縁膜３５とコンタク
トプラグ８４との選択比は十分に大きい。また、層間絶
縁膜３５の膜厚の均一性を高め、層間絶縁膜３５のエッ
チングレートを安定させることにより、層間絶縁膜３５
をエッチングする際のオーバーエッチング量を低減する
ことができる。これらによって、開口部８６がゲート電
極５６に到達したり、あるいは半導体基板１に到達する
ことを防止できる。
【００６４】次に、コンタクトプラグ８４に接触する、
ＤＲＡＭメモリセルのキャパシタ９９を開口部８６内に
形成する。具体的には、図１１を参照して、まず、ルテ
ニウム等の高融点金属を含む金属膜を全面に形成する。
そして、開口部８６をフォトレジスト（図示せず）で覆
って、層間絶縁膜３５の上面上の金属膜を異方性ドライ
エッチングにて除去する。これにより、ルテニウム等の
高融点金属を含むキャパシタの下部電極８７が、開口部
８６内に形成される。なお、異方性ドライエッチングで
層間絶縁膜３５の上面上の金属膜を除去したが、ＣＭＰ
法を用いて、かかる金属膜を除去しても良い。
【００６５】図１２を参照して、次に、五酸化タンタル
から成る絶縁膜と、ルテニウム等の高融点金属を含む金
属膜とをこの順で全面に積層した後、フォトレジストを
用いてこれらをパターンニングする。これにより、五酸
化タンタルから成るキャパシタの誘電体膜８８と、ルテ
ニウム等の高融点金属を含むキャパシタの上部電極８９
とが形成され、開口部８６内にキャパシタ９９が完成す
る。
【００６６】図１３を参照して、次に、キャパシタ９９
を覆って、層間絶縁膜３５上に例えばＴＥＯＳ膜が採用
される層間絶縁膜４０を形成し、ＣＭＰ法によって平坦
化する。具体的には、キャパシタ９９の上部電極８９と
層間絶縁膜３５の上に、層間絶縁膜４０を形成し、平坦
化する。そして、層間絶縁膜３５，４０に、コンタクト
ホール４３，９３を開口する。具体的には、所定の開口
パターンを有するフォトレジスト（図示せず）を層間絶
縁膜４０上に形成し、かかるフォトレジストをマスクに
用いて、層間絶縁膜３５，４０をエッチングして除去す
る。そして、フォトレジストを除去する。このときのエ
ッチングでは、ＣＨＦ3とＯ2とＡｒとの混合ガスを使用
する異方性ドライエッチングが採用される。
【００６７】これにより、層間絶縁膜４０の上面から層
間絶縁膜３５の上面に達するコンタクトホール４１と、
コンタクトホール４１に連通し、層間絶縁膜３５の上面
からコンタクトプラグ３４に達するコンタクトホール４
２とで構成されるコンタクトホール４３が形成される。
更に、層間絶縁膜４０の上面から層間絶縁膜３５の上面
に達するコンタクトホール９１と、コンタクトホール９
１と連通し、層間絶縁膜３５の上面からキャパシタ９９
と接触していないコンタクトプラグ８４に達するコンタ
クトホール９２とで構成されるコンタクトホール９３が
形成される。
【００６８】なお、層間絶縁膜３５，４０を除去する際
に採用されるエッチング方法では、コンタクトプラグ３
４，８４はエッチングされにくく、通常、層間絶縁膜３
５，４０とコンタクトプラグ３４，８４との選択比は十
分に大きい。また、層間絶縁膜３５，４０の膜厚の均一
性を高め、層間絶縁膜３５，４０のエッチングレートを
安定させることにより、層間絶縁膜３５，４０をエッチ
ングする際のオーバーエッチング量を低減することがで
きる。これらによって、コンタクトホール４３，９３を
形成する位置がずれた場合であっても、コンタクトホー
ル４３，９３がゲート電極５６に到達したり、あるいは
半導体基板１に到達することを防止できる。また、図示
していないが、層間絶縁膜４０には、その上面から上部
電極８９に達するコンタクトホールも形成されている。
【００６９】図１４を参照して、次に、窒化チタン等か
ら成るバリアメタル層と、チタンやタングステン等から
成る高融点金属層との積層膜を、バリアメタル層を下に
して全面に形成する。そして、ＣＭＰ法を用いて、層間
絶縁膜４０の上面上の積層膜を除去する。これにより、
バリアメタル層と高融点金属層とから成り、コンタクト
ホール４３内を充填するコンタクトプラグ４４と、バリ
アメタル層と高融点金属層とから成り、コンタクトホー
ル９３内を充填するコンタクトプラグ９４とが形成され
る。
【００７０】図１５を参照して、次に、層間絶縁膜４０
上に、コンタクトプラグ４４と接触させて配線４８を形
成し、コンタクトプラグ９４と接触させて配線９８を形
成する。配線４８は、アルミ配線４６を窒化チタン層４
５，４７で上下で挟んだ構造を成している。また配線９
８も、配線４８と同様に、アルミ配線９６を窒化チタン
層９５，９７で上下で挟んだ構造を成しており、ＤＲＡ
Ｍメモリセルのビット線である。
【００７１】以上の工程により、メモリ形成領域にメモ
リデバイスが形成され、ロジック形成領域にロジックデ
バイスが形成される。
【００７２】上述のように、本実施の形態２に係る半導
体装置の製造方法では、開口部８６、あるいはコンタク
トホール４３，９３を形成する際、層間絶縁膜のみをエ
ッチングしており、ストッパ膜をエッチングする工程を
実行していない。本実施の形態２では、層間絶縁膜をエ
ッチングした後にフォトレジストを除去する必要がある
ため、エッチング装置からアッシング装置への切り替え
は必要であるが、開口部８６、あるいはコンタクトホー
ル４３，９３を形成する場合に、アッシング装置からエ
ッチング装置への切り替えは必要でない。そのため、か
かる場合にアッシング装置からエッチング装置への切り
替えが必要な従来の半導体装置の製造方法よりも、開口
部８６、あるいはコンタクトホール４３，９３を形成す
る際に必要な時間を短縮することができる。その結果、
図１５に示す半導体装置の製造時間を短縮することがで
きる。
【００７３】更に、従来の半導体装置の製造方法及び実
施の形態１に係る半導体装置の製造方法とは異なり、ス
トッパ膜１５あるいはストッパ膜１１７を形成する工程
が必要でないため、製造時間を更に短縮することができ
る。
【００７４】また、上述の本実施の形態２に係る内容を
半導体装置に関する内容として捉えれば、図１５に示す
半導体装置、具体的には、メモリ形成領域とロジック形
成領域とを有する半導体基板１と、半導体基板１上にス
トッパ膜１３を介して形成された層間絶縁膜１４と、上
面が層間絶縁膜１４から露出しつつ、メモリ形成領域に
おける半導体基板１と電気的に接続されて、層間絶縁膜
１４内に形成されたコンタクトプラグ８４と、上面が層
間絶縁膜１４から露出しつつ、ロジック形成領域におけ
る半導体基板１と電気的に接続されて、層間絶縁膜１４
内に形成されたコンタクトプラグ３４と、層間絶縁膜１
４及びコンタクトプラグ３４，８４の上に形成された層
間絶縁膜３５と、層間絶縁膜３５に形成され、コンタク
トプラグ８４を露出させる開口部８６と、開口部８６内
に形成されたキャパシタ９９と、層間絶縁膜３５の上面
から、コンタクトプラグ３４に達するコンタクトホール
４２とを備える半導体装置について、以下のことが言え
る。
【００７５】図１５に示す半導体装置は、上面が層間絶
縁膜１４から露出しつつ、メモリ形成領域における半導
体基板１と電気的に接続されて、層間絶縁膜１４内に形
成されたコンタクトプラグ８４と、上面が層間絶縁膜１
４から露出しつつ、ロジック形成領域における半導体基
板１と電気的に接続されて、層間絶縁膜１４内に形成さ
れたコンタクトプラグ３４とを備えているため、上述の
製造方法で製造することができる。そのため、上述の理
由から、その製造時間を短縮することができる。
【００７６】
【発明の効果】この発明のうち請求項１に係る半導体装
置の製造方法によれば、工程（ｆ）及び工程（ｈ）を実
行する際、層間絶縁膜のみをエッチングしており、スト
ッパ膜をエッチングする工程を実行していない。そのた
め、半導体装置の製造時間を短縮することができる。
【００７７】また、この発明のうち請求項２に係る半導
体装置の製造方法によれば、キャパシタの上層にビット
線が配設されたＣＵＢ構造を備える半導体装置を製造す
る場合であっても、請求項１に係る発明と同じ効果を得
ることができる。
【００７８】また、この発明のうち請求項３に係る半導
体装置の製造方法によれば、工程（ｅ）及び工程（ｇ）
を実行する際、層間絶縁膜のみをエッチングしており、
ストッパ膜をエッチングする工程を実行していない。そ
のため、半導体装置の製造時間を短縮することができ
る。
【００７９】また、この発明のうち請求項４に係る半導
体装置の製造方法によれば、キャパシタの上層にビット
線が配設されたＣＵＢ構造を備える半導体装置を製造す
る場合であっても、請求項３に係る発明と同じ効果を得
ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置の製
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
【図１６】 従来および本発明の実施の形態１，２に係
る半導体装置の製造方法を工程順に示す断面図である。
【図１７】 従来および本発明の実施の形態１，２に係
る半導体装置の製造方法を工程順に示す断面図である。
【図１８】 従来および本発明の実施の形態１，２に係
る半導体装置の製造方法を工程順に示す断面図である。
【図１９】 従来および本発明の実施の形態１，２に係
る半導体装置の製造方法を工程順に示す断面図である。
【図２０】 従来および本発明の実施の形態１，２に係
る半導体装置の製造方法を工程順に示す断面図である。
【図２１】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２２】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２３】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２４】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２５】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２６】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２７】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【図２８】 従来の半導体装置の製造方法を工程順に示
す断面図である。
【符号の説明】
１ 半導体基板、１４，１８，２３，３５，４０ 層間
絶縁膜、１５ ストッパ膜、１７，３４，６７，７７，
８４，９４ コンタクトプラグ、２４〜２６，４１〜４
３，７４〜７６，９１〜９３ コンタクトホール、３
１，４８ 配線、６９，８６ 開口部、８２，９９ キ
ャパシタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠岡 竜雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 久保 俊次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH07 HH08 HH33 JJ18 JJ19 JJ33 KK01 KK25 MM05 MM08 MM13 NN06 NN07 QQ09 QQ10 QQ16 QQ21 QQ25 QQ35 QQ37 QQ48 RR03 RR06 RR15 SS04 VV10 VV16 XX01 XX33 5F083 AD10 AD24 AD49 GA28 JA06 JA35 JA38 JA39 JA40 MA06 MA17 MA19 MA20 PR40 ZA12

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）メモリデバイスが形成される第１
    の領域と、ロジックデバイスが形成される第２の領域と
    を有する半導体基板を準備する工程と、 （ｂ）前記半導体基板上に第１の層間絶縁膜を形成する
    工程と、 （ｃ）前記第１の層間絶縁膜上にストッパ膜を形成する
    工程と、 （ｄ）前記第１の領域における前記半導体基板と電気的
    に接続され、上面が前記ストッパ膜から露出する第１の
    コンタクトプラグと、前記第２の領域における前記半導
    体基板と電気的に接続され、上面が前記ストッパ膜から
    露出する第２のコンタクトプラグとを、前記第１の層間
    絶縁膜内及び前記ストッパ膜内に形成する工程と、 （ｅ）前記ストッパ膜及び前記第１，２のコンタクトプ
    ラグの上に、第２の層間絶縁膜を形成する工程と、 （ｆ）前記ストッパ膜及び前記第１のコンタクトプラグ
    をエッチングストッパとして、前記第２の層間絶縁膜を
    エッチングし、第１のコンタクトプラグを露出させる開
    口部を前記第２の層間絶縁膜に形成する工程と、 （ｇ）前記第１のコンタクトプラグに接触するキャパシ
    タを前記開口部内に形成する工程と、 （ｈ）前記ストッパ膜及び前記第２のコンタクトプラグ
    をエッチングストッパとして、前記第２の層間絶縁膜を
    エッチングし、前記第２のコンタクトプラグに達する第
    １のコンタクトホールを前記第２の層間絶縁膜に開口す
    る工程とを備える、半導体装置の製造方法。
  2. 【請求項２】 前記工程（ａ）で準備される前記半導体
    基板は、前記第１の領域において、互いに所定距離を成
    す第１，２のソース・ドレイン領域を上面内に有し、更
    に、前記第１，２のソース・ドレイン領域の間の上面上
    に、ゲート構造を有し、 前記工程（ｄ）において、 前記第２のソース・ドレイン領域に電気的に接続され、
    上面が前記ストッパ膜から露出する第３のコンタクトプ
    ラグを、前記第１の層間絶縁膜内及び前記ストッパ膜内
    に更に形成し、 前記第１のコンタクトプラグを、前記第１のソース・ド
    レイン領域に電気的に接続させて形成し、 前記工程（ｅ）において、前記第２の層間絶縁膜を、前
    記第３のコンタクトプラグ上にも形成し、 （ｉ）前記工程（ｇ）の後であって、前記工程（ｈ）の
    前に、前記キャパシタを覆って、前記第２の層間絶縁膜
    上に第３の層間絶縁膜を形成する工程を更に備え、 前記工程（ｈ）において、 前記ストッパ膜及び前記第２のコンタクトプラグをエッ
    チングストッパとして、前記第２，３の層間絶縁膜をエ
    ッチングし、前記第２のコンタクトプラグに達する前記
    第１のコンタクトホールと、前記第３のコンタクトプラ
    グに達する第２のコンタクトホールとを前記第２，３の
    層間絶縁膜に開口し、 （ｊ）前記工程（ｈ）の後に、前記第２のコンタクトホ
    ール内を充填する第４のコンタクトプラグを形成する工
    程と、 （ｋ）前記第４のコンタクトプラグと接触させて、前記
    第３の層間絶縁膜上にビット線を形成する工程とを更に
    備える、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 （ａ）メモリデバイスが形成される第１
    の領域と、ロジックデバイスが形成される第２の領域と
    を有する半導体基板を準備する工程と、 （ｂ）前記半導体基板上に第１の層間絶縁膜を形成する
    工程と、 （ｃ）前記第１の領域における前記半導体基板と電気的
    に接続され、上面が前記第１の層間絶縁膜から露出する
    第１のコンタクトプラグと、前記第２の領域における前
    記半導体基板と電気的に接続され、上面が前記第１の層
    間絶縁膜から露出する第２のコンタクトプラグとを、前
    記第１の層間絶縁膜内に形成する工程と、 （ｄ）前記第１の層間絶縁膜及び前記第１，２のコンタ
    クトプラグの上に、第２の層間絶縁膜を形成する工程
    と、 （ｅ）前記第２の層間絶縁膜をエッチングして、第１の
    コンタクトプラグを露出させる開口部を前記第２の層間
    絶縁膜に形成する工程と、 （ｆ）前記第１のコンタクトプラグに接触するキャパシ
    タを前記開口部内に形成する工程と、 （ｇ）前記第２の層間絶縁膜をエッチングして、前記第
    ２のコンタクトプラグに達する第１のコンタクトホール
    を前記第２の層間絶縁膜に開口する工程とを備える、半
    導体装置の製造方法。
  4. 【請求項４】 前記工程（ａ）で準備される前記半導体
    基板は、前記第１の領域において、互いに所定距離を成
    す第１，２のソース・ドレイン領域を上面内に有し、更
    に、前記第１，２のソース・ドレイン領域の間の上面上
    に、ゲート構造を有し、 前記工程（ｃ）において、 前記第２のソース・ドレイン領域に電気的に接続され、
    上面が前記第１の層間絶縁膜から露出する第３のコンタ
    クトプラグを、前記第１の層間絶縁膜内に更に形成し、 前記第１のコンタクトプラグを、前記第１のソース・ド
    レイン領域に電気的に接続させて形成し、 前記工程（ｄ）において、前記第２の層間絶縁膜を、前
    記第３のコンタクトプラグ上にも形成し、 （ｈ）前記工程（ｆ）の後であって、前記工程（ｇ）の
    前に、前記キャパシタを覆って、前記第２の層間絶縁膜
    上に第３の層間絶縁膜を形成する工程を更に備え、 前記工程（ｇ）において、 前記第２，３の層間絶縁膜をエッチングして、前記第２
    のコンタクトプラグに達する前記第１のコンタクトホー
    ルと、前記第３のコンタクトプラグに達する第２のコン
    タクトホールとを前記第２，３の層間絶縁膜に開口し、 （ｉ）前記工程（ｇ）の後に、前記第２のコンタクトホ
    ール内を充填する第４のコンタクトプラグを形成する工
    程と、 （ｊ）前記第４のコンタクトプラグと接触させて、前記
    第３の層間絶縁膜上にビット線を形成する工程とを更に
    備える、請求項３に記載の半導体装置の製造方法。
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