KR20130039525A - 다마신비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

다마신비트라인을 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치 제조 방법은 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 제1오픈부를 형성하는 단계; 상기 제1오픈부 내에 예비 스토리지노드콘택플러그를 형성하는 단계; 상기 예비 스토리지노드콘택플러그를 독립된 복수의 스토리지노드콘택플러그로 분리시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부를 부분 매립하는 비트라인, 상기 비트라인의 양측벽의 스페이서 및 상기 비트라인 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및 어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계를 포함하고, 본 기술은 저저항 금속함유물질을 이용하여 비트라인을 형성함과 동시에 비트라인과 스페이서 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킴과 동시에 비트라인저항을 개선시킬 수 있고, 이로 인해 셀의 동작마진확보와 장치특성을 향상시킬 수 있는 효과가 있다.

Description

다마신비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH DAMASCENE BITLINE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 상세하게는, 다마신비트라인을 구비한 반도체장치 및 제조 방법에 관한 것이다
최근 메모리장치의 집적도가 증가함에 따라 스택(Stack) 구조의 비트라인을 형성한 후 스토리지노드콘택플러그(storage node contact; SNC)를 위한 자기정렬콘택(Self Aligned Contact; SAC) 공정에 대한 난이도가 급격히 증가하고 있다. 30nm 급 이하 메모리장치에서는 이러한 공정마진 감소로 인하여 스토리지노드콘택홀의 오픈면적 확보 문제, 자기정렬콘택페일(SAC fail) 문제가 심화되고 있다.
이러한 문제점들의 해결을 위해 스토리지노드콘택플러그(SNC)를 먼저 형성하고 후속으로 비트라인을 형성하는 다마신 비트라인(Damascene bitline) 공정이 제안되었다.
다마신 비트라인 공정은 인접한 두개의 스토리지노드콘택플러그를 한꺼번에 형성하고 후속으로 다마신 공정을 통해 스토리지노드콘택플러그를 각각 분리한다. 이후, 다마신 패턴 내부를 매립하는 비트라인을 형성한다. 이와 같이 진행하므로써 개별적으로 스토리지노드콘택플러그를 형성할 때 대비 용이하게 패터닝할 수 있다. 또한, 스토리지노드콘택플러그를 나중에 형성하는 공정에 대비하여 자기정렬콘택페일 측면에서 유리하다는 장점이 있다.
다마신 비트라인 공정은 비트라인과 스토리지노드콘택플러그의 숏트를 방지하기 위해 비트라인의 측벽에 스페이서(Spacer)를 형성한다.
스페이서로는 실리콘질화막 등의 절연막이 사용되는데, 실리콘질화막은 유전율이 높아 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스(Parasitic capacitance, Cb)를 억제하는데 효과적이지 않다.
본 발명의 실시예는 비트라인과 스토리지노드콘택플러그간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 복수의 콘택표면을 갖는 기판; 상기 복수의 콘택표면 사이의 기판 내에 형성된 매립게이트; 상기 기판 상에 형성되고 상기 복수의 콘택표면 중 일부 콘택표면을 노출시키는 제1오픈부와 나머지 콘택표면을 노출시키는 제2오픈부를 갖는 층간절연막; 상기 제1오픈부를 매립하는 스토리지노드콘택플러그; 및 비트라인, 상기 비트라인의 양측벽의 스페이서, 상기 비트라인과 스페이서 상의 캡핑막 및 상기 비트라인과 스페이서에 사이에 형성된 에어갭을 포함하여 상기 제2오픈부를 매립하는 다마신구조물을 포함하고, 상기 비트라인은 열에 의해 부피가 수축되는 도전물질을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 오픈부를 형성하는 단계; 상기 오픈부를 부분 매립하는 비트라인, 상기 비트라인의 양측벽의 스페이서 및 상기 비트라인 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및 어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 예비 제1도전패턴을 형성하는 단계; 상기 예비 제1도전패턴을 독립된 복수의 제1도전패턴으로 분리시키는 오픈부를 형성하는 단계; 상기 오픈부를 부분 매립하는 제2도전패턴, 상기 제2도전패턴의 양측벽의 스페이서 및 상기 제2도전패턴 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및 어닐을 통해 상기 제2도전패턴을 수축시켜 상기 제2도전패턴과 스페이서 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 제1오픈부를 형성하는 단계; 상기 제1오픈부 내에 예비 스토리지노드콘택플러그를 형성하는 단계; 상기 예비 스토리지노드콘택플러그를 독립된 복수의 스토리지노드콘택플러그로 분리시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부를 부분 매립하는 비트라인, 상기 비트라인의 양측벽의 스페이서 및 상기 비트라인 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및 어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체장치 제조 방법은 매립게이트구조물이 매립되고 복수의 콘택표면을 갖는 반도체기판의 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 복수의 콘택표면 중 일부 콘택표면을 노출시키는 제1오픈부를 형성하는 단계; 상기 제1오픈부를 매립하는 예비 스토리지노드콘택플러그를 형성하는 단계; 상기 예비 스토리지노드콘택플러그 및 층간절연막을 식각하여 상기 예비 스토리지노드콘택플러그를 복수의 스토리지노드콘택플러그로 분리시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부 내에 비트라인, 상기 비트라인의 양측벽의 스페이서, 상기 비트라인과 스페이서 상의 캡핑막을 포함하는 다마신비트라인구조물을 형성하는 단계; 및 어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 기술은 비트라인의 부피수축을 이용하여 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써 에어갭의 낮은 유전율로 인해 기생캐패시턴스를 감소시킬 수 있는 효과가 있다.
그리고, 본 기술은 저저항 금속함유물질을 이용하여 비트라인을 형성함과 동시에 비트라인과 스페이서 사이에 에어갭을 형성하므로써 기생캐패시턴스를 감소시킴과 동시에 비트라인저항을 개선시킬 수 있고, 이로 인해 셀의 동작마진확보와 장치특성을 향상시킬 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 반도체장치의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 3은 본 발명의 변형예에 따른 반도체장치를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 반도체장치의 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이며, 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 실시예에 따른 반도체장치는 매립게이트(BG)를 포함하는 매립게이트구조물, 비트라인(33B)을 포함하는 다마신구조물을 포함한다. 매립게이트구조물은 게이트트렌치(G1), 게이트절연막(G2), 매립게이트(BG) 및 실링막(G3)을 포함한다. 다마신구조물은 비트라인(33B), 비트라인(33B)의 양측벽의 스페이서(31A), 비트라인(33B)과 스페이서(31A) 상의 캡핑막(34) 및 비트라인(33B)과 스페이서(31A)에 사이에 형성된 에어갭(36)을 포함한다.
자세히 살펴보면 다음과 같다.
반도체기판(21)에 소자분리막(22)이 형성된다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23) 상에 제1랜딩플러그(24A)와 제2랜딩플러그(24B)가 형성된다. 제1랜딩플러그(24A) 상에는 스토리지노드콘택플러그(28A, 28B)가 형성된다. 제2랜딩플러그(24B) 상에는 비트라인(33B)이 형성된다. 스토리지노드콘택플러그(28A, 28B)는 비트라인(33B)에 의해 분리된다. 즉, 스토리지노드콘택플러그(28A, 28B) 사이에는 비트라인(33B)이 형성된다. 비트라인(33B) 및 스토리지노드콘택플러그(28A, 28B)는 층간절연막(25)에 형성된다. 비트라인(33B)은 다마신 비트라인(Damascene bitline)이라 일컫는다. 비트라인(33B) 상에는 캡핑막(34)이 형성된다. 비트라인(33B)과 스토리지노드콘택플러그(28A, 28B) 사이에는 에어갭(Air gap, 36) 및 스페이서(31A)가 형성된다. 스페이서(31A)는 실리콘질화막, 실리콘산화막 등의 절연막을 포함한다. 스토리지노드콘택플러그(28A, 28B)는 폴리실리콘막을 포함한다. 도면부호 'BG'는 매립게이트이다.
상술한 바에 따르면, 스토리지노드콘택플러그(28A, 28B)와 비트라인(33B) 사이에는 에어갭(36)과 스페이서(31A)가 존재한다. 이와 같이, 스토리지노드콘택플러그(28A, 28B)와 비트라인(33B) 사이에 에어갭(36)을 형성하므로써, 스토리지노드콘택플러그(28A, 28B)와 비트라인(33B)간의 기생캐패시턴스를 감소시킨다.
에어갭(36)은 비트라인(33B)의 부피수축에 의해 형성된다. 비트라인(33B)은 열에 의해 부피가 수축되는 도전물질을 포함한다. 도전물질은 티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다. 도 2a 내지 도 2i는 도 1a의 A-A'선에 따른 공정 단면도이다
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)은 고밀도플라즈마산화막(HDP), 스핀온절연막(SOD) 등을 이용한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)은 평면도로 볼 때 사선 방향으로 배열된 섬형태(Island type)일 수 있다. 도시하지 않았지만, 소자분리막(22)을 형성한 후에는 매립게이트(BG) 공정이 진행될 수 있다. 매립게이트(BG)는 A-A' 선에서는 도시되지 않으므로, 매립게이트 공정은 공지된 방법을 참조하기로 한다. 일예로, 도 1c를 참조하면, 매립게이트(BG)는 반도체기판(21)에 형성된 게이트트렌치(G1)에 형성된다. 게이트트렌치(G1)의 표면 상에 게이트절연막(G2)이 형성된다. 매립게이트(BG)는 게이트트렌치(G1)를 부분 매립하며, 매립게이트(BG) 상부에는 실링막(G3)이 형성된다. 이와 같은, 게이트트렌치(G1), 게이트절연막(G2), 매립게이트(BG) 및 실링막(G3)은 매립게이트구조물이라 할 수 있다. 매립게이트구조물은 반도체기판(21)에 매립된다.
반도체기판(21)은 복수의 콘택표면(도면부호 생략)을 갖는다. 예컨대, 비트라인콘택을 위한 콘택표면과 스토리지노드콘택을 위한 콘택표면을 포함한다. 매립게이트구조물은 복수의 콘택표면 사이의 반도체기판(21) 내에 매립된다. 복수의 콘택표면은 활성영역(23)의 표면에 정의된다.
각각의 콘택표면 상에는 랜딩플러그(24A, 24B)가 형성된다. 설명의 편의상, 스토리지노드콘택플러그와 연결될 제1랜딩플러그(24A)와 비트라인과 연결될 제2랜딩플러그(24B)라 약칭한다. 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 제1,2랜딩플러그(24A, 24B)는 폴리실리콘막을 포함한다. 제1,2랜딩플러그(24A, 24B)는 활성영역(23)의 표면 상에만 형성된다.
다른 실시예에서, 제1,2랜딩플러그(24A, 24B)는 소자분리막(22)보다 먼저 형성할 수도 있다. 예컨대, 제1,2랜딩플러그(24A, 24B)로 사용되는 도전막을 형성한 후 STI 공정을 통해 도전막을 식각하여 제1,2랜딩플러그(24A, 24B)를 형성한다. 이후 제1,2랜딩플러그(24A, 24B)를 식각장벽으로 반도체기판(21)을 식각하여 트렌치를 형성하고, 트렌치를 매립하는 소자분리막(22)을 형성한다.
다른 실시예에서, 제1,2랜딩플러그(24A, 24B)는 형성하지 않을 수도 있다. 즉, 비트라인콘택플러그와 스토리지노드콘택플러그가 활성영역과 직접 접촉될 수 있다.
이어서, 제1,2랜딩플러그(24A, 24B)를 포함한 전면에 층간절연막(25)을 형성한다. 층간절연막(25)은 BPSG 등의 산화막을 포함한다. 층간절연막(25)은 산화막과 질화막을 적층하여 형성할 수 있고, 또한 산화막, 질화막 및 산화막을 적층하여 형성할 수도 있다.
스토리지노드콘택마스크(26)를 식각장벽으로 층간절연막(25)을 식각한다. 이에 따라 이웃하는 활성영역(23) 상부의 제1랜딩플러그(24A)를 동시에 오픈시키는 제1오픈부(27)가 형성된다. 예컨대, 제1오픈부(27)는 머지드 스토리지노드콘택홀(Merged SNC)이라고 하는데, 각각의 스토리지노드콘택홀을 동시에 형성한 것이다. 제1오픈부(27)는 매립게이트(BG)와 나란한 방향으로 이웃하는 제1랜딩플러그(24A)을 동시에 오픈시키는 모양일 수 있다.
도 2b에 도시된 바와 같이, 스토리지노드콘택마스크(26)를 제거한다. 이어서, 제1오픈부(27)에 매립되는 예비 제1도전패턴, 예컨대, 예비스토리지노드콘택플러그(28)를 형성한다. 예비스토리지노드콘택플러그(28)를 형성하기 위해 제1도전막으로서 폴리실리콘막을 증착한 후 CMP(Chemical Mechancial Polishing) 또는 에치백(Etchback)을 실시한다.
도 2c에 도시된 바와 같이, 다마신마스크(Damascene mask, 29)를 형성한다. 다마신마스크(29)는 예비스토리지노드콘택플러그(28)를 분리시키고 비트라인이 형성될 다마신패턴(Damscene pattern)을 형성하기 위한 마스크이다. 다마신마스크(29)는 감광막패턴 또는 하드마스크막패턴을 포함한다. 이하, 다마신마스크(29)를 '하드마스크막패턴(29)'이라 한다. 하드마스크막패턴(29)은 실리콘질화막 등의 질화막을 포함한다.
하드마스크막패턴(29)을 식각장벽으로 하여 예비스토리지노드콘택플러그(28)와 층간절연막(25)을 식각한다. 이에 따라, 다마신패턴이라 일컫는 제2오픈부(30)가 형성되고, 제2오픈부(30)에 의해 개별적으로 독립되는 2개의 제1도전패턴, 예컨대, 스토리지노드콘택플러그(28A, 28B)가 형성된다. 또한, 제2오픈부(30)는 제2랜딩플러그(24B) 및 소자분리막(22)을 노출시킨다. 제2오픈부(30)를 형성하기 위해 예비스토리지노드콘택플러그(28)를 먼저 식각한 후 층간절연막(25)을 식각한다. 또한, 층간절연막(25)을 먼저 식각한 후에 예비스토리지노드콘택플러그(28)를 식각할 수도 있다. 또한, 층간절연막(25)과 예비스토리지노드콘택플러그(28)를 동시에 식각할 수도 있다. 이하, 제2오픈부(30)는 제2랜딩플러그(24B)를 노출시키는 부분과 스토리지노드콘택플러그(28A, 28B) 사이에 형성되는 부분을 포함하여 라인형 오픈부가 된다. 제2오픈부(30)는 비트라인이 형성될 공간을 제공하는 라인 형태의 트렌치 패턴이다.
도 2d에 도시된 바와 같이, 비트라인콘택표면(31A)을 노출시키는 스페이서(31)를 형성한다. 스페이서(31)는 제2오픈부(30)를 포함한 전면에 스페이서막을 형성한 후 스페이서막을 선택적으로 제거하여 형성한다. 스페이서막은 실리콘질화막, 실리콘산화막 등의 절연막을 포함한다. 예컨대, 비트라인콘택표면(31A)은 제2랜딩플러그(24B)의 표면이다.
이와 같은 스페이서(31)는 비트라인콘택표면(31A)을 노출시키면서 나머지 지역에서는 전면에 형성된다. 일예로, 스토리지노드콘택플러그(28A, 28B) 사이의 소자분리막(22) 표면에서는 잔류한다. 이로써, 비트라인과 제1랜딩플러그(24A)간 숏트를 방지한다. 스토리지노드콘택플러그(28A, 28B) 사이의 바닥면에 스페이서(31)를 잔류시키기 위해 추가 마스크(도시 생략)를 사용하며, 추가 마스크는 제2랜딩플러그(24B)만을 선택적으로 노출시키도록 패터닝된 비트라인콘택마스크이다. 스페이서(31)는 비트라인스페이서(Bitline spacer)가 된다.
도 2e에 도시된 바와 같이, 비트라인콘택 저항 확보를 위해 이온주입을 실시한다. 이후, 오믹콘택을 위한 금속실리사이드(32)를 형성한다. 금속실리사이드(32)는 내화금속을 증착한 후 어닐하여 형성한다. 미반응 내화 금속은 스트립하여 제거한다. 내화금속은 티타늄을 포함하며, 티타늄과 티타늄질화막을 적층할 수 있다. 내화금속은 CVD 또는 PVD를 이용하여 형성한다. 미반응 내화금속이 티타늄을 함유하는 경우 황산과 과산화수소를 포함하는 SPM 세정 공정을 이용하여 스트립한다. 금속실리사이드(32)는 티타늄실리사이드를 포함할 수 있다.
도 2f에 도시된 바와 같이, 제2오픈부(30)를 매립하도록 전면에 도전막(33)을 형성한다. 이때, 도전막(33)은 비트라인으로 사용되는 물질이다. 도전막(33)은 후속 열(Thermal)에 의해 수축이 발생되는 물질로 형성한다. 아울러, 도전막(33)은 비트라인의 저항을 개선하기 위해 저저항을 갖는다. 바람직하게, 도전막(33)은 티타늄질화막(TiN), 텅스텐질화막(WN) 및 텅스텐막(W)으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함한다. 예컨대, 도전막(33)은 티타늄질화막(TiN)을 단독으로 형성할 수 있다. 또한, 도전막(33)은 텅스텐질화막(WN)과 텅스텐막(W)을 적층하여 형성할 수 있다. 텅스텐질화막(WN)과 텅스텐막(W)은 금속유기소스를 이용하여 형성한다.
상술한 바와 같이 도전막(33)으로서 저저항 금속함유물질을 사용함에 따라 비트라인의 저항을 낮출 수 있다. 후술하겠지만, 도전막(33)은 열에 의해 부피수축이 발생하는 물질로 형성하므로써 에어갭을 제공할 수 있다. 여기서, 부피수축은 결정립성장 또는 응집에 의해 일어난다.
도 2g에 도시된 바와 같이, 도전막(33)을 리세스시킨다. 이와 같이, 도전막(33)을 리세스시키므로써 제2도전패턴, 예컨대, 비트라인(33A)이 형성된다. 도전막(33)을 리세스시킨 후 스페이서(31)를 리세스시킨다. 따라서, 제2오픈부 내부에는 비트라인(33A)과 스페이서(31A)가 형성된다.
위와 같이, 비트라인(33A)을 형성하면, 비트라인(33A)과 스토리지노드콘택플러그(28A, 28B) 사이에는 스페이서(31A)가 존재한다.
한편, 도전막(33)을 리세스시키는 공정은 CMP(Chemical Mechanical Polishing)와 에치백(Etchback)을 순차적으로 적용할 수 있다. 그리고, 도전막(33)과 스페이서(31)를 리세스시킨 후 하드마스크막패턴(29)을 제거한다.
도 2h에 도시된 바와 같이, 비트라인(33A)의 상부를 갭필하는 캡핑막(34)을 형성한다. 이후, CMP(Chemical Mechanical Polishing) 등의 분리 공정을 이용하여 제2오픈부 내에 캡핑막(34)을 잔류시킨다. 캡핑막(34)은 플라즈마화학기상증착법(PECVD)을 이용한 실리콘질화막을 포함한다. 또한, 캡핑막(34)은 실리콘산화막 등의 산화막을 포함할 수도 있다.
도 2i에 도시된 바와 같이, 열공정(35)을 진행한다. 이때, 열공정(35)은 급속열처리(RTP) 또는 퍼니스(Furnace) 열처리를 이용하여 진행한다. 급속열처리(RTP)는 500～1100℃의 온도에서 1～200초동안 실시하며, 열처리 분위기는 N2, O2, NH3 또는 Ar중에서 선택된 적어도 어느 하나의 가스를 포함한다. 퍼니스 열처리는 500～1000℃의 온도에서 3～180분동안 실시하며, 열처리 분위기는 N2, O2, NH3 또는 Ar중에서 선택된 적어도 어느 하나의 가스를 포함한다.
상술한 바와 같은 열공정(35)에 의해 비트라인(33A)의 부피 수축이 발생한다. 즉, 비트라인(33A)으로 사용된 물질의 결정립성장(Grain growth)과 응집(agglomeration) 현상이 발생한다. 따라서, 부피수축이 발생된 비트라인(33B)과 스페이서(31A) 사이에 에어갭(36)이 형성된다.
도 3은 본 발명의 변형예에 따른 반도체장치를 도시한 도면으로서, 비트라인(33B)과 스페이서(31A) 사이에 에어갭(36A)이 형성됨과 동시에 캡핑막(34)과 비트라인(33B)의 계면에서도 에어갭(36B)이 형성될 수 있다. 또한, 스토리지노드콘택플러그(28A, 28B) 사이의 바닥에서도 스페이서(31A)와 비트라인(33B) 사이에 에어갭(36C)이 형성될 수 있다. 이와 같이, 비트라인(33B)의 측벽, 상부 및 하부에서 에어갭(36A, 36B, 36C)이 형성될 수 있다. 비트라인(33B)의 하부가 금속실리사이드(32)와 접촉하고 있으므로 리프팅이 발생하지 않는다.
비트라인(33B)의 상부 및 하부에 형성된 에어갭(36B, 36C)은 비트라인저항 특성에 영향을 주지 않는다. 또한 비트라인(33B)의 상부와 캡핑막(34) 사이의 CD(Critical Dimension) 공간이 작기 때문에 에어갭(36B)이 형성되더라도 무방하다.
상술한 실시예들에 따르면, 제2오픈부에는 다마신구조물이 형성된다. 다마신구조물은 비트라인(33B), 비트라인(33B)의 양측벽의 스페이서(31A), 비트라인(33B)과 스페이서(31A) 상의 캡핑막(34) 및 비트라인(33B)과 스페이서(31A)에 사이에 형성된 에어갭(36)을 포함한다. 또한, 다마신구조물은 제2오픈부를 매립하는 절연막들 내부에 형성되며 에어갭(36)에 의해 절연막들과 분리된 비트라인(33B)을 포함한다. 여기서, 절연막들은 캡핑막(34)과 스페이서(31A)를 포함한다.
상기한 실시예는 비트라인과 스토리지노드콘택플러그간 기생캐패시터를 감소시키도록 에어갭을 형성하는 방법에 대해 설명하였으나, 본 발명은 DRAM, Flash 등의 메모리장치 제조 공정시 이웃한 도전패턴간의 기생캐패시턴스를 감소시키는 방법에도 적용가능하다. 여기서, 도전패턴은 게이트, 콘택플러그, 금속배선 등을 포함할 수 있다. 이때, 도전패턴은 열에 의해 부피수축이 발생하는 물질을 포함한다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 24A : 제1랜딩플러그
24B : 제2랜딩플러그 25 : 층간절연막
28A, 28B : 스토리지노드콘택플러그
31A : 스페이서 33B : 비트라인
34 : 캡핑막 36 : 에어갭

Claims (19)

  1. 복수의 콘택표면을 갖는 기판;
    상기 복수의 콘택표면 사이의 기판 내에 형성된 매립게이트;
    상기 기판 상에 형성되고 상기 복수의 콘택표면 중 일부 콘택표면을 노출시키는 제1오픈부와 나머지 콘택표면을 노출시키는 제2오픈부를 갖는 층간절연막;
    상기 제1오픈부를 매립하는 스토리지노드콘택플러그; 및
    비트라인, 상기 비트라인의 양측벽의 스페이서, 상기 비트라인과 스페이서 상의 캡핑막 및 상기 비트라인과 스페이서에 사이에 형성된 에어갭을 포함하여 상기 제2오픈부를 매립하는 다마신구조물을 포함하고,
    상기 비트라인은 열에 의해 부피가 수축되는 도전물질을 포함하는
    반도체장치.
  2. 제1항에 있어서,
    상기 도전물질은,
    티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치.
  3. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부를 부분 매립하는 비트라인, 상기 비트라인의 양측벽의 스페이서 및 상기 비트라인 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및
    어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 비트라인은,
    상기 어닐에 의해 결정립성장 또는 응집이 발생하는 도전물질로 형성하는 반도체장치 제조 방법.
  5. 제3항에 있어서,
    상기 어닐은 급속열처리 또는 퍼니스열처리를 포함하는 반도체장치 제조 방법.
  6. 제3항에 있어서,
    상기 다마신구조물을 형성하는 단계는,
    상기 오픈부를 포함하는 전면에 스페이서막을 형성하는 단계;
    상기 오픈부 바닥을 노출시키도록 상기 스페이서막을 선택적으로 제거하는 단계;
    상기 스페이서막 상에 상기 오픈부를 매립하는 도전막을 형성하는 단계;
    상기 도전막과 스페이서막을 리세스시켜 상기 비트라인과 스페이서를 형성하는 단계; 및
    상기 비트라인 및 스페이서 상부에 캡핑막을 갭필하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 도전막은,
    티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  8. 반도체기판 상에 예비 제1도전패턴을 형성하는 단계;
    상기 예비 제1도전패턴을 독립된 복수의 제1도전패턴으로 분리시키는 오픈부를 형성하는 단계;
    상기 오픈부를 부분 매립하는 제2도전패턴, 상기 제2도전패턴의 양측벽의 스페이서 및 상기 제2도전패턴 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및
    어닐을 통해 상기 제2도전패턴을 수축시켜 상기 제2도전패턴과 스페이서 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  9. 제8항에 있어서,
    상기 제2도전패턴은,
    상기 어닐에 의해 결정립성장 또는 응집이 발생하는 도전물질로 형성하는 반도체장치 제조 방법.
  10. 제8항에 있어서,
    상기 어닐은 급속열처리 또는 퍼니스열처리를 포함하는 반도체장치 제조 방법.
  11. 제8항에 있어서,
    상기 제2도전패턴은,
    티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  12. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 제1오픈부를 형성하는 단계;
    상기 제1오픈부 내에 예비 스토리지노드콘택플러그를 형성하는 단계;
    상기 예비 스토리지노드콘택플러그를 독립된 복수의 스토리지노드콘택플러그로 분리시키는 제2오픈부를 형성하는 단계;
    상기 제2오픈부를 부분 매립하는 비트라인, 상기 비트라인의 양측벽의 스페이서 및 상기 비트라인 상의 캡핑막을 포함하는 다마신구조물을 형성하는 단계; 및
    어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 비트라인은,
    상기 어닐에 의해 결정립성장 또는 응집이 발생하는 도전물질로 형성하는 반도체장치 제조 방법.
  14. 제12항에 있어서,
    상기 어닐은 급속열처리 또는 퍼니스어닐을 포함하는 반도체장치 제조 방법.
  15. 제12항에 있어서,
    상기 비트라인은,
    티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
  16. 매립게이트구조물이 매립되고 복수의 콘택표면을 갖는 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 복수의 콘택표면 중 일부 콘택표면을 노출시키는 제1오픈부를 형성하는 단계;
    상기 제1오픈부를 매립하는 예비 스토리지노드콘택플러그를 형성하는 단계;
    상기 예비 스토리지노드콘택플러그 및 층간절연막을 식각하여 상기 예비 스토리지노드콘택플러그를 복수의 스토리지노드콘택플러그로 분리시키는 제2오픈부를 형성하는 단계;
    상기 제2오픈부 내에 비트라인, 상기 비트라인의 양측벽의 스페이서, 상기 비트라인과 스페이서 상의 캡핑막을 포함하는 다마신비트라인구조물을 형성하는 단계; 및
    어닐을 통해 상기 비트라인을 수축시켜 상기 비트라인과 스페이서 사이에 에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 비트라인은,
    상기 어닐에 의해 결정립성장 또는 응집이 발생하는 도전물질로 형성하는 반도체장치 제조 방법.
  18. 제16항에 있어서,
    상기 어닐은 급속열처리 또는 퍼니스어닐을 포함하는 반도체장치 제조 방법.
  19. 제16항에 있어서,
    상기 비트라인은,
    티타늄질화막, 텅스텐질화막 및 텅스텐막으로 이루어진 그룹중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
KR1020110104139A 2011-10-12 2011-10-12 다마신비트라인을 구비한 반도체장치 및 그 제조 방법 KR20130039525A (ko)

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