KR20150090603A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150090603A
KR20150090603A KR1020140011462A KR20140011462A KR20150090603A KR 20150090603 A KR20150090603 A KR 20150090603A KR 1020140011462 A KR1020140011462 A KR 1020140011462A KR 20140011462 A KR20140011462 A KR 20140011462A KR 20150090603 A KR20150090603 A KR 20150090603A
Authority
KR
South Korea
Prior art keywords
region
bit line
layer
substrate
insulating film
Prior art date
Application number
KR1020140011462A
Other languages
English (en)
Other versions
KR102188492B1 (ko
Inventor
김진영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140011462A priority Critical patent/KR102188492B1/ko
Priority to US14/534,853 priority patent/US9716095B2/en
Publication of KR20150090603A publication Critical patent/KR20150090603A/ko
Application granted granted Critical
Publication of KR102188492B1 publication Critical patent/KR102188492B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

필드 영역 및 액티브 영역을 가지되 상기 액티브 영역은 상기 필드 영역의 상부 표면보다 높은 레벨에 위치하는 상부 표면을 갖는 기둥 형태의 비트라인 콘택 영역을 포함하는 기판, 상기 기판 상에 형성되고 상기 비트라인 콘택 영역을 노출하면서 비트라인 형성 영역을 정의하는 트렌치를 갖는 제1 층간 절연막 패턴, 및 상기 트렌치 내에 형성되고 상기 비트라인 콘택 영역과 연결된 비트라인을 포함하는 반도체 소자 및 그 제조 방법이 제공된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and a method of manufacturing the same}
본 발명은 반도체 소자, 반도체 소자의 제조 방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자의 구성 요소들에 대한 디자인-룰이 감소되고 있다.
본 발명이 해결하고자 하는 과제는 비트라인의 콘택 마진을 증대시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 다마신(damascene) 공정을 이용하여 비트라인을 형성하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 필드 영역 및 액티브 영역을 가지되 상기 액티브 영역은 상기 필드 영역의 상부 표면보다 높은 레벨에 위치하는 상부 표면을 갖는 기둥 형태(pillar type)의 비트라인 콘택 영역을 포함하는 기판, 상기 기판 상에 형성되고 상기 비트라인 콘택 영역을 노출하면서 비트라인 형성 영역을 정의하는 트렌치를 갖는 제1 층간 절연막 패턴, 및 상기 트렌치 내에 형성되고 상기 비트라인 콘택 영역과 연결된 비트라인을 포함할 수 있다.
상기 비트라인은 상기 제1 층간 절연막 패턴의 상부 표면과 실질적으로 동일한 상부 표면을 가질 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 상기 비트라인 상에 형성되고 상기 트렌치를 채우는 비트라인 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 상기 비트라인 및 기판 상에 형성되고 상기 액티브 영역의 스토리지 노드 콘택 영역을 노출하는 콘택 개구부를 갖는 제2 층간 절연막, 및 상기 콘택 개구부를 채우는 스토리지 노드 콘택 플러그를 더 포함하되, 상기 기둥 형태의 비트라인 콘택 영역의 상부 표면은 상기 스토리지 노드 콘택 영역의 상부 표면보다 높은 레벨에 위치할 수 있다.
상기 스토리지 노드 콘택 플러그는 홀(hole) 타입으로 형성될 수 있다.
상기 스토리지 노드 콘택 플러그는 라인(line) 타입으로 형성될 수 있다.
본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자를 제조하는 방법은, 셀 영역 및 코어/주변 회로 영역을 갖는 기판 상에 필드 영역 및 액티브 영역을 형성하고, 상기 기판 상에 제1 도전층을 형성하고, 상기 셀 영역의 상기 제1 도전층을 제거하고, 상기 셀 영역의 기판을 일부 식각하여 상기 셀 영역의 액티브 영역에 그 상부 표면이 상기 필드 영역의 상부 표면보다 높은 레벨에 위치하는 기둥 형태의 비트라인 콘택 영역을 형성하고, 상기 비트라인 콘택 영역을 갖는 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 식각하여 상기 비트라인 콘택 영역을 노출하면서 비트라인 형성 영역을 정의하는 트렌치를 갖는 제1 층간 절연막 패턴을 형성하고, 및 상기 트렌치 내에 상기 비트라인 콘택 영역과 연결되는 비트라인을 형성하는 것을 포함할 수 있다.
상기 기둥 형태의 비트라인 콘택 영역을 형성하는 것은, 상기 기판 상에 식각 저지층을 형성하고, 상기 식각 저지층을 패터닝하여 상기 셀 영역의 액티브 영역 상에 비트라인 콘택 영역을 정의하는 식각 저지층 패턴을 형성하고, 및 상기 식각 저지층 패턴을 이용하여 상기 셀 영역의 기판을 일부 식각하는 것을 포함할 수 있다.
상기 비트라인을 형성한 후, 상기 코어/주변회로 영역의 상기 제1 층간 절연막 패턴을 제거하고, 및 상기 코어/주변 회로 영역의 기판 상에 상기 제1 도전층을 포함하는 게이트 구조체를 형성하는 것을 더 포함할 수 있다.
상기 셀 영역의 제1 도전층을 제거하기 전에, 상기 코어/주변 회로 영역의 기판 상에 상기 제1 도전층을 포함하는 게이트 구조체를 형성하는 것을 더 포함할 수 있다.
상기 비트라인은 상기 제1 층간 절연막 패턴의 상부 표면과 실질적으로 동일한 상부 표면을 갖도록 형성할 수 있다.
상기 비트라인을 형성한 후, 상기 트렌치를 채우는 비트라인 캡핑층을 형성하는 것을 더 포함할 수 있다.
상기 비트라인을 형성한 후, 상기 비트라인 및 제1 층간 절연막 패턴 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 식각하여 상기 셀 영역의 액티브 영역 상에 스토리지 노드 콘택 영역을 노출하는 콘택 개구부를 형성하고, 및 상기 콘택 개구부를 채우는 스토리지 노드 콘택 플러그를 형성하는 것을 더 포함하되, 상기 기둥 형태의 비트라인 콘택 영역의 상부 표면은 상기 스토리지 노드 콘택 영역의 상부 표면보다 높은 레벨에 위치할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의하면, 액티브 영역에 필드 영역의 상부 표면보다 높은 레벨의 상부 표면을 갖는 기둥 형태의 비트라인 콘택 영역을 형성함으로써, 비트라인과 액티브 영역과의 오버랩 영역을 증가시켜 비트라인 콘택 마진을 확보할 수 있다.
또한, 셀 영역의 비트라인과 코어/주변 회로 영역의 게이트 구조체를 서로 다른 공정 단계에서 형성하고, 다마신 공정을 이용하여 단일 금속층으로 이루어진 비트라인을 형성함으로써, 상기 비트라인의 적층 높이를 낮추어 기생 커패시턴스를 감소시킬 수 있다.
도 1은 본 발명에 의한 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 2a 내지 도 2d는 각각, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 셀 영역을 나타내는 단면도들이고, 도 2e는 상기 반도체 소자의 코어/주변 회로 영역을 나타내는 단면도이다.
도 3a 내지 도 17e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 도 14의 공정으로 형성된 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 19a 내지 도 29e는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 30은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 갖는 전자 시스템 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 정의되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
공간적으로 상대적인 용어인 상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성 요소에 있어 상대적인 위치를 기술하기 위하여 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 정의되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명에 의한 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 1을 참조하면, 본 발명에 의한 반도체 소자는 필드 영역(105: 205) 및 상기 필드 영역(105: 205)에 의해 정의된 액티브 영역(101: 201)을 갖는 기판(100: 200), 상기 기판(100: 200) 상에 형성되고 제1 방향으로 신장되는 매립 게이트(112: 212), 및 상기 기판(100: 200) 상에 형성되고 상기 제1 방향과 직교하는 제2 방향으로 신장되는 비트라인(134: 268)을 포함할 수 있다.
상기 액티브 영역(101: 201)은 장축 및 단축을 갖도록 형성되며, 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 예를 들어, 상기 액티브 영역(101: 201)은 폭보다 길이가 긴 바(bar) 형태를 가질 수 있고, 섬(island) 형태로 배열될 수 있다.
상기 액티브 영역(101: 201)은 상기 매립 게이트(112: 212) 및 비트라인(134: 268)에 대해 소정 각도로 틸팅되어 배치됨으로써, 한 개의 액티브 영역(101: 201)이 두 개의 매립 게이트(112: 212) 및 한 개의 비트라인(134: 268)과 상호 교차될 수 있다. 따라서, 한 개의 액티브 영역(101: 201)은 두 개의 단위 셀 구조를 갖게 되고, 한 개의 단위 셀은 최소 선폭을 기준으로 상기 제1 방향의 길이가 2F가 되고 상기 제2 방향의 길이가 4F가 됨으로써, 단위 셀의 면적은 6F2가 된다. 여기서, F는 최소 선폭 크기(minimum feature size)이다. 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자는 상기 6F2 셀 구조로 제한되지 않으며, 상기 액티브 영역(101: 201)이 상기 매립 게이트(112; 212) 및 비트라인(134: 268)과 직교하는 8F2 셀 구조로 형성될 수도 있다. 또한, 반도체 소자의 집적도를 향상시킬 수 있는 어떠한 셀 구조도 모두 포함될 수 있음은 명백하다.
상기 액티브 영역(101: 201)은 상기 비트라인(134: 268)과 연결되는 비트라인 콘택 영역(101a: 201a) 및 셀 커패시터와 연결되는 스토리지 노드 콘택 영역(101b: 201b)을 포함할 수 있다. 즉, 하나의 액티브 영역(101: 201) 내에서, 상기 매립 게이트(112: 212)와 매립 게이트(112: 212) 사이의 영역이 상기 비트라인 콘택 영역(101a: 201a)으로 제공되고, 상기 매립 게이트(112: 212)와 필드 영역(105: 205) 사이의 영역이 상기 스토리지 노드 콘택 영역(101b: 201b)으로 제공될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자에 의하면, 상기 비트라인 콘택 영역(101a: 201a)은 그 상부 표면이 상기 필드 영역(105: 205)의 상부 표면보다 높은 레벨에 위치하는 기둥 형태를 갖는다. 또한, 상기 비트라인 콘택 영역(101a: 201a)의 상부 표면은 상기 스토리지 노드 콘택 영역(101b: 201b)의 상부 표면보다 높은 레벨에 위치할 수 있다.
도 2a 내지 도 2d는 각각, 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 셀 영역을 나타내는 단면도들이고, 도 2e는 상기 반도체 소자의 코어/주변 회로 영역을 나타내는 단면도이다.
도 2a 내지 도 2e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 셀 영역 및 코어/주변 회로 영역을 포함하고 필드 영역(105)에 의해 정의된 액티브 영역(101)을 갖는 기판(100), 상기 기판(100)의 셀 영역 내에 형성된 제1 게이트 구조체(115), 상기 기판(100)의 코어/주변 회로 영역 상에 형성된 제2 게이트 구조체(150), 및 상기 기판(100)의 셀 영역 상에 형성된 비트라인(134)을 포함할 수 있다.
상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 필드 영역(105)은 상기 기판(100) 내에 형성되어 복수개의 액티브 영역들(101)을 정의할 수 있다. 상기 필드 영역(105)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 영역일 수 있다. 예를 들어, 상기 필드 영역(105)은 상기 기판(100) 내에 형성된 필드 트렌치(102) 및 상기 필드 트렌치(102)를 채우는 필드 절연막을 포함할 수 있다. 상기 필드 절연막은 상기 필드 트렌치(102)의 크기에 따라 실리콘 산화물의 단일 막, 또는 실리콘 산화물과 실리콘 질화물의 복합 막을 포함할 수 있다.
상기 셀 영역의 상기 제1 게이트 구조체(115)는 상기 기판(100) 내에 매립되어 형성될 수 있다. 상기 제1 게이트 구조체(115)는 상기 기판(100) 내에 형성된 게이트 트렌치(108), 상기 게이트 트렌치(108)의 내벽 상에 컨포멀하게 형성된 제1 게이트 절연막(110a), 상기 게이트 트렌치(108) 내에 형성된 매립 게이트(112), 및 상기 게이트 트렌치(108)를 채우도록 상기 매립 게이트(112) 상에 형성된 게이트 캡핑층(114)을 포함할 수 있다.
상기 게이트 트렌치(108)는 상기 셀 영역의 액티브 영역(101)을 가로지르며 상기 필드 영역(105)으로 연장될 수 있다. 상기 게이트 트렌치(108)는 상기 액티브 영역(101) 및 필드 영역(105) 내에서 서로 다른 레벨의 바닥면을 가질 수 있다. 예를 들어, 상기 게이트 트렌치(108)는 상기 액티브 영역(101) 내에서의 바닥면이 상기 필드 영역(105) 내에서의 바닥면보다 높은 레벨에 위치할 수 있다. 상기 매립 게이트(112)는 상기 필드 영역(105) 내에서의 하단부가 상기 액티브 영역(101) 내에서의 하단부보다 낮은 레벨에 위치할 수 있다. 상기 매립 게이트들(112)의 상부 표면들은 상기 액티브 영역(101) 및 필드 영역(105) 내에서 실질적으로 동일하거나 유사할 수 있다.
상기 셀 영역의 액티브 영역(101)은 비트라인(134)과 연결되는 비트라인 콘택 영역(101a) 및 커패시터와 연결되는 스토리지 노드 콘택 영역(101b)을 포함할 수 있다. 하나의 액티브 영역(101) 내에서, 상기 매립 게이트(112)와 매립 게이트(112) 사이의 영역이 상기 비트라인 콘택 영역(101a)으로 제공되고, 상기 매립 게이트(112)와 필드 영역(105) 사이의 영역이 상기 스토리지 노드 콘택 영역(101b)으로 제공될 수 있다. 상기 비트라인 콘택 영역(101a)은 그 상부 표면(T2)이 상기 필드 영역(102)의 상부 표면(T1)보다 높은 레벨에 위치하는 기둥 형태를 갖는다. 상기 기둥 형태의 비트라인 콘택 영역(101a)의 상부 표면(T2)은 상기 스토리지 노드 콘택 영역(101b)의 상부 표면보다 높은 레벨에 위치할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 상기 셀 영역의 기판(100) 상에 형성되고, 상기 기둥 형태의 비트라인 콘택 영역(101a)을 노출하면서 비트라인 형성 영역을 정의하는 트렌치(132)를 갖는 제1 층간 절연막 패턴(126a)을 더 포함할 수 있다.
상기 비트라인(134)은 상기 트렌치(132) 내에 다마신 구조로 형성되어 상기 기둥 형태의 비트라인 콘택 영역(101a)과 연결된다. 상기 비트라인(134)은 티타늄 질화물(TiN) 등의 금속 질화물을 포함하는 단일 금속층으로 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자에 의하면, 상기 기둥 형태의 비트라인 콘택 영역(101a) 상에 비트라인(134)이 직접 연결되기 때문에, 상기 액티브 영역(101)과 비트라인(134)과의 오버랩 영역이 증가하여 비트라인 콘택 마진을 확보할 수 있다. 또한, 상기 기둥 형태의 비트라인 콘택 영역(101a)에 의해 인접한 비트라인 콘택 간의 거리를 확보할 수 있어, 이웃하는 비트라인 콘택끼리 상호 간섭을 일으키는 문제를 방지할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자에 의하면, 단일 금속층으로 이루어진 다마신 구조의 비트라인(134)이 형성됨으로써, 상기 비트라인(134)의 적층 높이를 낮추어 기생 커패시턴스를 감소시킬 수 있다. 본 발명의 일 실시예에 의하면, 상기 비트라인(134)은 상기 제1 층간 절연막 패턴(126a)의 상부 표면과 실질적으로 동일한 상부 표면을 가질 수 있다. 본 발명의 다른 실시예에 의하면, 비트라인이 트렌치의 하부 영역을 채우도록 형성되고, 상기 비트라인 상에 상기 트렌치의 상부 영역을 채우는 비트라인 캡핑층이 더 형성될 수 있다(도 25A 참조).
상기 코어/주변 회로 영역의 상기 제2 게이트 구조체(150)는 상기 기판(100) 상에 형성된 제2 게이트 절연막(110b), 및 상기 제2 게이트 절연막(110b) 상에 차례로 적층된 제1 도전층 패턴(120a), 장벽 금속층 패턴(140a), 제2 도전층 패턴(142a) 및 게이트 마크스층 패턴(144a)을 포함할 수 있다. 또한, 상기 제2 게이트 구조체(150)는 그 양 측벽들 상에 형성된 게이트 스페이서들(152)을 더 포함할 수 있다.
도 3a 내지 도 17e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, a도, b도, c도, 및 d도들 각각은 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 반도체 소자의 셀 영역을 나타내는 단면도들이고, 각각의 e도는 상기 반도체 소자의 코어/주변 회로 영역을 나타내는 단면도이다.
도 3a, 도 3b, 도 3c, 도 3d 및 도 3e를 참조하면, 셀 영역과 코어/주변 회로 영역이 정의된 기판(100)이 준비될 수 있다.
상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 기판(100)에 소자분리 공정이 수행되어 액티브 영역들(101)을 정의하는 필드 영역들(105)이 형성될 수 있다. 상기 필드 영역(105)은 얕은 트렌치 소자분리 공정에 의해 형성될 수 있다. 예를 들어, 상기 기판(100)이 일부 식각되어 필드 트렌치(102)가 형성되고, 상기 필드 트렌치(102)가 필드 절연막으로 채워짐으로써 상기 필드 영역(105)이 형성될 수 있다. 상기 필드 절연막은 상기 필드 트렌치(102)의 크기에 따라 실리콘 산화물의 단일 막, 또는 실리콘 산화물과 실리콘 질화물의 복합 막을 포함할 수 있다.
상기 필드 영역들(105)이 형성된 기판(100)의 셀 영역에 매립 게이트 형성 공정이 수행될 수 있다.
먼저, 상기 셀 영역의 액티브 영역(101) 및 필드 영역(105)이 일부 식각되어 게이트 트렌치(108)가 형성될 수 있다. 상기 게이트 트렌치(108)는 상기 액티브 영역(101)을 가로지르면서 상기 필드 영역(105)으로 연장되도록 형성될 수 있다. 상기 게이트 트렌치(108)는 식각 속도의 차이에 의하여 상기 액티브 영역(101) 및 필드 영역(105) 내에서 서로 다른 깊이로 형성될 수 있다. 예를 들어, 상기 필드 영역(105) 내의 게이트 트렌치(108)가 상기 액티브 영역(101) 내의 게이트 트렌치(108)보다 더 깊게 형성될 수 있다.
이어서, 열산화 공정 또는 증착 공정이 수행되어 상기 게이트 트렌치(108)의 내벽 상에 컨포멀하게 제1 게이트 절연막(110a)이 형성될 수 있다. 이와 동시에, 상기 코어/주변 회로 영역의 기판(100) 상에 제2 게이트 절연막(110b)이 형성될 수 있다.
상기 기판(100) 상에 상기 게이트 트렌치(108)를 채우도록 게이트 도전층이 증착되고, 상기 게이트 도전층에 대해 에치백 공정이 수행됨으로써 상기 게이트 트렌치(108)의 하부 영역에 매립 게이트(112)가 형성될 수 있다. 상기 매립 게이트(112)는 상기 필드 영역(105) 내에서의 하단부가 상기 액티브 영역(101) 내에서의 하단부보다 낮은 레벨에 위치할 수 있다. 상기 매립 게이트들(112)의 상부 표면들은 상기 액티브 영역(101) 및 필드 영역(105) 내에서 실질적으로 동일하거나 유사할 수 있다.
상기 매립 게이트(112) 상에 상기 게이트 트렌치(108)의 상부 영역을 채우도록 게이트 캡핑층(114)이 형성되고, 에치백 또는 화학 기계적 연마(CMP)와 같은 평탄화 공정으로 상기 기판(100)의 상부 표면이 노출될 때까지 상기 게이트 캡핑층(114)이 제거될 수 있다. 상기한 공정들에 의하여 셀 영역의 기판(100) 내에 제1 게이트 절연막(110a), 매립 게이트(112) 및 게이트 캡핑층(114)을 포함하는 제1 게이트 구조체(115)가 형성될 수 있다. 상기 제1 게이트 구조체(115)는 셀 영역의 워드라인으로 제공된다.
상기 제1 및 제2 게이트 절연막(110a, 110b)은 실리콘 산화물을 포함할 수 있다. 상기 매립 게이트(112)는 폴리실리콘 또는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속을 포함할 수 있다. 상기 매립 게이트(112)를 금속으로 형성하는 경우, 상기 매립 게이트(112)와 제1 게이트 절연막(110a)과의 사이에 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등의 장벽 금속층이 형성될 수 있다. 상기 게이트 캡핑층(114)은 실리콘 질화물을 포함할 수 있다.
상기 제1 게이트 구조체(115)가 형성된 후, 상기 매립 게이트(112) 양측의 기판(100)에 소오스/드레인 이온주입 공정이 수행되어 매립 셀 어레이 트랜지스터(buried cell array transistor; BCAT)들이 완성될 수 있다. 상기 소오스/드레인 이온주입 공정은 상기 제1 게이트 구조체(115)를 형성하기 전에 수행될 수도 있다.
이어서, 상기 기판(100)의 전면에 식각 저지층(116)이 형성될 수 있다. 상기 식각 저지층(116)은 상기 기판(100) 및 후속의 다마신 공정에서 형성될 제1 층간 절연막에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 식각 저지층(116)은 실리콘 질화물의 단일 막으로 형성될 수도 있고, 실리콘 산화물과 실리콘 질화물의 복합 막으로 형성될 수도 있다.
상기 식각 저지층(116) 상에 제1 도전층(120)이 약 350Å의 두께로 형성될 수 있다. 상기 제1 도전층(120)은 코어/주변회로 영역의 게이트로 제공되는 것으로, 예를 들어 폴리실리콘을 포함할 수 있다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e를 참조하면, 셀 오픈 마스크를 이용하여 상기 셀 영역으로부터 상기 제1 도전층(120)이 제거될 수 있다. 그러면, 상기 코어/주변회로 영역의 기판(100) 상에만 상기 제1 도전층(120)이 잔류된다.
이어서, 상기 기판(100)의 전면에 제1 하드 마스크층(122)이 형성될 수 있다. 상기 제1 하드 마스크층(122)은 상기 식각 저지층(116)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 하드 마스크층(122)은 스핀 온 하드 마스크(spin on hard mask: SOH)와 같은 탄소 함유막으로 형성될 수 있다. 상기 SOH막은 페닐, 벤젠 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 형성될 수 있다. 상기 SOH막은 스핀 코팅(spin coating) 공정으로 형성될 수 있다.
상기 제1 하드 마스크층(122) 상에 제1 반사 방지층(124)이 형성될 수 있다. 상기 제1 반사 방지층(124)은 포토레지스트 패턴을 형성하기 위한 노광 공정시 상기 기판(100)의 표면으로부터 반사되는 빛을 흡수하거나 간섭 효과로 상쇄시켜 상기 포토레지스트 패턴의 프로파일을 개선하기 위한 층으로서, 실리콘 산질화물(SiON)과 같은 무기물 또는 유기 폴리머를 포함할 수 있다.
상기 제1 반사 방지층(124) 상에, 상기 기판(100)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 비트라인 콘택 영역을 정의하기 위한 제1 포토레지스트 패턴(125)이 형성될 수 있다. 상기 제1 포토레지스트 패턴(125)은 하나의 액티브 영역(101) 내에서, 상기 매립 게이트(112)과 매립 게이트(112) 사이의 영역을 정의하도록 형성될 수 있다.
도 5a, 도 5b, 도 5c, 도 5d 및 도 5e를 참조하면, 상기 제1 포토레지스트 패턴(125)을 식각 마스크로 이용하여 상기 제1 반사 방지층(124) 및 제1 하드 마스크층(122)이 차례로 식각되어 제1 하드 마스크층 패턴(122a)이 형성될 수 있다. 상기 제1 하드 마스크층(122)이 식각되는 동안, 상기 제1 하드 마스크층(122)과 유사한 식각 특성을 갖는 상기 제1 포토레지스트 패턴(125)이 제거될 수 있다.
상기 제1 하드 마스크층 패턴(122a)을 식각 마스크로 이용하여 상기 식각 저지층(116)이 식각되어 식각 저지층 패턴(116a)이 형성될 수 있다. 상기 식각 저지층 패턴(116a)을 식각 마스크로 이용하여 상기 셀 영역의 기판(100)이 식각될 수 있다. 즉, 상기 식각 공정에 의해 상기 셀 영역의 액티브 영역(101) 및 필드 영역(105)이 일부 리세스됨으로써, 상기 매립 게이트(112)와 매립 게이트(112) 사이의 액티브 영역(101)에 기둥 형태의 비트라인 콘택 영역(101a)이 형성될 수 있다. 상기 기둥 형태의 비트라인 콘택 영역(101a)은 그 상부 표면(T2)이 상기 필드 영역(105)의 상부 표면(T1)보다 높은 레벨에 위치할 수 있다.
상기 기둥 형태의 비트라인 콘택 영역(101a)이 형성된 후, 상기 코어/주변회로 영역의 기판(100) 상에는 상기 제1 하드 마스크층 패턴(122a)이 잔류될 수 있다.
도 6a, 도 6b, 도 6c, 도 6d 및 도 6e를 참조하면, 잔류하는 상기 제1 하드 마스크층 패턴(122a)이 제거된 후, 상기 기판(100)의 전면에 제1 층간 절연막(126)이 형성될 수 있다. 상기 제1 층간 절연막(126)은 다마신 공정에 따른 패턴 형상을 부여하기 위한 층으로서, 후속 공정에서 선택적으로 식각될 수 있는 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(126) 상에 제2 하드 마스크층(128)이 형성될 수 있다. 상기 제2 하드 마스크층(128)은 상기 제1 층간 절연막(126)에 대해 식각 선택비를 갖는 물질, 예를 들어 SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제2 하드 마스크층(128) 상에 제2 반사 방지층(130)이 형성될 수 있다. 상기 제2 반사 방지층(130)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제2 반사 방지층(130) 상에, 상기 기판(100)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 비트라인 형성 영역을 정의하기 위한 제2 포토레지스트 패턴(131)이 형성될 수 있다.
도 7a, 도 7b, 도 7c, 도 7d 및 도 7e를 참조하면, 상기 제2 포토레지스트 패턴(131)을 식각 마스크로 이용하여 상기 제2 반사 방지층(130) 및 제2 하드 마스크층(128)이 차례로 식각될 수 있다. 상기 제2 하드 마스크층(128)이 식각되는 동안, 상기 제2 하드 마스크층(128)과 유사한 식각 특성을 갖는 상기 제2 포토레지스트 패턴(131)이 제거될 수 있다.
잔류하는 제2 하드 마스크층(128)을 식각 마스크로 이용하여 상기 제1 층간 절연막(126)이 식각되어 제1 층간 절연막 패턴(126a)이 형성될 수 있다. 상기 제1 층간 절연막(126)의 식각 공정은 상기 식각 저지층 패턴(116a)의 표면에서 종료될 수 있다.
노출된 상기 식각 저지층 패턴(116a)이 제거되어 상기 제1 층간 절연막 패턴(126a) 내에 상기 기둥 형태의 비트라인 콘택 영역(101a)을 노출하면서 비트라인 형성 영역을 정의하는 트렌치(132)가 형성될 수 있다. 상기 식각 저지층(116)은 상기 기판(100)에 대해 식각 선택비를 갖는 물질로 형성되기 때문에, 상기 트렌치(132)를 형성하기 위한 다마신 식각 공정시 그 하부의 기판(100), 즉 셀의 액티브 영역(101)이 손상되는 것을 방지할 수 있다. 상기 식각 저지층 패턴(116a)이 제거되는 동안, 상기 제1 층간 절연막 패턴(126a)이 일부 식각되어 상기 비트라인 콘택 영역(101a) 상의 트렌치보다 다른 나머지 트렌치들이 더 깊게 형성될 수도 있다.
이어서, 상기 셀 영역 및 코어/주변회로 영역 상에 잔류하는 상기 제2 하드 마스크층(128)이 제거될 수 있다. 상기 트렌치(132)를 형성하기 위한 다마신 식각 공정이 수행된 후, 상기 코어/주변회로 영역의 기판(100) 상에는 상기 제1 층간 절연막 패턴(126a)이 잔류될 수 있다.
도 8a, 도 8b, 도 8c, 도 8d 및 도 8e를 참조하면, 상기 기판(100)의 전면에 상기 트렌치(132)를 채우도록 도전층이 증착되고, 에치백 공정에 의해 상기 제1 층간 절연막 패턴(126a)의 상부 표면이 노출될 때까지 상기 도전층이 제거되어 상기 트렌치(132) 내에 다마신 구조의 비트라인(134)이 형성될 수 있다.
상기 비트라인(134)은 예를 들어, 티타늄 질화물 등의 금속 질화물을 포함하는 단일 금속층으로 형성될 수 있다. 상기 비트라인(134)은 트렌치(132)를 통해 상기 기둥 형태의 비트라인 콘택 영역(101a)과 직접 연결되며, 상기 셀 영역의 제1 게이트 구조체(115)와 직교하는 방향으로 신장되는 라인 형태로 형성된다. 상기 비트라인(134)은 다마신 공정으로 형성되기 때문에, 포토리소그라피 공정의 패터닝 한계를 극복하여 미세 패턴을 구현할 수 있다.
상기 비트라인(134) 및 제1 층간 절연막 패턴(126a) 상에 절연층(136)이 형성될 수 있다. 상기 절연층(136)은 후속하는 코어/주변회로 영역의 게이트 형성 공정 동안에 상기 비트라인(134)을 보호하는 역할을 한다.
도 9a, 도 9b, 도 9c, 도 9d 및 도 9e를 참조하면, 상기 절연층(136) 상에 상기 셀 영역을 마스킹하고 상기 코어/주변회로 영역을 오픈하는 제3 포토레지스트 패턴(137)이 형성될 수 있다. 상기 제3 포토레지스트 패턴(137)을 식각 마스크로 이용한 식각 공정이 수행되어 상기 코어/주변회로 영역의 절연층(136) 및 제1 층간 절연막 패턴(126a)이 모두 제거될 수 있다. 이에 따라, 상기 코어/주변회로 영역의 제1 도전층(120)이 노출될 수 있다.
도 10a, 도 10b, 도 10c, 도 10d 및 도 10e를 참조하면, 상기 제3 포토레지스트 패턴(137)이 제거된 후, 상기 기판의 전면에 장벽 금속층(140), 제2 도전층(142), 및 게이트 마스크층(144)이 차례로 적층될 수 있다. 상기 장벽 금속층(140)은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물을 포함할 수 있다. 상기 제2 도전층(142)은 텅스텐, 알루미늄, 구리 등의 금속을 포함할 수 있다. 상기 게이트 마스크층(144)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 마스크층(144) 상에 제3 하드 마스크층(146) 및 제3 반사 방지층(148)이 차례로 형성될 수 있다. 상기 제3 하드 마스크층(146)은 상기 게이트 마스크층(144)에 대해 식각 선택비를 갖는 물질, 예를 들어 SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제3 반사 방지층(148)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제3 반사 방지층(148) 상에, 상기 기판(100)의 셀 영역을 오픈하면서 상기 코어/주변회로 영역의 게이트 형성 영역을 정의하기 위한 제4 포토레지스트 패턴(149)이 형성될 수 있다.
도 11a, 도 11b, 도 11c, 도 11d 및 도 11e를 참조하면, 상기 제4 포토레지스트 패턴(149)을 식각 마스크로 이용하여 상기 제3 반사 방지층(148) 및 제3 하드 마스크층(146)이 차례로 식각될 수 있다. 상기 제3 하드 마스크층(146)이 식각되는 동안, 상기 제3 하드 마스크층(146)과 유사한 식각 특성을 갖는 상기 제4 포토레지스트 패턴(149)이 제거될 수 있다.
잔류하는 상기 제3 하드 마스크층(146)을 식각 마스크로 이용하여 그 하부의 게이트 마스크층(144)이 식각되어 게이트 마스크층 패턴(144a)이 형성될 수 있다. 상기 게이트 마스크층 패턴(144a)을 식각 마스크로 이용하여 상기 제2 도전층(142), 장벽 금속층(140) 및 제1 도전층(120)이 차례로 식각될 수 있다. 그러면, 상기 코어/주변회로 영역의 기판(100) 상에 게이트 마스크층 패턴(144a), 제2 도전층 패턴(142a), 장벽 금속층 패턴(140a), 제1 도전층 패턴(120a) 및 제2 게이트 절연막(110b)을 포함하는 제2 게이트 구조체(150)가 형성될 수 있다. 상기 제2 게이트 구조체(150)를 형성하기 위한 다수의 식각 공정들에 의해 상기 셀 영역의 게이트 마스크층(144), 제2 도전층(142) 및 장벽 금속층(140)이 모두 제거되며, 상기 비트라인(134)은 그 상부에 위치한 상기 절연층(136)에 의해 보호될 수 있다.
이어서, 잔류하는 상기 제3 하드 마스크층(146)이 제거될 수 있다.
도 12a, 도 12b, 도 12c, 도 12d 및 도 12e를 참조하면, 상기 기판(100) 상에 스페이서 절연막이 증착되고, 상기 스페이서 절연막이 에치백되어 상기 제2 게이트 구조체(150)의 양 측벽들 상에 게이트 스페이서들(152)이 형성될 수 있다. 상기 게이트 스페이서(152)는 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 전면에 제2 층간 절연막(154)이 형성되고, 상기 코어/주변 회로 영역의 제2 게이트 구조체(150)의 상부 표면이 노출될 때까지 상기 제2 층간 절연막(154)에 대한 평탄화 공정이 수행될 수 있다. 상기 제2 층간 절연막(154)은 실리콘 산화물을 포함할 수 있다.
도 13a, 도 13b, 도 13c, 도 13d 및 도 13e를 참조하면, 상기 제2 층간 절연막(154)을 갖는 기판(100)의 전면에 제4 하드 마스크층(156) 및 제4 반사 방지층(158)이 차례로 형성될 수 있다. 상기 제4 하드 마스크층(156)은 상기 제2 층간 절연막(154)에 대해 식각 선택비를 갖는 물질, 예를 들어, SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제4 반사 방지층(158)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제4 반사 방지층(158) 상에, 상기 기판(100)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 스토리지 노드 콘택 플러그 형성 영역을 정의하기 위한 제5 포토레지스트 패턴(159)이 형성될 수 있다. 상기 제5 포토레지스트 패턴(159)은 하나의 액티브 영역(101) 내에서, 상기 매립 게이트(112)과 필드 영역(105) 사이의 영역을 정의하도록 형성될 수 있다.
도 14a, 도 14b, 도 14c, 도 14d 및 도 14e를 참조하면, 상기 제5 포토레지스트 패턴(159)을 식각 마스크로 이용하여 상기 셀 영역의 제4 반사 방지층(158) 및 제4 하드 마스크층(156)이 차례로 식각될 수 있다. 상기 제4 하드 마스크층(156)이 식각되는 동안, 상기 제4 하드 마스크층(156)과 유사한 식각 특성을 갖는 상기 제5 포토레지스트 패턴(159)이 제거될 수 있다.
잔류하는 상기 제4 하드 마스크층(156)을 식각 마스크로 이용하여 그 하부의 제2 층간 절연막(154), 절연층(136) 및 제1 층간 절연막 패턴(126a)이 차례로 식각됨으로써, 상기 스토리지 노드 플러그 형성 영역을 정의하는 제1 콘택 개구부(160)가 형성될 수 있다. 상기 제1 콘택 개구부(160)에 의해 상기 매립 게이트(112)와 필드 영역(105) 사이의 스토리지 콘택 영역(101b)이 노출될 수 있다. 본 실시예에 의하면, 상기 제1 콘택 개구부(160)는 도 18에 도시된 바와 같이, 홀 타입으로 형성될 수 있다.
이어서, 잔류하는 상기 제4 하드 마스크층(156)이 제거될 수 있다.
도 15a, 도 15b, 도 15c, 도 15d 및 도 15e를 참조하면, 상기 기판(100)의 전면에 상기 제1 콘택 개구부(160)를 채우도록 희생층(162)이 형성될 수 있다. 상기 희생층(162)은 상기 제2 층간 절연막(154)에 대해 식각 선택비를 갖는 물질, 예를 들어 비정질 탄소층(amorphous carbon layer; ACL)을 포함할 수 있다. 상기 희생층(162) 상에 제5 반사 방지층(164)이 형성될 수 있다. 상기 제5 반사 방지층(164)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제5 반사 방지층(164) 상에, 상기 기판(100)의 셀 영역을 마스킹하면서 상기 코어/주변회로 영역의 콘택 플러그 형성 영역을 정의하기 위한 제6 포토레지스트 패턴(165)이 형성될 수 있다.
도 16a, 도 16b, 도 16c, 도 16d 및 도 16e를 참조하면, 상기 제6 포토레지스트 패턴(165)을 식각 마스크로 이용하여 상기 코어/주변회로 영역의 제5 반사 방지층(164) 및 희생층(162)이 차례로 식각될 수 있다. 상기 희생층(162)이 식각되는 동안, 상기 희생층(162)과 유사한 식각 특성을 갖는 상기 제6 포토레지스트 패턴(165)이 제거될 수 있다.
잔류하는 상기 희생층(162)을 식각 마스크로 이용하여 그 하부의 제2 층간 절연막(154)이 식각되어 상기 코어/주변회로 영역의 콘택 플러그 형성 영역을 정의하는 제2 콘택 개구부(166)가 형성될 수 있다. 상기 제2 콘택 개구부(166)를 형성하기 위한 식각 공정 동안 상기 셀 영역의 기판(100)은 잔류하는 상기 희생층(162)에 의해 보호되기 때문에, 상기 스토리지 노드 콘택 영역(101b)을 노출하는 제1 콘택 개구부(160)가 손상되는 것이 방지될 수 있다.
이어서, 잔류하는 상기 희생층(162)이 제거되어, 상기 셀 영역의 제1 콘택 개구부(160)가 노출될 수 있다.
상기 기판(100)의 전면에 절연막이 증착되고, 상기 절연막에 대한 식각 공정이 수행되어 상기 제1 콘택 개구부(160) 및 제2 콘택 개구부(166)의 내벽들 상에 콘택 스페이서들(168)이 형성될 수 있다. 상기 콘택 스페이서(168)는 상기 제1 층간 절연막 패턴(126a) 및 제2 층간 절연막(154)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 콘택 스페이서들(168)을 갖는 기판(100)의 전면에, 상기 제1 및 제2 콘택 개구부들(160, 168)을 채우도록 제3 도전층(170)이 형성될 수 있다. 상기 제3 도전층(170)은 텅스텐, 알루미늄, 구리 등의 금속을 포함할 수 있다.
도 17a, 도 17b, 도 17c, 도 17d 및 도 17e를 참조하면, 상기 제3 도전층(170)에 대한 에치백 공정이 수행되어 상기 제2 층간 절연막(154)의 상부 표면까지 상기 제3 도전층(170)이 제거될 수 있다. 그러면, 상기 제1 콘택 개구부(160) 내에 상기 스토리지 노드 콘택 영역(101b)과 연결되는 스토리지 노드 콘택 플러그(170a)가 형성되고, 상기 제2 콘택 개구부(166) 내에 코어/주변회로 영역의 콘택 플러그(170b)가 형성된다. 본 실시예에 의하면, 상기 제1 콘택 개구부(160)가 홀 타입으로 형성되기 때문에 상기 스토리지 노드 콘택 플러그(170a) 또한 홀 타입으로 형성될 수 있다.
도 19a 내지 도 29e는 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, a도, b도, c도, 및 d도들 각각은 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 반도체 소자의 셀 영역을 나타내는 단면도들이고, 각각의 e도는 상기 반도체 소자의 코어/주변 회로 영역을 나타내는 단면도이다.
도 19a 내지 도 19e를 참조하면, 셀 영역과 코어/주변 회로 영역이 정의된 기판(200)이 준비될 수 있다.
상기 기판(200)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(200)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다.
상기 기판(200)에 소자분리 공정이 수행되어 액티브 영역들(201)을 정의하는 필드 영역들(205)이 형성될 수 있다. 상기 필드 영역(205)은 얕은 트렌치 소자분리 공정에 의해 형성될 수 있다. 예를 들어, 상기 기판(200)이 일부 식각되어 필드 트렌치(202)가 형성되고, 상기 필드 트렌치(202)가 필드 절연막으로 채워짐으로써 상기 필드 영역(205)이 형성될 수 있다. 상기 필드 절연막은 상기 필드 트렌치(202)의 크기에 따라 실리콘 산화물의 단일 막, 또는 실리콘 산화물과 실리콘 질화물의 복합 막을 포함할 수 있다.
상기 필드 영역들(205)이 형성된 기판(200)의 셀 영역에 매립 게이트 형성 공정이 수행될 수 있다.
먼저, 상기 셀 영역의 액티브 영역(201) 및 필드 영역(205)이 일부 식각되어 게이트 트렌치(208)가 형성될 수 있다. 상기 게이트 트렌치(208)는 상기 액티브 영역(201)을 가로지르면서 상기 필드 영역(205)으로 연장되도록 형성될 수 있다. 상기 게이트 트렌치(208)는 식각 속도의 차이에 의하여 상기 액티브 영역(201) 및 필드 영역(205) 내에서 서로 다른 깊이로 형성될 수 있다. 예를 들어, 상기 필드 영역(205) 내의 게이트 트렌치(208)가 상기 액티브 영역(201) 내의 게이트 트렌치(208)보다 더 깊게 형성될 수 있다.
이어서, 열산화 공정 또는 증착 공정이 수행되어 상기 게이트 트렌치(208)의 내벽 상에 컨포멀하게 제1 게이트 절연막(210a)이 형성될 수 있다. 이와 동시에, 상기 코어/주변 회로 영역의 기판(200) 상에 제2 게이트 절연막(210b)이 형성될 수 있다. 상기 제1 및 제2 게이트 절연막(210a, 210b)은 실리콘 산화물을 포함할 수 있다.
상기 기판(200) 상에 상기 게이트 트렌치(208)를 채우도록 게이트 도전층이 증착되고, 상기 게이트 도전층에 대해 에치백 공정이 수행됨으로써 상기 게이트 트렌치(208)의 하부 영역에 매립 게이트(212)가 형성될 수 있다. 상기 매립 게이트(212)는 상기 필드 영역(205) 내에서의 하단부가 상기 액티브 영역(201) 내에서의 하단부보다 낮은 레벨에 위치할 수 있다. 상기 매립 게이트들(212)의 상부 표면들은 상기 액티브 영역(201) 및 필드 영역(205) 내에서 실질적으로 동일하거나 유사할 수 있다. 상기 매립 게이트(212)는 폴리실리콘 또는 텅스텐, 알루미늄, 구리 등의 금속을 포함할 수 있다. 상기 매립 게이트(212)를 금속으로 형성하는 경우, 상기 매립 게이트(212)와 제1 게이트 절연막(210a)과의 사이에 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등의 장벽 금속층이 형성될 수 있다.
상기 매립 게이트(212) 상에 상기 게이트 트렌치(208)의 상부 영역을 채우도록 절연 물질, 예를 들어 실리콘 질화물을 포함하는 게이트 캡핑층(214)이 형성되고, 평탄화 공정으로 상기 기판(200)의 상부 표면이 노출될 때까지 상기 게이트 캡핑층(214)이 제거될 수 있다. 상기한 공정들에 의하여 셀 영역의 기판(200) 내에 제1 게이트 절연막(210a), 매립 게이트(212) 및 게이트 캡핑층(214)을 포함하는 제1 게이트 구조체(215)가 형성될 수 있다.
상기 제1 게이트 구조체(215)가 형성된 후, 상기 매립 게이트(212) 양측의 기판(200)에 소오스/드레인 이온주입 공정이 수행되어 매립 셀 어레이 트랜지스터들이 완성될 수 있다. 상기 소오스/드레인 이온주입 공정은 상기 제1 게이트 구조체(215)를 형성하기 전에 수행될 수도 있다.
이어서, 상기 기판(200)의 전면에 식각 저지층(216)이 형성될 수 있다. 상기 식각 저지층(216)은 상기 기판(200) 및 후속의 다마신 공정에서 형성될 제1 층간 절연막에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 식각 저지층(216)은 실리콘 질화물의 단일 막으로 형성될 수도 있고, 실리콘 산화물과 실리콘 질화물의 복합 막으로 형성될 수도 있다.
상기 식각 저지층(216) 상에 제1 도전층(220)이 약 350Å의 두께로 형성될 수 있다. 상기 제1 도전층(220)은 코어/주변회로 영역의 게이트로 제공되는 것으로, 예를 들어 폴리실리콘을 포함할 수 있다.
상기 기판(200)의 전면에 장벽 금속층(240), 제2 도전층(242), 및 게이트 마스크층(244)이 차례로 적층될 수 있다. 상기 장벽 금속층(240)은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물을 포함할 수 있다. 상기 제2 도전층(242)은 텅스텐, 알루미늄, 구리 등의 금속을 포함할 수 있다. 상기 게이트 마스크층(244)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 마스크층(244) 상에 제1 하드 마스크층(246) 및 제1 반사 방지층(248)이 차례로 형성될 수 있다. 상기 제1 하드 마스크층(246)은 상기 게이트 마스크층(244)에 대해 식각 선택비를 갖는 물질, 예를 들어 SOH와 같은 탄소 함유 화합물을 스핀 코팅하여 형성될 수 있다. 상기 제1 반사 방지층(248)은 포토레지스트 패턴을 형성하기 위한 노광 공정시 상기 기판(200)의 표면으로부터 반사되는 빛을 흡수하거나 간섭 효과로 상쇄시켜 상기 포토레지스트 패턴의 프로파일을 개선하기 위한 층으로서, 실리콘 산질화물(SiON)과 같은 무기물 또는 유기 폴리머를 포함할 수 있다.
상기 제1 반사 방지층(248) 상에, 상기 기판(200)의 셀 영역을 오픈하면서 상기 코어/주변회로 영역의 게이트 형성 영역을 정의하기 위한 제1 포토레지스트 패턴(249)이 형성될 수 있다.
도 20a 내지 도 20e를 참조하면, 상기 제1 포토레지스트 패턴(249)을 식각 마스크로 이용하여 상기 제1 반사 방지층(248) 및 제1 하드 마스크층(246)이 차례로 식각될 수 있다. 상기 제1 하드 마스크층(246)이 식각되는 동안, 상기 제1 하드 마스크층(246)과 유사한 식각 특성을 갖는 상기 제1 포토레지스트 패턴(249)이 제거될 수 있다.
잔류하는 상기 제1 하드 마스크층(246)을 식각 마스크로 이용하여 그 하부의 게이트 마스크층(244)이 식각되어 게이트 마스크층 패턴(244a)이 형성될 수 있다. 상기 게이트 마스크층 패턴(244a)을 식각 마스크로 이용하여 상기 제2 도전층(242), 장벽 금속층(240) 및 제1 도전층(220)이 차례로 식각될 수 있다. 그러면, 상기 코어/주변회로 영역의 기판(200) 상에 게이트 마스크층 패턴(244a), 제2 도전층 패턴(242a), 장벽 금속층 패턴(240a), 제1 도전층 패턴(220a) 및 제2 게이트 절연막(210b)을 포함하는 제2 게이트 구조체(250)가 형성될 수 있다. 상기 제2 게이트 구조체(250)를 형성하기 위한 다수의 식각 공정들에 의해 상기 셀 영역의 게이트 마스크층(244), 제2 도전층(242), 장벽 금속층(240) 및 제1 도전층(220)이 모두 제거된다.
이어서, 잔류하는 상기 제1 하드 마스크층(246)이 제거될 수 있다.
도 21a 내지 도 21e를 참조하면, 상기 기판(200) 상에 스페이서 절연막이 증착되고, 상기 스페이서 절연막이 에치백되어 상기 제2 게이트 구조체(250)의 양 측벽들 상에 게이트 스페이서들(252)이 형성될 수 있다. 상기 게이트 스페이서(252)는 실리콘 질화물의 단일 막으로 형성될 수도 있고, 실리콘 질화물 및 실리콘 산화물의 이중 막으로 형성될 수도 있다.
상기 기판(200)의 전면에 제2 하드 마스크층(254)이 형성될 수 있다. 상기 제2 하드 마스크층(254)은 상기 식각 저지층(216)에 대해 식각 선택비를 갖는 물질, 예를 들어 SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제2 하드 마스크층(254) 상에 제2 반사 방지층(256)이 형성될 수 있다. 상기 제2 반사 방지층(256)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제2 반사 방지층(256) 상에, 상기 기판(200)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 비트라인 콘택 영역을 정의하기 위한 제2 포토레지스트 패턴(257)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(257)은 하나의 액티브 영역(201) 내에서, 상기 매립 게이트(212)과 매립 게이트(212) 사이의 영역을 정의하도록 형성될 수 있다.
도 22a 내지 도 22e를 참조하면, 상기 제2 포토레지스트 패턴(257)을 식각 마스크로 이용하여 상기 제2 반사 방지층(256) 및 제2 하드 마스크층(254)이 차례로 식각될 수 있다. 상기 제2 하드 마스크층(254)이 식각되는 동안, 상기 제2 하드 마스크층(254)과 유사한 식각 특성을 갖는 상기 제2 포토레지스트 패턴(257)이 제거될 수 있다.
잔류하는 상기 제2 하드 마스크층(254)을 식각 마스크로 이용하여 상기 식각 저지층(216)이 식각되어 식각 저지층 패턴(216a)이 형성될 수 있다. 상기 식각 저지층 패턴(216a)을 식각 마스크로 이용하여 상기 셀 영역의 기판(200)이 식각될 수 있다. 즉, 상기 식각 공정에 의해 상기 셀 영역의 액티브 영역(201) 및 필드 영역(205)이 일부 리세스됨으로써, 상기 매립 게이트(212)와 매립 게이트(212) 사이의 액티브 영역(201)에 기둥 형태의 비트라인 콘택 영역(201a)이 형성될 수 있다. 상기 기둥 형태의 비트라인 콘택 영역(201a)은 그 상부 표면(T2)이 상기 필드 영역(205)의 상부 표면(T1)보다 높은 레벨에 위치할 수 있다.
이어서, 잔류하는 상기 제2 하드 마스크층(254)이 제거될 수 있다.
도 23a 내지 도 23e를 참조하면, 상기 기둥 형태의 비트라인 콘택 영역(201a)을 갖는 기판(200)의 전면에 제1 층간 절연막(258)이 형성될 수 있다. 상기 제1 층간 절연막(258)은 다마신 공정에 따른 패턴 형상을 부여하기 위한 층으로서, 후속 공정에서 선택적으로 식각될 수 있는 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
상기 제1 층간 절연막(258) 상에 제3 하드 마스크층(260)이 형성될 수 있다. 상기 제3 하드 마스크층(260)은 상기 제1 층간 절연막(258)에 대해 식각 선택비를 갖는 물질, 예를 들어 SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제3 하드 마스크층(260) 상에 제3 반사 방지층(262)이 형성될 수 있다. 상기 제3 반사 방지층(262)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제3 반사 방지층(262) 상에, 상기 기판(200)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 비트라인 형성 영역을 정의하기 위한 제3 포토레지스트 패턴(263)이 형성될 수 있다.
도 24a 내지 도 24e를 참조하면, 상기 제3 포토레지스트 패턴(263)을 식각 마스크로 이용하여 상기 제3 반사 방지층(262) 및 제3 하드 마스크층(260)이 차례로 식각될 수 있다. 상기 제3 하드 마스크층(260)이 식각되는 동안, 상기 제3 하드 마스크층(260)과 유사한 식각 특성을 갖는 상기 제3 포토레지스트 패턴(263)이 제거될 수 있다.
잔류하는 상기 제3 하드 마스크층(260)을 식각 마스크로 이용하여 상기 제1 층간 절연막(258)이 식각되어 제1 층간 절연막 패턴(258a)이 형성될 수 있다. 상기 제1 층간 절연막(258)의 식각 공정은 상기 식각 저지층 패턴(216a)의 표면에서 종료될 수 있다. 노출된 상기 식각 저지층 패턴(216a)이 제거되어 상기 제1 층간 절연막 패턴(258a) 내에 상기 기둥 형태의 비트라인 콘택 영역(201a)을 노출하면서 비트라인 형성 영역을 정의하는 트렌치(264)가 형성될 수 있다.
상기 식각 저지층(216)은 상기 기판(200)에 대해 식각 선택비를 갖는 물질로 형성되기 때문에, 상기 트렌치(232)를 형성하기 위한 다마신 식각 공정시 그 하부의 기판(200), 즉 셀의 액티브 영역(201)이 손상되는 것을 방지할 수 있다. 상기 식각 저지층 패턴(216a)이 제거되는 동안, 상기 제2 층간 절연막 패턴(258a)이 일부 식각되어 상기 비트라인 콘택 영역(201a) 상의 트렌치보다 다른 나머지 트렌치들이 더 깊게 형성될 수도 있다.
이어서, 상기 셀 영역 및 코어/주변회로 영역 상에 잔류하는 상기 제3 하드 마스크층(260)이 제거될 수 있다. 상기 트렌치(264)를 형성하기 위한 다마신 식각 공정이 수행된 후, 상기 코어/주변회로 영역의 기판(200) 상에는 상기 제1 층간 절연막 패턴(258a)이 잔류될 수 있다.
상기 트렌치(264)를 갖는 기판(200)의 전면에 절연막이 증착되고, 상기 절연막에 대한 식각 공정이 수행되어 상기 트렌치(264)의 내벽 상에 비트라인 스페이서(266)가 형성될 수 있다. 상기 비트라인 스페이서(266)는 상기 제1 층간 절연막 패턴(258a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 상기 다마신 구조의 비트라인(268)의 상면 및 측면을 감싸고 있는 상기 비트라인 캡핑층(270) 및 비트라인 스페이서(266)는 후속 공정에서 형성될 스토리지 노드 콘택 플러그와 상기 비트라인(268)이 쇼트되는 것을 방지할 수 있다.
도 25a 내지 도 25e를 참조하면, 상기 기판(200)의 전면에 상기 트렌치(264)를 채우도록 도전층이 증착되고, 상기 도전층에 대해 에치백 공정이 수행되어 상기 트렌치(264)의 하부 영역을 채우는 다마신 구조의 비트라인(268)이 형성될 수 있다. 상기 비트라인(268)은 예를 들어, 티타늄 질화물 등의 금속 질화물을 포함하는 단일 금속층으로 형성될 수 있다. 상기 비트라인(268)은 트렌치(264)를 통해 상기 기둥 형태의 비트라인 콘택 영역(201a)과 직접 연결되며, 상기 셀 영역의 제1 게이트 구조체(215)와 직교하는 방향으로 신장되는 라인 형태로 형성된다.
상기 비트라인(268) 및 제1 층간 절연막 패턴(258a) 상에 절연막이 증착되고, 상기 제1 층간 절연막 패턴(258a)의 상부 표면이 노출될 때까지 에치백 또는 CMP와 같은 평탄화 공정으로 상기 절연막이 제거됨으로써, 상기 트렌치(264)의 상부 영역을 채우는 비트라인 캡핑층(270)이 형성될 수 있다. 상기 비트라인 캡핑층(270)은 상기 제1 층간 절연막 패턴(258a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
도 26a 내지 도 26e를 참조하면, 상기 기판(200) 상에 제4 하드 마스크층(272) 및 제4 반사 방지층(274)이 차례로 형성될 수 있다. 상기 제4 하드 마스크층(272)은 그 하부의 상기 제1 층간 절연막 패턴(258a)에 대해 식각 선택비를 갖는 물질, 예를 들어, SOH와 같은 탄소 함유 화합물을 포함할 수 있다. 상기 제4 반사 방지층(274)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제4 반사 방지층(274) 상에, 상기 기판(200)의 코어/주변회로 영역을 마스킹하면서 상기 셀 영역의 스토리지 노드 콘택 플러그 형성 영역을 정의하기 위한 제4 포토레지스트 패턴(275)이 형성될 수 있다. 상기 제4 포토레지스트 패턴(275)은 상기 비트라인(268)과 직교하는 방향으로 신장되는 라인 형태로 형성될 수 있다.
도 27a 내지 도 27e를 참조하면, 상기 제4 포토레지스트 패턴(275)을 식각 마스크로 이용하여 상기 셀 영역의 제4 반사 방지층(274) 및 제4 하드 마스크층(272)이 차례로 식각될 수 있다. 상기 제4 하드 마스크층(272)이 식각되는 동안, 상기 제4 하드 마스크층(272)과 유사한 식각 특성을 갖는 상기 제4 포토레지스트 패턴(275)이 제거될 수 있다.
잔류하는 상기 제4 하드 마스크층(272)을 식각 마스크로 이용하여 상기 비트라인(268)과 비트라인(268) 사이의 제1 층간 절연막 패턴(258a)이 식각되어 제거될 수 있다. 따라서, 잔류하는 상기 제1 층간 절연막 패턴들(258a)의 사이에 상기 스토리지 노드 콘택 플러그 형성 영역을 정의하는 제1 콘택 개구부(276)가 형성될 수 있다. 상기 제1 콘택 개구부(276)에 의해 상기 매립 게이트(212)와 필드 영역(205) 사이의 스토리지 콘택 영역(201b)이 노출될 수 있다. 본 실시예에 의하면, 상기 스토리지 노드 콘택 플러그 형성 영역을 정의하는 제1 콘택 개구부(276)가 상기 비트라인(268)과 직교하는 라인 형태로 형성될 수 있다.
이어서, 잔류하는 상기 제4 하드 마스크층(272)이 제거될 수 있다.
상기 기판(200)의 전면에 절연막이 증착되고, 상기 절연막에 대한 식각 공정이 수행되어 상기 제1 콘택 개구부(276)의 내벽들 상에 콘택 스페이서들(278)이 형성될 수 있다. 상기 콘택 스페이서(278)는 상기 제1 층간 절연막 패턴(258a)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
도 28a 내지 도 28e를 참조하면, 상기 기판(200)의 전면에 상기 제1 콘택 개구부(276)를 채우도록 희생층(280)이 형성될 수 있다. 상기 희생층(280)은 상기 제1 층간 절연막 패턴(258a)에 대해 식각 선택비를 갖는 물질, 예를 들어 비정질 탄소층(ACL)을 포함할 수 있다. 상기 희생층(280) 상에 제5 반사 방지층(282)이 형성될 수 있다. 상기 제5 반사 방지층(282)은 실리콘 산질화물(SiON)을 포함할 수 있다.
상기 제5 반사 방지층(282) 상에, 상기 기판(200)의 셀 영역을 마스킹하면서 상기 코어/주변회로 영역의 콘택 플러그 형성 영역을 정의하기 위한 제5 포토레지스트 패턴(283)이 형성될 수 있다.
도 29a 내지 도 29e를 참조하면, 상기 제5 포토레지스트 패턴(283)을 식각 마스크로 이용하여 상기 코어/주변회로 영역의 제5 반사 방지층(282) 및 희생층(280)이 차례로 식각될 수 있다. 상기 희생층(280)이 식각되는 동안, 상기 희생층(280)과 유사한 식각 특성을 갖는 상기 제5 포토레지스트 패턴(283)이 제거될 수 있다.
잔류하는 상기 희생층(280)을 식각 마스크로 이용하여 그 하부의 제1 층간 절연막 패턴(258a)이 식각되어 상기 코어/주변회로 영역의 콘택 플러그 형성 영역을 정의하는 제2 콘택 개구부(284)가 형성될 수 있다. 상기 제2 콘택 개구부(284)를 형성하기 위한 식각 공정 동안 상기 셀 영역의 기판(200)은 상기 잔류하는 희생층(280)에 의해 보호되기 때문에, 상기 스토리지 노드 콘택 영역(201b)을 노출하는 제1 콘택 개구부(276)가 손상되는 것이 방지될 수 있다.
이어서, 잔류하는 상기 희생층(280)이 제거되어, 상기 셀 영역의 제1 콘택 개구부(276)가 노출될 수 있다.
상기 기판(200)의 전면에 상기 제1 및 제2 콘택 개구부들(276, 284)을 채우도록 텅스텐, 알루미늄, 구리 등의 금속을 포함하는 도전층이 증착되고, 에치백 공정으로 상기 제1 층간 절연막 패턴(258a)의 상부 표면까지 상기 도전층이 제거될 수 있다. 그러면, 상기 제1 콘택 개구부(276) 내에 상기 스토리지 노드 콘택 영역(201b)과 연결되는 라인 형태의 스토리지 노드 콘택 플러그(286a)가 형성되고, 상기 제2 콘택 개구부(284) 내에 코어/주변회로 영역의 콘택 플러그(286b)가 형성된다.
도 30은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 갖는 전자 시스템 블록도이다.
도 30을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 전자 시스템(1000)에 적용될 수 있다.
상기 전자 시스템(1000)은 컨트롤러(Controller; 1100), 입출력 장치(Input/Output; 1200), 기억 장치(Memory; 1300), 인터페이스(Interface; 1400) 및 버스(Bus; 1500)를 포함할 수 있다.
상기 컨트롤러(1100), 입출력 장치(1200), 기억 장치(1300) 및/또는 인터페이스(1400)는 상기 버스(1500)를 통하여 서로 결합될 수 있다. 상기 버스(1500)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1100)는 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1400)는 유선 또는 무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 정의적이 아닌 것으로 이해해야만 한다.
100, 200 : 기판 101, 201 : 액티브 영역
101a, 201a : 비트라인 콘택 영역
101b, 201b : 스토리지 노드 콘택 영역
102, 202 : 필드 트렌치 105, 205 : 필드 영역
108, 208 : 게이트 트렌치 110a, 210a : 제1 게이트 절연막
110b, 210b : 제2 게이트 절연막 112, 212 : 매립 게이트
114, 214 : 게이트 캡핑층 115, 215 : 제1 게이트 구조체
116, 216 : 식각 저지층 120, 220 : 제1 도전층
126, 258 : 제1 층간 절연막 132, 264 : 트렌치
134, 268 : 비트라인 136 : 절연층
140, 240 : 장벽 금속층 142, 242 : 제2 도전층
144, 244 : 게이트 마스크층 150, 250 : 제2 게이트 구조체
152, 252 : 게이트 스페이서 154 : 제2 층간 절연막
160, 276 : 제1 콘택 개구부 166, 284 : 제2 콘택 개구부
168, 278 : 콘택 스페이서 170b, 286b : 콘택 플러그
170a, 286a : 스토리지 노드 콘택 플러그
266 : 비트라인 스페이서 270 : 비트라인 캡핑층
122, 128, 146, 156, 246, 254, 260, 272 : 하드 마스크층
124, 130, 148, 158, 248, 256, 262, 274 : 반사 방지층
125, 131, 149, 159, 249, 257, 263, 275 : 포토레지스트 패턴
162, 280 : 희생층

Claims (10)

  1. 필드 영역 및 액티브 영역을 가지되, 상기 액티브 영역은 상기 필드 영역의 상부 표면보다 높은 레벨에 위치하는 상부 표면을 갖는 기둥 형태의 비트라인 콘택 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 상기 비트라인 콘택 영역을 노출하면서 비트라인 형성 영역을 정의하는 트렌치를 갖는 제1 층간 절연막 패턴; 및
    상기 트렌치 내에 형성되고 상기 비트라인 콘택 영역과 연결된 비트라인을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 비트라인은 상기 제1 층간 절연막 패턴의 상부 표면과 실질적으로 동일한 상부 표면을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 비트라인 상에 형성되고, 상기 트렌치를 채우는 비트라인 캡핑층을 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 비트라인 및 기판 상에 형성되고, 상기 액티브 영역의 스토리지 노드 콘택 영역을 노출하는 콘택 개구부를 갖는 제2 층간 절연막; 및
    상기 콘택 개구부를 채우는 스토리지 노드 콘택 플러그를 더 포함하되,
    상기 기둥 형태의 비트라인 콘택 영역의 상부 표면은 상기 스토리지 노드 콘택 영역의 상부 표면보다 높은 레벨에 위치하는 반도체 소자.
  5. 제4항에 있어서, 상기 스토리지 노드 콘택 플러그는 홀 타입으로 형성된 반도체 소자.
  6. 제4항에 있어서, 상기 스토리지 노드 콘택 플러그는 라인 타입으로 형성된 반도체 소자.
  7. 셀 영역 및 코어/주변 회로 영역을 갖는 기판 상에 필드 영역 및 액티브 영역을 형성하고;
    상기 기판 상에 제1 도전층을 형성하고;
    상기 셀 영역의 상기 제1 도전층을 제거하고;
    상기 셀 영역의 기판을 일부 식각하여 상기 셀 영역의 액티브 영역에 그 상부 표면이 상기 필드 영역의 상부 표면보다 높은 레벨에 위치하는 기둥 형태의 비트라인 콘택 영역을 형성하고;
    상기 비트라인 콘택 영역을 갖는 기판 상에 제1 층간 절연막을 형성하고;
    상기 제1 층간 절연막을 식각하여 상기 비트라인 콘택 영역을 노출하면서 비트라인 형성 영역을 정의하는 트렌치를 갖는 제1 층간 절연막 패턴을 형성하고; 및
    상기 트렌치 내에 상기 비트라인 콘택 영역과 연결되는 비트라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서
    상기 기둥 형태의 비트라인 콘택 영역을 형성하는 것은,
    상기 셀 영역의 상기 제1 도전층이 제거된 기판의 전면에 식각 저지층을 형성하고;
    상기 식각 저지층을 패터닝하여 상기 셀 영역의 액티브 영역 상에 비트라인 콘택 영역을 정의하는 식각 저지층 패턴을 형성하고; 및
    상기 식각 저지층 패턴을 이용하여 상기 셀 영역의 필드 영역 및 액티브 영역을 일부 식각하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서
    상기 비트라인을 형성한 후,
    상기 코어/주변회로 영역의 상기 제1 층간 절연막 패턴을 제거하고; 및
    상기 코어/주변 회로 영역의 기판 상에 상기 제1 도전층을 포함하는 게이트 구조체를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서
    상기 셀 영역의 제1 도전층을 제거하기 전에,
    상기 코어/주변 회로 영역의 기판 상에 상기 제1 도전층을 포함하는 게이트 구조체를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
KR1020140011462A 2014-01-29 2014-01-29 반도체 소자 및 그 제조 방법 KR102188492B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140011462A KR102188492B1 (ko) 2014-01-29 2014-01-29 반도체 소자 및 그 제조 방법
US14/534,853 US9716095B2 (en) 2014-01-29 2014-11-06 Semiconductor memory devices with multi-level contact structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140011462A KR102188492B1 (ko) 2014-01-29 2014-01-29 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150090603A true KR20150090603A (ko) 2015-08-06
KR102188492B1 KR102188492B1 (ko) 2020-12-08

Family

ID=53679765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140011462A KR102188492B1 (ko) 2014-01-29 2014-01-29 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9716095B2 (ko)
KR (1) KR102188492B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180068234A (ko) * 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160284640A1 (en) * 2015-03-25 2016-09-29 Inotera Memories, Inc. Semiconductor device having buried wordlines
CN114078853B (zh) * 2020-08-18 2023-02-24 长鑫存储技术有限公司 存储器及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060128349A (ko) * 2005-06-10 2006-12-14 삼성전자주식회사 반도체 메모리소자의 비트라인 형성방법 및 이를 이용한반도체 메모리소자 및 그의 제조방법
KR20120059080A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR20130039525A (ko) * 2011-10-12 2013-04-22 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242147A (ja) 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
US6262450B1 (en) 1998-04-22 2001-07-17 International Business Machines Corporation DRAM stack capacitor with vias and conductive connection extending from above conductive lines to the substrate
US6025624A (en) 1998-06-19 2000-02-15 Micron Technology, Inc. Shared length cell for improved capacitance
US6037216A (en) 1998-11-02 2000-03-14 Vanguard International Semiconductor Corporation Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process
TW395050B (en) 1998-11-16 2000-06-21 Worldwild Semiconductor Mfg Co Method of manufacturing the capacitor of dynamic random access memory (DRAM)
US6124199A (en) 1999-04-28 2000-09-26 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
TW418506B (en) 1999-07-07 2001-01-11 Taiwan Semiconductor Mfg DRAM capacitor fabricating by inlay technology
KR100376876B1 (ko) 2000-06-30 2003-03-19 주식회사 하이닉스반도체 다마신 금속 게이트에서의 자기 정렬 콘택 형성 방법
US7119390B2 (en) 2002-08-02 2006-10-10 Promos Technologies Inc. Dynamic random access memory and fabrication thereof
US7026209B2 (en) 2002-08-02 2006-04-11 Promos Technologies Inc. Dynamic random access memory cell and fabrication thereof
KR101095699B1 (ko) * 2009-11-24 2011-12-20 주식회사 하이닉스반도체 반도체 소자의 레저부아 캐패시터 및 그 제조 방법
KR101150552B1 (ko) 2009-12-04 2012-06-01 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
KR101062838B1 (ko) 2010-05-19 2011-09-07 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체장치 제조 방법
KR20130022957A (ko) 2011-08-26 2013-03-07 에스케이하이닉스 주식회사 반도체 장치의 비트라인 및 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060128349A (ko) * 2005-06-10 2006-12-14 삼성전자주식회사 반도체 메모리소자의 비트라인 형성방법 및 이를 이용한반도체 메모리소자 및 그의 제조방법
KR20120059080A (ko) * 2010-11-30 2012-06-08 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR20130039525A (ko) * 2011-10-12 2013-04-22 에스케이하이닉스 주식회사 다마신비트라인을 구비한 반도체장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180068234A (ko) * 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR102188492B1 (ko) 2020-12-08
US20150214230A1 (en) 2015-07-30
US9716095B2 (en) 2017-07-25

Similar Documents

Publication Publication Date Title
US9466603B2 (en) Semiconductor device with air gap and method for fabricating the same
US8878272B2 (en) Semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
US9761591B2 (en) Method of forming semiconductor device including edge chip and related device
US10439048B2 (en) Photomask layout, methods of forming fine patterns and method of manufacturing semiconductor devices
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR102180050B1 (ko) 반도체 소자 및 그 제조 방법
KR101215952B1 (ko) 반도체 장치 및 그 제조 방법
US11049863B2 (en) Semiconductor structure with capacitor landing pad and method of making the same
US9240414B1 (en) Semiconductor devices having self-aligned contact pads
US11018141B2 (en) Contacts and method of manufacturing the same
TWI571915B (zh) 電容器下電極之製造方法及半導體裝置
US20210125998A1 (en) Semiconductor memory device and a method of fabricating the same
KR20210047032A (ko) 반도체 장치 및 그 제조 방법
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
US9123576B2 (en) Semiconductor device and method for manufacturing the same
CN116113231A (zh) 半导体结构及其制作方法
KR102188492B1 (ko) 반도체 소자 및 그 제조 방법
KR101131890B1 (ko) 매립게이트를 구비한 반도체 장치 제조방법
KR101067875B1 (ko) 반도체 소자의 제조방법
KR101195261B1 (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
KR20070111795A (ko) 콘택 구조물 및 그 제조 방법
JP4439429B2 (ja) 半導体装置の製造方法
KR20100076752A (ko) 반도체 장치 제조방법
KR20080010658A (ko) 반도체 소자의 커패시터 제조 방법
KR20040008675A (ko) 반도체 메모리 소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant