KR101062838B1 - 다마신 공정을 이용한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 디자인룰 축소에 대응하여 스토리지노드콘택홀의 낫오픈 및 접촉불량을 방지할 수 있고, 스토리지노드콘택과 비트라인콘택간의 브릿지를 방지할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판에 매립되는 매립게이트를 형성하는 단계; 상기 기판 상에 복수의 랜딩플러그를 형성하는 단계; 상기 복수의 랜딩플러그를 포함한 전면에 층간절연막을 형성하는 단계; 상기 복수의 랜딩플러그 중 일부 랜딩플러그가 노출되도록 상기 층간절연막을 식각하여 콘택홀과 트렌치로 이루어진 복수의 다마신패턴을 형성하는 단계; 상기 다마신 패턴을 매립하는 복수의 비트라인구조물을 형성하는 단계; 상기 층간절연막을 제거하는 단계; 상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 복수의 비트라인구조물 사이에 스토리지노드콘택을 형성하는 단계를 포함하고, 상술한 본 발명은 다마신공정을 이용하여 비트라인구조물을 형성하고 후속하여 스토리지노드콘택을 형성하므로써 스토리지노드콘택이 형성될 공간의 낫오픈 및 자기정렬콘택 페일을 방지할 수 있는 효과가 있다.

Description

다마신 공정을 이용한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING DAMASCENE PROCESS}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 다마신 공정을 이용한 반도체장치 제조 방법에 관한 것이다.
디자인룰(Design Rule)이 감소(Shrink)됨에 따라 패턴 크기(Pattern Size)가 점점 작아져서 비트라인(Bitline)과 스토리지노드콘택(SNC)의 공정 난이도가 높아지고 있다.
일반적으로 DRAM 등의 메모리장치 공정에서는 비트라인을 먼저 형성한 후에 스토리지노드콘택을 형성하고 있다. 스토리지노드콘택 공정은 SAC(Self Aligned Contact) 공정을 적용하고 있다. SAC 공정에 의해 스토리지노드콘택이 형성될 홀, 즉 스토리지노드콘택홀(Storage Node Contact hole)이 형성된다.
그러나, 디자인룰 감소에 의해 스토리지노드콘택홀의 크기또한 감소하게 되고, 이에 따라 스토리지노드콘택홀의 낫오픈(Not Open)이 발생한다. 또한 바닥임계치수(Bottom Critical Dimension) 감소로 인해 스토리지노드콘택홀과 활성영역간 접촉불량 등의 문제가 발생하고 있다.
위와 같은 낫오픈 및 접촉불량 등은 수율을 감소시키는 원인이 된다.
또한, 6F2를 적용하고 있는 30nm급 이하의 메모리장치에서는 스토리지노드콘택과 활성영역의 비트라인콘택노드간 분리 마진이 취약하기 때문에 스토리지노드콘택과 비트라인콘택간에 브릿지(Bridge)가 발생한다. 이를 SAC 페일(Fail)이라 하고, SAC 페일은 수율감소의 또다른 원인이 된다.
본 발명은 디자인룰 축소에 대응하여 스토리지노드콘택홀의 낫오픈 및 접촉불량을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 스토리지노드콘택과 비트라인콘택간의 브릿지를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀과 트렌치로 이루어진 복수의 다마신패턴을 형성하는 단계; 상기 다마신 패턴을 매립하는 복수의 비트라인구조물을 형성하는 단계; 상기 층간절연막을 제거하는 단계; 상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 복수의 비트라인구조물 사이에 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 기판에 매립되는 매립게이트를 형성하는 단계; 상기 기판 상에 복수의 랜딩플러그를 형성하는 단계; 상기 복수의 랜딩플러그를 포함한 전면에 층간절연막을 형성하는 단계; 상기 복수의 랜딩플러그 중 일부 랜딩플러그가 노출되도록 상기 층간절연막을 식각하여 콘택홀과 트렌치로 이루어진 복수의 다마신패턴을 형성하는 단계; 상기 다마신 패턴을 매립하는 복수의 비트라인구조물을 형성하는 단계; 상기 층간절연막을 제거하는 단계; 상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 복수의 비트라인구조물 사이에 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 다마신공정을 이용하여 비트라인구조물을 형성하고 후속하여 스토리지노드콘택을 형성하므로써 스토리지노드콘택이 형성될 스토리지노드콘택홀의 낫오픈 및 자기정렬콘택 페일을 방지할 수 있는 효과가 있다. 이에 따라, DRAM의 수율을 향상시킬 수 있다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에서는 스토리지노드콘택의 바닥의 임계치수(Bottom CD) 확보 및 낫오픈(Not Open) 방지를 위해 스토리지노드콘택이 형성될 공간을 라인형태(Line Type)로 형성한다.
비트라인과 비트라인 사이를 풀오픈(Full Open)시켜 스토리지노드콘택이 형성될 공간의 바닥면적을 극대화 한 후 스토리지노드콘택용 도전막을 증착한다. 이후, 교차하는 방향의 라인형 감광막패턴을 이용하여 스토리지노드콘택용 도전막을 분리시키므로써 이웃하는 스토리지노드콘택간을 분리한다.
또한, 본 발명에서는 비트라인을 다마신(Damascene) 공정으로 형성하는데, 비트라인과 비트라인콘택을 중첩시켜서 절연막을 패터닝한 후 비트라인을 채워 넣음으로써 도그본 형태(Dog Bone Type)의 비트라인 자체로 활성영역의 비트라인콘택노드를 가려주는 방법으로, 스토리지노드콘택과 비트라인콘택간 브릿지를 방지한다.
도 1a 내지 도 1k는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 도면이다. 도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 평면도이다. 이하, 도 1a 내지 도 1k와 도 2a 내지 도 2k를 동시에 참조하여 설명하기로 한다. 도 1a 내지 도 1k는 도 2a 내지 도 2k의 A-A' 및 B-B'선에 따른 단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 반도체기판(21)에 소자분리막(22)을 형성한다. 소자분리막(22)은 잘 알려진 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 소자분리막(22)에 의해 활성영역(23)이 정의된다. 활성영역(23)은 비트라인콘택노드와 스토리지노드콘택노드가 정의된다.
이어서, 매립게이트(BG) 공정을 진행한다. 매립게이트(BG) 공정은 먼저, 반도체기판(21)을 식각하여 매립게이트트렌치(24)를 형성한다. 이후, 게이트절연막(25)을 형성한다. 이어서, 게이트절연막(25) 상에서 매립게이트트렌치(24)를 일부 매립하는 매립게이트(26)를 형성한다. 매립게이트(26)는 폴리실리콘막 또는 금속막을 포함한다. 금속막은 티타늄질화막 또는 텅스텐막을 포함하거나, 티타늄질화막과 텅스텐막을 적층하여 형성할 수 있다. 매립게이트(26)를 형성하기 위해 평탄화 및 에치백이 순차적으로 진행될 수 있다. 매립게이트(26)는 제1방향으로 연장된 형태를 갖는다. 이어서, 매립게이트(26) 상부를 갭필하는 갭필막(27)을 형성한다. 갭필막(27)은 질화막을 포함한다.
이어서, 갭필막(27) 사이의 활성영역(23)에 연결되는 복수의 랜딩플러그(28A, 28B)를 형성한다. 랜딩플러그(28A, 28B)는 폴리실리콘을 포함한다. 복수의 랜딩플러그(28A, 28B)는 비트라인콘택을 위한 제1랜딩플러그(28A)와 스토리지노드콘택을 위한 제2랜딩플러그(28B)를 포함한다. 제1 및 제2랜딩플러그(28A, 28B)는 소자분리막(22)에 자기정렬되어 형성될 수 있다. 제1랜딩플러그(28A)는 활성영역(23)의 비트라인콘택노드에 접속되고, 제2랜딩플러그(28B)는 활성영역(23)의 스토리지노드콘택노드에 접속된다.
도 2a를 참조하면, 제1 및 제2랜딩플러그(28A, 28B)가 형성된 평면도로서, 활성영역(23)의 중앙부분(비트라인콘택노드)에 제1랜딩플러그(28A)가 연결된다. 그리고, 제1랜딩플러그(28A) 양쪽의 활성영역(23)에 제2랜딩플러그(28B)가 연결된다. 제1랜딩플러그(28A)와 제2랜딩플러그(28B) 사이의 활성영역(23) 내에 매립게이트(26)가 형성된다.
도 1b 및 도 2b에 도시된 바와 같이, 제1 및 제2랜딩플러그(28A, 28B)를 포함한 전면에 식각정지막(29)과 제1층간절연막(30)을 차례로 형성한다. 식각정지막(29)은 질화막을 포함한다. 제1층간절연막(30)은 BPSG를 포함한다.
제1층간절연막(30) 상에 다마신하드마스크막(31), 제1비정질카본막(32) 및 제1반사방지막(33)을 차례로 형성한다. 다마신하드마스크막(31)은 질화막을 포함한다. 제1반사방지막(33)은 SiON을 포함한다.
제1반사방지막(33) 상에 제1감광막패턴(34)을 형성한다. 제1감광막패턴(34)은 비트라인콘택마스크이다. 바람직하게, 제1감광막패턴(34)은 비트라인콘택홀을 위한 홀(34A)이 패터닝되어 있다.
제1감광막패턴(34)을 식각장벽으로 하여 제1반사방지막(33), 제1비정질카본막(32) 및 다마신하드마스크막(31)을 순차적으로 식각한다.
도 1c 및 도 2c에 도시된 바와 같이, 다마신하드마스크막(31)을 식각장벽으로 하여 제1층간절연막(30)과 식각정지막(29)을 식각하여 콘택홀(35)을 형성한다. 콘택홀(35)은 제1랜딩플러그(28A)를 노출시킨다. 콘택홀(35)이 형성된 후에, 다마신하드마스크막(31)만 잔류할 수 있다. 콘택홀(35) 형성시 식각정지막(29)에서 1차 식각을 정지시킨 후에, 최소한의 식각타겟으로 제1랜딩플러그(28A)를 노출시킨다. 이에 따라, 제1랜딩플러그(28A)의 손실을 최소화한다.
도 2c를 참조하면, 제1랜딩플러그(28A)를 노출시키는 콘택홀(35)이 형성되고 있다. 이웃하는 콘택홀(35)간에 충분한 거리를 확보한다. 콘택홀(35)은 비트라인콘택홀을 포함한다.
도 1d 및 도 2d에 도시된 바와 같이, 스핀온카본막(Spin On Ccarbon)을 이용하여 평탄화막(36)을 콘택홀(35)에 갭필한 후 다기능하드마스크막(MFHM, 37)을 형성한다. 다기능하드마스크막(37) 상에 제2감광막패턴(38)을 형성한다. 제2감광막패턴(38)은 비트라인을 위한 라인이 패터닝되어 있다. 즉, 제2감광막패턴(38)은 스트레이트 라인 형태(Straight line type)이다. 스핀온카본막(36)은 플로우특성이 우수하여 평탄화를 용이하게 하고, 아울러 후속 트렌치(39) 형성시 콘택홀(35)이 형성된 지역을 보호한다.
제2감광막패턴(38)을 식각장벽으로 하여 다기능하드마스크막(37)과 평탄화막(36)을 식각한다. 이때, 식각정지막(29)에서 식각을 정지시킨다. 이에 따라 트렌치(39)가 형성되며, 트렌치(39) 형성 이후에는 식각정지막(29)을 식각하여 제1랜딩플러그(28A)를 노출시킨다. 트렌치(39) 형성시 식각정지막(29)에서 식각을 정지시키기 위해 산화막과 질화막간 식각선택비를 갖는 폴리머리치(Polymer rich) 가스를 사용한다. 폴리머리치 가스는 폴리머를 다량 발생시키는 가스로서, 예컨대, C4F6, C4F8 등을 포함한다. 제1랜딩플러그(28A)를 노출시킬 때, 최소한의 식각타겟으로 식각정지막(28)을 식각하여 제1랜딩플러그(28A)의 손실을 최소화한다.
도 1e 및 도 2e에 도시된 바와 같이, 트렌치(39)가 형성된 후에, 제2감광막패턴(38), 다기능하드마스크막(37), 스핀온카본막(36)을 제거한 후에, 다기능하드마스크막(31)을 제거한다.
도 2e를 참조하면, 트렌치(39)가 제2방향으로 연장되어 형성된다. 여기서, 제2방향은 제1방향과 직교하는 방향이며, 트렌치(39)에 후속하여 비트라인이 매립되므로, 트렌치(39)는 매립게이트(26)와 직교하는 방향으로 연장된다. 트렌치(39)는 콘택홀(35)의 일부를 가로지른다. 이에 따라, 콘택홀(35)과 트렌치(39)로 이루어진 다마신패턴(100)이 형성되며, 다마신패턴(100)은 도그본(Dog bone) 형태의 패턴이 된다. 다마신패턴(100)에 의해 제1랜딩플러그(28A)가 노출된다.
도 1f 및 도 2f에 도시된 바와 같이, 트렌치(39)와 콘택홀(35)로 이루어진 다마신패턴(100)을 매립하는 비트라인구조물(101)을 형성한다. 비트라인구조물(101)은 배리어막(40), 비트라인(41) 및 비트라인하드마스크막(42)을 포함한다. 비트라인구조물(101)을 형성하는 방법은, 배리어막(40)과 비트라인(41)용 도전막을 순차적으로 형성한 후에 평탄화 및 에치백을 실시한다. 이후, 비트라인하드마스크막(42)을 갭필하고, 평탄화한다. 배리어막(40)은 티타늄막을 포함한다. 비트라인(41)은 텅스텐막을 포함하고, 비트라인하드마스크막(42)은 질화막을 포함한다.
상술한 바에 따르면, 비트라인구조물(101)은 다마신 공정에 의해 형성되며, 비트라인콘택과 비트라인이 중첩된다. 도 2f에 도시된 평면도로 볼 때, 도그본(Dogbone) 형태를 갖는다. 즉, 콘택홀에 매립되는 비트라인구조물(101)의 일부에 의해 도그본 형태를 갖는다. 이에 따라, 후속 스토리지노드콘택 공정시 비트라인구조물(101)이 활성영역(23)의 비트라인콘택노드를 가려주게 되어(콘택홀에 매립되는 부분이 가려줌) 스토리지노드콘택과 비트라인간의 숏트를 방지한다.
도 1g 및 도 2g에 도시된 바와 같이, 제1층간절연막(30)을 제거한다. 이에 따라, 비트라인구조물(101)이 노출된다. 제1층간절연막(30)은 습식딥(Wet dip)을 이용하여 제거한다. 습식딥 공정시 비트라인구조물(101) 아래의 식각정지막(29)에 이해 벙커(bunker)가 발생하지 않는다. 습식딥 공정은 산화막만을 선택적으로 제거하도록 BOE 케미컬을 사용한다. 이에 따라, 질화막과 금속막에 대해 선택비를 갖는다.
도 1h 및 도 2h에 도시된 바와 같이, 비트라인구조물(101)의 양측벽에 스페이서(43)를 형성한다. 스페이서(43)는 산화막 또는 질화막을 포함한다. 스페이서(43)는 비트라인구조물(101)을 포함한 전면에 스페이서절연막(산화막 또는 질화막)을 형성한 후 에치백하여 형성한다. 에치백시에 식각정지막(29)도 식각될 수 있다. 따라서, 스페이서(43) 아래의 비트라인구조물(101) 측벽에는 식각정지막(29)이 잔류한다. 스페이서(43)는 비트라인(41)과 후속의 스토리지노드콘택을 분리시키는 역할을 하며, 따라서 스토리지노드콘택스페이서(SNC Spacer)라 할 수 있다. 스페이서절연막은 단차피복성(Step coverage)이 우수한 저압질화막(LPCVD Nitride)을 포함한다. 또한, 스페이서절연막은 산화막을 포함하므로써 비트라인과 스토리지노드콘택간의 기생캐패시턴스를 감소시킨다.
스페이서(43)를 형성하면 비트라인구조물(101) 사이가 오픈된다. 결과적으로, 스토리지노드콘택이 형성될 바닥의 오픈면적을 충분히 확보할 수 있다. 스페이서(43) 형성을 위한 에치백이 블랭킷 식각이므로, 비트라인하드마스크막(42)이 일부 손실될 수 있다. 이를 방지하기 위해서는 스페이서(43) 형성전에 버퍼막을 형성할 수 있다. 버퍼막은 USG(Undoped Silicate Glass)와 같은 산화막을 포함한다.
위와 같이, 본 발명은 스토리지노드콘택홀을 형성하기 위해 마스크 및 콘택 식각 공정을 별도로 진행하지 않고, 다마신공정을 이용한 비트라인구조물(101) 형성 공정, 제1층간절연막(30) 제거 공정 및 스페이서(43) 공정에 의해 스토리지노드콘택이 형성될 공간(즉, 스토리지노드콘택홀)을 형성한다. 이에 따라, 스토리지노드콘택홀이 비트라인구조물(101) 사이에서 라인 형태로 오픈되어 오픈면적을 충분히 확보할 수 있다. 아울러, 비트라인구조물(101)의 도그본 형태에 의해 스토리지노드콘택과 비트라인콘택간의 브릿지(Bridge)를 방지할 수 있다.
도 1i 및 도 2i에 도시된 바와 같이, 스페이서(43)가 형성된 비트라인구조물(101) 사이를 갭필하는 스토리지노드콘택용 도전막(44)을 형성한다. 스토리지노드콘택용 도전막(44)은 폴리실리콘을 포함한다. 스토리지노드콘택용 도전막(44)은 비트라인구조물(101)의 상부 표면이 노출될때까지 평탄화될 수 있다.
도 1j 및 도 2j에 도시된 바와 같이, 스토리지노드콘택용 도전막(44)상에 제2비정질카본막(45)과 제2반사방지막(46)을 적층한다. 제2반사방지막(46)은 SiON을 포함한다.
제2반사방지막(46) 상에 제3감광막패턴(47)을 형성한다. 제3감광막패턴(47)은 스토리지노드콘택마스크이다. 제3감광막패턴(47)은 라인형태의 마스크이다. 제3감광막패턴(47)은 제1방향으로 연장된 라인형태이다. 이에 따라, 비트라인구조물(101)과 직교할 수 있다.
도 1k 및 도 2k에 도시된 바와 같이, 제3감광막패턴(47)을 식각장벽으로 하여 제2반사방지막(46)과 제2비정질카본막(45)을 식각한다. 계속해서 스토리지노드콘택용 도전막(44)을 식각한다. 이에 따라, 제2랜딩플러그(28B)에 연결되는 스토리지노드콘택(44A, 44B)이 형성된다. 스토리지노드콘택용 도전막(44) 식각시 스토리지노드콘택노드가 아닌 지역만 식각한다. 이에 따라, 서로 분리되는 스토리지노드콘택(44A, 44B)이 형성된다. 제3감광막패턴(47)이 라인형태이므로, 비트라인하드마스크막(42)이 드러나는데, 폴리실리콘과 질화막은 약 10:1의 선택비를 갖도록 할 수 있으므로 비트라인하드마스크막(42)의 손실을 최소화할 수 있다.
스토리지노드콘택(44A, 44B)은 제2랜딩플러그(28B)에 연결된다. 그리고, 이웃하는 스토리지노드콘택(44A, 44B)은 비트라인구조물(101)에 의해 서로 분리된다. 스토리지노드콘택용 도전막(44) 식각시 스토리지노드콘택(44A, 44B)의 바닥 임계치수를 증가시키기 위해 파지티브 슬로프(Positive slope)를 갖도록 할 수 있다. 그리고, 스토리지노드콘택용 도전막(44) 식각시 갭필막(27)과 선택비를 갖도록 하기 위해 폴리실리콘 식각률이 상대적으로 빠른 가스를 이용한다. 이때, 가스는 HBr, Cl2를 포함한다.
도시하지 않았지만, 후속하여 스토리지노드콘택(44A, 44B) 사이를 갭필하는 층간절연막을 형성할 수 있다. 층간절연막은 CMP 등을 통해 평탄화될 수 있다. 층간절연막은 스토리지노드콘택(44A, 44B) 사이의 좁은 공간을 갭필하기 위해 플로우특성이 우수한 막을 적용한다. 층간절연막은 SOD, BPSG를 포함한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 소자분리막
24 : 매립게이트트렌치 26 : 매립게이트
28A : 제1랜딩플러그 28B : 제2랜딩플러그
35 : 콘택홀 39 : 트렌치
100 : 다마신패턴 101 : 비트라인구조물
44A, 44B : 스토리지노드콘택

Claims (19)

  1. 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 콘택홀과 트렌치로 이루어진 복수의 다마신패턴을 형성하는 단계;
    상기 다마신 패턴을 매립하는 복수의 비트라인구조물을 형성하는 단계;
    상기 층간절연막을 제거하는 단계;
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 및
    상기 복수의 비트라인구조물 사이에 스토리지노드콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 다마신패턴을 형성하는 단계는,
    상기 기판 상부에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 상기 층간절연막을 형성하는 단계;
    상기 층간절연막과 식각정지막을 식각하여 상기 콘택홀을 형성하는 단계; 및
    상기 층간절연막을 라인형태로 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 콘택홀을 매립하도록 전면에 스핀온카본막을 형성하는 단계;
    상기 스핀온카본막 상에 다기능하드마스크막을 형성하는 단계; 및
    라인형태로 패터닝된 감광막패턴을 식각장벽으로 하여 상기 다기능하드마스크막과 스핀온카본막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스페이서는 질화막을 포함하는 반도체장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스페이서를 형성하기 전에,
    상기 비트라인구조물을 포함한 전면에 버퍼막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.

  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 버퍼막은 산화막을 포함하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 다마신패턴은 상기 콘택홀에 의해 도그본 형태로 형성하는 반도체장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드콘택을 형성하는 단계는,
    상기 스페이서가 형성된 비트라인구조물 사이를 매립하는 도전막을 형성하는 단계;
    상기 비트라인구조물과 교차하는 방향으로 패터닝된 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.

  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 도전막을 식각하는 단계는,
    파지티브 프로파일을 갖도록 식각하는 반도체장치 제조 방법.
  10. 기판에 매립되는 매립게이트를 형성하는 단계;
    상기 기판 상에 복수의 랜딩플러그를 형성하는 단계;
    상기 복수의 랜딩플러그를 포함한 전면에 층간절연막을 형성하는 단계;
    상기 복수의 랜딩플러그 중 일부 랜딩플러그가 노출되도록 상기 층간절연막을 식각하여 콘택홀과 트렌치로 이루어진 복수의 다마신패턴을 형성하는 단계;
    상기 다마신 패턴을 매립하는 복수의 비트라인구조물을 형성하는 단계;
    상기 층간절연막을 제거하는 단계;
    상기 비트라인구조물의 측벽에 스페이서를 형성하는 단계; 및
    상기 복수의 비트라인구조물 사이에 스토리지노드콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 다마신패턴을 형성하는 단계는,
    상기 기판 상부에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 상기 층간절연막을 형성하는 단계;
    상기 층간절연막과 식각정지막을 식각하여 상기 콘택홀을 형성하는 단계; 및
    상기 층간절연막을 라인형태로 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 콘택홀을 매립하도록 전면에 스핀온카본막을 형성하는 단계;
    상기 스핀온카본막 상에 다기능하드마스크막을 형성하는 단계; 및
    라인형태로 패터닝된 감광막패턴을 식각장벽으로 하여 상기 다기능하드마스크막과 스핀온카본막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 스페이서는, 질화막을 포함하는 반도체장치 제조 방법.

  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 스페이서를 형성하기 전에,
    상기 비트라인구조물을 포함한 전면에 버퍼막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 버퍼막은 산화막을 포함하는 반도체장치 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 다마신패턴은 상기 콘택홀에 의해 도그본 형태로 형성하는 반도체장치 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 스토리지노드콘택을 형성하는 단계는,
    상기 스페이서가 형성된 비트라인구조물 사이를 매립하는 도전막을 형성하는 단계;
    상기 비트라인구조물과 교차하는 방향으로 패터닝된 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 도전막을 식각하는 단계는,
    파지티브 프로파일을 갖도록 식각하는 반도체장치 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제10항 내지 제18항 중 어느 한 항에 있어서,
    상기 기판은 비트라인콘택노드와 스토리지노드콘택노드가 정의되어 있고, 상기 복수의 랜딩플러그는 상기 비트라인콘택노드와 스토리지노드콘택노드에 연결된 랜딩플러그를 포함하는 반도체장치 제조 방법.
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