KR101840373B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 기판 상에 제1 방향으로 연장하며 서로 평행한 라인 패턴들, 인접한 한 쌍의 라인 패턴들 사이에서 제1 방향으로 이격되어 배치되는 도전 패턴들, 도전 패턴들 사이를 절연하며, 제1 방향과 수직인 제2 방향으로 연장하며 모서리가 식각된 절연 펜스들 및 라인 패턴들의 측면과 절연 펜스들의 식각된 모서리 사이를 채우는 절연 패턴들을 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로, 더욱 상세하게는 도전 패턴들 사이를 절연하는 절연 패턴 및 이를 제조하는 방법에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에 제1 방향으로 연장하며 서로 평행한 라인 패턴들(line patterns); 인접한 한 쌍의 라인 패턴들 사이에서 상기 제1 방향으로 이격되어 배치되는 도전 패턴들(conductive patterns); 상기 도전 패턴들 사이를 절연하며, 모서리가 식각된(chamfering) 절연 펜스들(insulating fences); 및 상기 라인 패턴들의 측면과 상기 절연 펜스들의 모서리 사이를 채우는 절연 패턴들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들은 상기 제1 방향과 수직인 제2 방향으로 연장하는 타원 형상을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 절연 패턴들의 일부는, 상기 라인 패턴들의 측면과 상기 절연 펜스들의 단부 사이 이격된 공간을 채울 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들의 측면은 상기 절연 펜스들의 측면과 실질적으로 동일한 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들 중 적어도 하나는 그 내부에 에어 갭(air gap)을 포함하되, 상기 에어 갭은 외부로 노출되지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들의 일부는, 상기 절연 펜스들의 식각된 부분을 채울 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들의 측면은 상기 절연 펜스들의 측면과 실질적으로 동일한 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 펜스들은 그 내부에 에어 갭을 포함하며, 상기 에어 갭은 외부로 노출되지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 상기 도전 패턴들을 감싸는 구조를 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 제1 방향으로 연장하는 라인 패턴들을 형성하는 단계; 인접한 라인 패턴들 사이에, 상기 제1 방향으로 서로 이격된 희생 패턴들을 형성하는 단계; 상기 희생 패턴들 및 상기 라인 패턴들에 의해 정의된 공간을 채우는 절연 펜스들을 형성하는 단계; 상기 희생 패턴들을 제거하는 단계; 상기 라인 패턴들 및 상기 절연 펜스들이 형성된 기판 상에 절연막을 컨포멀하게(conformally) 형성하는 단계; 상기 절연막을 식각하여, 상기 라인 패턴들 및 상기 절연 펜스들의 모서리를 채우는 절연 패턴들을 형성하는 단계; 및 상기 제거된 희생 패턴들의 공간에 도전 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 희생 패턴들을 제거하는 동안, 상기 절연 펜스들의 모서리들이 식각될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 희생 패턴들을 제거하는 동안, 상기 절연 패턴들 중 적어도 하나가 식각되어, 상기 적어도 하나의 절연 펜스는 상기 라인 패턴들과 이격될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 상기 절연 펜스들 및 상기 라인 패턴들 사이 이격된 공간을 채울 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 희생 패턴들을 제거하는 동안, 상기 절연 펜스들 중 적어도 하나의 일부가 식각될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 상기 적어도 하나의 절연 펜스의 식각된 부분을 채울 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은 상기 절연 펜스들을 제1 폭만큼 식각하는 단계를 더 포함하되, 상기 절연막은 상기 제1 폭의 두께로 형성되고, 상기 절연막을 이방성 식각하여 상기 절연 패턴들을 형성하되, 상기 절연 패턴들은 상기 도전 패턴들을 감싸는 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 펜스들은 질화물을 포함하며, 기상 증착(vapor deposition) 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연막은 질화물을 포함하며, 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 액티브 영역들을 정의하는 소자 분리 패턴을 갖는 기판; 상기 액티브 영역들 및 상기 소자 분리 패턴을 제1 방향으로 가로지르는 게이트 전극들; 상기 게이트 전극들 양측의 상기 액티브 영역에 형성되는 제1 및 제2 불순물 영역들; 상기 제1 불순물 영역과 전기적으로 연결되며 상기 제1 방향과 수직인 제2 방향으로 연장하는 비트 라인 구조물들; 상기 비트 라인 구조물들 사이에서, 상기 제2 불순물 영역들과 전기적으로 연결되는 제1 콘택 플러그들; 상기 비트 라인 구조물들 사이에서 상기 제1 콘택 플러그들 사이를 절연하며, 상기 모서리가 식각된 형상의 제1 절연 펜스들; 및 상기 비트 라인 구조물들의 측면과 상기 제1 절연 펜스들의 식각된 모서리 사이를 채우는 절연 패턴들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연 펜스들 각각은 상기 제1 방향으로 연장하는 타원 형상을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 절연 패턴들은, 상기 비트 라인 구조물들의 측면과 상기 제1 절연 펜스들의 단부 사이의 이격 공간을 채우되, 상기 절연 패턴들의 측면은 상기 제1 절연 펜스들의 측면과 실질적으로 동일한 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 그 내부에 에어 갭을 포함하되, 상기 에어 갭은 외부로 노출되지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은, 상기 제1 절연 펜스들의 식각된 부분을 채우되, 상기 절연 패턴들의 측면은 상기 제1 절연 펜스들의 측면과 실질적으로 동일한 평면일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연 펜스들은 그 내부에 에어 갭을 포함하며, 상기 에어 갭은 외부로 노출되지 않을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 상기 제1 콘택 플러그들을 감싸는 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연 펜스들은 질화물을 포함하며, 기상 증착 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 절연 패턴들은 질화물을 포함하며, 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 게이트 전극들 사이에서, 상기 제1 불순물 영역들과 상기 비트 라인 구조물들을 전기적으로 연결하는 제2 콘택 플러그들; 및 상기 게이트 전극들 사이에서, 인접한 제2 콘택 플러그들 사이를 절연하는 제2 절연 펜스들을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 인접한 도전 패턴들 사이를 절연 펜스들뿐만 아니라 추가 절연 패턴들에 의해 절연함으로써, 상기 도전 패턴들의 절연 효율을 향상시킬 수 있다. 또한, 상기 추가 절연 패턴들의 측면들은 상기 절연 펜스들의 측면과 실질적으로 동일한 평면이어서, 추가 절연 패턴들을 도입하여도, 상기 도전 패턴들의 크기를 감소시키지 않을 수 있다.
상기 도전 패턴들을 감싸는 구조의 추가 절연 패턴을 포함하는 반도체 소자일 경우, 절연 펜스의 크기를 상기 추가 절연 패턴의 폭만큼 식각하여, 상기 도전 패턴의 크기를 감소시키지 않을 수 있다. 따라서, 상기 도전 패턴들 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들의 전기적 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b 및 도 1c는 도 1a를 I-I'으로 절단한 단면도들이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2b 및 도 2c는 도 1a를 I-I'으로 절단한 단면도들이다.
도 3a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 8b는 도 3a 내지 도 8a를 I-I'으로 절단한 단면도들이다.
도 9a 및 도 10a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 9b 및 도 10b는 도 9a 및 도 10a를 I-I'으로 절단한 단면도들이다.
도 11a 내지 도 21a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 11b 내지 도 21b는 각각 도 11a 내지 도 21a의 I-I'으로 절단한 단면도들이다.
도 11c 내지 도 21c는 각각 도 11a 내지 도 21a의 II-II'으로 절단한 단면도들이다.
도 22a 내지 도 25a는 본 발명의 또 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 22b 내지 도 25b는 각각 도 22a 내지 도 25a의 I-I'으로 절단한 단면도들이다.
도 22c 내지 도 25c는 각각 도 22a 내지 도 25a의 II-II'으로 절단한 단면도들이다.
도 26a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 26b는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 블록도이다.
본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자_제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b 및 도 1c는 도 1a를 I-I'으로 절단한 단면도들이다.
도 1a 내지 도 1c를 참조하면, 기판(100) 상에 배치된 라인 패턴들(110), 절연 펜스들(135), 절연 패턴들(145) 및 도전 패턴들(150)을 포함할 수 있다.
상기 라인 패턴들(110)은 제1 방향(D1)으로 연장하며, 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 서로 이격될 수 있다. 일 예로, 상기 라인 패턴들(110) 각각은 도전 라인(102), 상기 도전 라인(102) 양 측면에 배치된 스페이서들(spacers, 104)을 포함할 수 있다. 상기 스페이서들(104)은 다층 구조(104a, 104b)를 가질 수 있다. 상기 라인 패턴(110)은 상기 도전 라인(102) 상에 배치된 캡핑 패턴(capping pattern, 도시되지 않음)을 더 포함할 수 있다.
상기 절연 펜스들(135)은 인접한 한 쌍의 라인 패턴들(110) 사이에 배치될 수 있다. 상기 절연 펜스들(135)은 상기 제2 방향(D2)으로 연장하며, 서로 상기 제1 방향(D1)으로 이격될 수 있다.
상기 절연 펜스들(135)은 제1 절연물을 포함할 수 있다. 상기 제1 절연물은 일 에천트(etchant)에 대하여 상기 라인 패턴들(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 절연물은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 예컨대, 상기 제1 절연물은, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 평면적으로 보면 상기 절연 펜스들(135) 각각은 상기 제2 방향(D2)으로 연장하며 모서리가 식각된 형상을 가질 수 있다. 일 예로, 상기 절연 펜스들(135) 각각은 상기 제2 방향(D2)을 장축 방향으로 갖는 타원 형상을 가질 수 있다. 다른 예로, 상기 절연 펜스들(135) 각각은 원 형상을 가질 수 있다. 또 다른 예로, 상기 절연 펜스들(135) 각각은 다각형일 수 있다.
상기 절연 펜스들(135)은 제1 절연 펜스들(135a), 제2 절연 펜스들(135b) 및 제3 절연 펜스들(135c) 중 적어도 하나를 포함할 수 있다.
일 측면에 따르면, 상기 제1 절연 펜스들(135a)의 단부들은 상기 라인 패턴들(110) 각각의 측면과 접할 수 있다. 상기 제1 절연 펜스들(135a) 각각의 단부가 곡면을 가질 수 있다. 따라서, 상기 제1 절연 펜스(135a)의 단부의 모서리 부분과 상기 라인 패턴(110) 측면 사이에 공간이 형성될 수 있다. 다른 측면에 따르면, 제2 절연 펜스들(135b)의 적어도 일 단부가 상기 라인 패턴(110)의 측면에 접하지 않을 수 있다. 이 경우, 상기 제2 절연 펜스(135b)의 일 단부와 상기 라인 패턴(110) 측면은 이격될 수 있다. 또 다른 측면에 따르면, 상기 제3 절연 펜스들(135c) 각각은 그 일부가 식각된 부분을 가질 수 있다.
상기 절연 패턴들(145)은 제1 절연 패턴들(145a), 제2 절연 패턴들(145b), 제3 절연 패턴들(145c) 중 적어도 하나를 포함할 수 있다.
상기 제1 절연 패턴들(145a)은, 상기 라인 패턴들(110) 각각의 측면과 상기 제1 절연 펜스들(135a) 각각의 모서리를 채우도록 배치될 수 있다. 상기 모서리를 채우는 제1 절연 패턴들(145a)의 측면들은 상기 제1 절연 펜스들(135a)의 측면들과 실질적으로 동일한 평면일 수 있다.
다른 측면에 따르면, 상기 제2 절연 패턴들(145b)은 상기 라인 패턴들(110) 각각의 측면과 상기 제2 절연 펜스들(135b)의 적어도 일 단부 사이 이격 공간을 채우도록 배치될 수 있다. 상기 이격 공간을 채우는 제2 절연 패턴들(145b)의 측면들은 상기 제2 절연 펜스들(135b)의 측면들과 실질적으로 동일한 평면일 수 있다. 일 변형예로 도 1c를 참조하면, 상기 절연 패턴들(145)은 에어 갭(air gap, AG)을 포함할 수 있다. 상기 제2 절연 패턴들(145b)이 상기 라인 패턴들(110) 및 제2 절연 펜스들(135b) 사이 이격 공간을 완전하게 채우지 않아, 상기 제2 절연 패턴들(145b) 내부에 에어 갭이 형성될 수 있다. 이때, 상기 에어 갭(AG)은 외부로 노출되지 않을 수 있다.
또 다른 측면에 따르면, 상기 제3 절연 패턴들(145c)은 상기 제3 절연 펜스들(135c) 각각의 식각된 부분을 채우도록 배치될 수 있다. 상기 식각된 부분을 채우는 제3 절연 패턴들(145c) 측면들은 상기 제3 절연 펜스들(135c)의 측면들과 실질적으로 동일한 평면일 수 있다. 일 변형예로 도 1c를 참조하면, 상기 제3 절연 펜스들(135c) 중 적어도 하나는 에어 갭(AG)을 포함할 수 있다. 상기 제3 절연 패턴들(145c)이 상기 제3 절연 펜스들(135c)의 식각된 부분을 완전하게 채우지 않아, 상기 제3 절연 펜스들(135c) 내부에 에어 갭(AG)이 형성될 수 있다. 이때, 상기 에어 갭(AG)은 외부로 노출되지 않을 수 있다.
상기 절연 패턴들(145) 각각은 제2 절연물을 포함할 수 있다. 상기 절연 패턴(145)은, 일 에천트에 대하여 상기 절연 펜스들(135), 라인 패턴들(110) 및 도전 패턴(150)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 절연물은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 예컨대, 상기 제2 절연물은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 일 예로, 상기 절연 펜스들(135) 각각은 화학 기상 증착(chemical vapor deposition) 공정을 통하여 형성된 실리콘 질화물을 포함하며, 상기 절연 패턴들(145) 각각은 원자층 적층(atomic layer deposition) 공정을 통하여 형성된 실리콘 질화물을 포함할 수 있다.
상기 도전 패턴들(150)은 상기 인접한 한 쌍의 라인 패턴들(110) 사이에 배치될 수 있다. 상기 도전 패턴들(150)은 상기 라인 패턴들(110) 사이에서 상기 절연 펜스들(135)과 교번하며 배치될 수 있다. 상기 도전 패턴들(150) 각각은 인접한 도전 패턴들(150)과 상기 절연 펜스들(135) 및 절연 패턴들(145)에 의해 절연되며, 각각의 도전 패턴(150)은 고립된 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들(135)과 상기 절연 패턴들(145)에 의해 인접한 도전 패턴들(150) 사이의 절연을 효율적으로 할 수 있다. 또한, 상기 절연 패턴들(145)의 측면들은 상기 절연 펜스들(135)의 측면들과 실질적으로 동일한 평면이어서, 상기 도전 패턴들(150) 각각의 크기를 감소시키지 않을 수 있다. 따라서, 상기 도전 패턴들(150) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들(150)의 전기적 신뢰성이 향상될 수 있다.
(반도체 소자_제2 실시예 )
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2b 및 도 2c는 도 2a를 I-I'으로 절단한 단면도들이다.
도 2a 내지 도 2c를 참조하면, 기판(100) 상에 배치된 라인 패턴들(110), 절연 펜스들(137), 절연 패턴들(145) 및 도전 패턴들(150)을 포함할 수 있다.
상기 라인 패턴들(110)은 제1 방향(D1)으로 연장하고, 서로 제2 방향(D2)으로 이격될 수 있다. 상기 절연 펜스들(137)은 인접한 한 쌍의 라인 패턴들(110) 사이에 배치될 수 있다. 상기 절연 펜스들(137)은 상기 제2 방향(D2)으로 연장하며, 서로 제1 방향(D1)으로 이격될 수 있다. 상기 도전 패턴들(150)은 상기 인접한 한 쌍의 라인 패턴들(110) 사이에서 상기 절연 펜스들(137)과 교번하며 배치될 수 있다.
상기 절연 펜스들(137)은 제1 내지 제3 절연 펜스들(137a, 137b, 137c) 중 적어도 하나를 포함할 수 있다. 상기 절연 패턴들(145)은 제1 내지 제3 절연 패턴들(145a, 145b, 145c) 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 절연 패턴들(145a) 각각은, 상기 한 쌍의 라인 패턴들(110)과, 그들 사이에 배치된 한 쌍의 제1 절연 펜스들(137a)로 정의된 공간의 내측면을 따라 배치될 수 있다. 일 측면에 따르면, 상기 제1 절연 패턴들(145a)은 폐루프(closed loop) 구조를 가질 수 있다. 또한, 상기 제1 절연 패턴들(145a)의 적어도 일부는 상기 제1 절연 펜스들(137a) 각각의 모서리와 상기 라인 패턴들(110) 각각의 측면 사이를 채우도록 연장될 수 있다.
다른 측면에 따르면, 상기 제2 절연 패턴들(145b)은 상기 제2 절연 펜스들(137b)의 일 단부와 상기 라인 패턴들(110) 각각의 측면 사이 이격 공간을 채우도록 연장될 수 있다. 이 경우, 인접한 제2 절연 패턴들(145b)이, 상기 절연 펜스(137b) 및 라인 패턴(110) 사이 이격 공간을 통해 연결된 구조를 가질 수 있다. 일 변형예로 도 2c를 참조하면, 상기 제2 절연 패턴들(145b)은 에어 갭(AG)을 포함할 수 있다. 상기 제2 절연 패턴들(145b)이 상기 라인 패턴들(110) 및 제2 절연 펜스들(137b) 사이 이격 공간을 완전하게 채우지 않아, 상기 제2 절연 패턴들(145b) 내부에 에어 갭(AG)이 형성될 수 있다. 이때, 상기 에어 갭(AG)은 외부로 노출되지 않을 수 있다.
또 다른 측면에 따르면, 상기 제3 절연 패턴들(145c)은 상기 제3 절연 펜스들(137c) 각각의 식각된 부분을 채우도록 연장될 수 있다. 일 변형예로 도 2c를 참조하면, 상기 제3 절연 펜스들(137c)은, 상기 절연 패턴(145c)이 상기 절연 펜스(137c)의 식각된 부분을 완전하게 채우지 않아, 에어 갭(AG)을 포함할 수 있다. 상기 에어 갭(AG)은 외부로 노출되지 않을 수 있다.
본 실시예의 라인 패턴들(110), 절연 펜스들(137), 절연 패턴들(145) 및 도전 패턴들(150)은 도 1a 및 도 1b에서 설명된 라인 패턴들(110), 절연 펜스들(137), 절연 패턴들(145) 및 도전 패턴들(150)과 각각 유사하여 그 상세한 설명을 참조한다. 다만, 도 2a 및 도 2b의 절연 펜스들(137)의 폭이 도 1a 및 도 1b의 절연 펜스들(137)의 폭보다 작을 수 있다. 상기 폭의 차이는 상기 절연 펜스들(137) 측면에 형성된 절연 패턴들(145)의 폭과 실질적으로 동일할 수 있다.
본 발명의 실시예에 따르면, 상기 절연 펜스들(137)과 상기 절연 패턴들(145)에 의해 인접한 도전 패턴들(150) 사이의 절연을 효율적으로 할 수 있다. 또한, 본 실시예의 절연 펜스들(137)의 폭이, 상기 절연 펜스들(137) 측면에 형성된 절연 패턴들(145)의 폭만큼, 도 1a 및 도 1b의 절연 펜스들(137)의 폭보다 작아, 도전 패턴들(150)의 크기를 감소시키지 않을 수 있다. 따라서, 상기 도전 패턴들(150) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들(150)의 전기적 신뢰성이 향상될 수 있다.
(반도체 소자의 제조 방법_제1 실시예 )
도 3a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 3b 내지 도 8b는 도 3a 내지 도 8a를 I-I'으로 절단한 단면도들이다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 제1 방향(D1)으로 연장하는 라인 패턴들(110)을 형성할 수 있다.
상기 라인 패턴들(110)은 상기 제1 방향(D1)으로 연장하며 제2 방향(D2)으로 서로 이격된 도전 라인들(102)을 형성한 후, 상기 도전 라인들(102)의 측면들에 각각 스페이서들(104)을 형성할 수 있다. 상기 스페이서들(104)은 다층 구조(104a, 104b)를 가질 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직일 수 있다.
상기 도전 라인(102)은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있으며, 상기 스페이서들(104)은 산화물, 질화물 또는 산질화물을 포함할 수 있다. 상기 스페이서들(104) 각각이 다층 구조를 가질 때, 상기 스페이서들(104) 각각은 산화막(104a) 및 질화막(104b)이 적층된 구조를 가질 수 있다.
도 4a 및 도 4b를 참조하면, 상기 기판(100) 상에, 상기 라인 패턴들(110) 사이에 상기 제2 방향(D2)으로 연장하며 서로 제1 방향(D1)으로 이격된 희생 패턴들(120)을 형성할 수 있다.
상기 희생 패턴들(120)은 상기 라인 패턴들(110)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예컨대, 상기 희생 패턴들(120)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 인접한 한 쌍의 라인 패턴들(110) 사이에서, 상기 희생 패턴들(120)에 의해 정의된 공간을 채우는 예비 절연 펜스들(130)을 형성할 수 있다. 상기 예비 절연 펜스들(130)은 상기 희생 패턴들(120)과 교번하며 형성될 수 있다.
일 실시예에 따르면, 상기 예비 절연 펜스들(130)은, 상기 라인 패턴들(110) 및 희생 패턴들(120) 상에 화학 기상 증착 공정에 이용하여 실리콘 질화막을 형성한 후, 상기 라인 패턴들(110)의 상부면이 노출될 때까지 상기 실리콘 질화막을 연마하여 형성할 수 있다. 따라서, 상기 상기 절연 펜스들(130)이 상부면은 상기 라인 패턴들(110)의 상부면과 실질적으로 동일한 평면일 수 있다.
도 6a 및 도 6b를 참조하면, 상기 희생 패턴들(120)을 제거할 수 있다.
일 실시예에 따르면, 상기 희생 패턴들(120)은 습식 식각에 의해 제거될 수 있다. 상기 공정의 특성 상 상기 희생 패턴들(120)을 제거하는 동안 상기 예비 절연 펜스들(130)의 일부가 식각되어 절연 펜스들(135)이 형성될 수 있다. 상기 절연 펜스들(135)은 제1 내지 제3 절연 펜스들(135a, 135b, 135c) 중 적어도 하나를 포함할 수 있다.
일 측면에 따르면, 상기 습식 식각 공정에 의해, 상기 예비 절연 펜스들(130)의 모서리 부분들의 일부가 식각되어 제1 절연 펜스들(135a)이 형성될 수 있다. 상기 제1 절연 펜스들(135a) 각각의 모서리 부분과 상기 라인 패턴들(110) 각각의 측면 사이 공간이 형성될 수 있다.
다른 측면에 따르면, 상기 습식 식각 공정에 의해, 상기 예비 절연 펜스들(130)의 단부가 식각되어 제2 절연 펜스들(135b)이 형성될 수 있다. 상기 제2 절연 펜스들(135b) 각각의 일 단부와 상기 라인 패턴들(110) 각각의 측면이 이격될 수 있다.
또 다른 측면에 따르면, 상기 습식 식각 공정에 의해, 상기 예비 절연 펜스들(130) 그 각각의 측면이 부분적으로 식각되어 제3 절연 펜스들(135c)이 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 라인 패턴들(110) 및 상기 절연 펜스들(135)이 형성된 기판(100) 상에 컨포멀하게 절연막(140)을 형성할 수 있다. 본 발명의 일 실시예에 따르면, 상기 절연막(140)은 원자층 적층 공정으로 형성된 실리콘 질화막을 포함할 수 있다.
일 측면에 따르면, 상기 절연막(140)은 상기 제1 절연 펜스들(135a) 각각의 모서리 부분과 상기 라인 패턴들(110) 각각의 측면 사이 공간을 채울 수 있다.
다른 측면에 따르면, 상기 절연막(140)은 상기 제2 절연 펜스들(135b) 각각의 적어도 일 단부와 상기 라인 패턴들(110) 각각의 측면 사이 이격된 공간을 채울 수 있다.
또 다른 측면에 따르면, 상기 절연막(140)은 상기 제3 절연 펜스들(135c)의 식각된 부분을 채울 수 있다.
도 8a 및 도 8b를 참조하면, 상기 절연막(140)을 식각하여, 절연 패턴들(145)을 형성할 수 있다. 상기 절연 패턴들(145)는 상기 절연막(140)을 등방성 식각하여, 형성될 수 있다. 상기 절연 패턴들(145)는 제1 내지 제3 절연 패턴들(145a, 145b, 145c) 중 적어도 하나를 포함할 수 있다.
일 측면에 따르면, 상기 제1 절연 패턴들(145a) 각각은, 상기 제1 절연 펜스들(135a) 각각의 모서리와 상기 라인 패턴들(110) 각각의 측면에 형성될 수 있다. 상기 제1 절연 패턴들(145a) 각각의 측면은 상기 제1 절연 펜스들(135a) 각각의 측면과 실질적으로 동일한 평면일 수 있다.
다른 측면에 따르면, 상기 제2 절연 패턴들(145b) 각각은, 상기 제2 절연 펜스들(135b) 각각의 적어도 일 단부와 상기 라인 패턴들(110) 각각의 측면 사이 이격 공간에 형성될 수 있다. 상기 제2 절연 패턴들(145b) 각각의 측면은 상기 제2 절연 펜스들(135b) 각각의 측면과 실질적으로 동일한 평면일 수 있다.
또 다른 측면에 따르면, 상기 제3 절연 패턴들(145c) 각각은, 상기 제3 절연 펜스들(135c) 각각의 식각된 부분에 형성될 수 있다. 상기 제3 절연 패턴들(145c) 각각의 측면은 상기 제3 절연 펜스들(135c) 각각의 측면과 실질적으로 동일한 평면일 수 있다.
상기 절연 펜스들(135)과 상기 라인 패턴들(110) 사이를 절연 패턴들(145)에 의해 완전하게 절연할 수 있으며, 상기 절연 펜스들(135) 각각의 식각 부분들을 상기 절연 패턴들(145)에 의해 완전하게 절연할 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 상기 라인 패턴들(110) 및 상기 절연 펜스들(135)에 의해 한정된 공간들을 매립하는 도전 패턴들(150)을 형성할 수 있다.
상기 도전 패턴들(150)은 상기 한 쌍의 라인 패턴들(110) 사이에서, 상기 절연 펜스들(135)과 교번하며 형성될 수 있다. 상기 도전 패턴들(150)은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 상기 도전 패턴들(150)은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들(135) 및 라인 패턴들(110)에 의해 정의된 공간들에 형성된 도전 패턴들(150) 사이의 절연을 효율적으로 할 수 있다. 또한, 상기 절연 패턴들(145)의 측면들은 상기 절연 펜스들(135)의 측면들과 실질적으로 동일한 평면이어서, 상기 도전 패턴들(150) 각각의 크기를 감소시키지 않을 수 있다. 따라서, 상기 도전 패턴들(150) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들(150)의 전기적 신뢰성이 향상될 수 있다.
(반도체 소자의 제조 방법_제2 실시예 )
도 9a 및 도 10a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 9b 및 도 10b는 도 9a 및 도 10a를 I-I'으로 절단한 단면도들이다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 라인 패턴들(110) 및 예비 절연 펜스들(135)을 형성할 수 있다. 상기 라인 패턴들(110) 및 예비 절연 펜스들(135)을 형성하는 공정은 도 3a 내지 도 6a 및 도 3b 내지 도 6b에서 설명된 공정과 유사하여 상기의 설명을 참조한다. 다만, 본 실시예의 예비 절연 펜스들(135)은 도 6a 및 도 6b의 절연 펜스들(135)일 수 있다.
이어서, 상기 예비 절연 펜스들(135)을 등방성 식각하여, 예비 절연 펜스들(135) 각각의 크기보다 작은 절연 펜스들(137)을 형성할 수 있다. 상기 절연 펜스들(137)은 제1 내지 제3 절연 펜스들(137a, 137b, 137c) 중 적어도 하나를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 절연 펜스들(137) 및 상기 라인 패턴들(110)의 측면에 절연 패턴들(145)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들(137)의 측면들에 형성된 절연 패턴들(145)의 각각의 폭은, 도 9a 및 도 9b에서 식각 공정에서 식각된 예비 절연 펜스들(135) 각각의 폭과 실질적으로 동일할 수 있다.
상기 절연 패턴들(145)을 형성하는 공정을 간략하게 설명하면, 상기 절연 펜스들(137) 및 상기 라인 패턴들(110)이 형성된 기판(100) 상에 절연막(도시되지 않음)을 컨포멀하게 형성할 수 있다. 상기 절연막은 원자층 적층 공정으로 형성된 실리콘 질화막을 포함할 수 있다. 상기 절연막을 이방성 식각하여, 상기 절연 패턴들(145) 및 상기 라인 패턴들(110)의 측면에 절연 패턴들(145)을 형성할 수 있다. 평면적인 관점에서, 상기 절연 패턴들(145) 각각은, 상기 한 쌍의 라인 패턴들(110)과 그들 사이의 한 쌍의 절연 패턴들(145)에 의해 한정된 공간의 내측면을 따라 형성될 수 있다. 상기 절연 패턴들(145)은 제1 내지 제3 절연 패턴들(145a, 145b, 145c) 중 적어도 하나를 포함할 수 있다.
일 측면에 따르면, 상기 제1 절연 패턴들(145a)은, 상기 제1 절연 펜스들(137a) 각각의 모서리 부분과 상기 라인 패턴들(110) 각각의 측면 사이 공간을 채우도록 형성될 수 있다. 이 경우, 상기 제1 절연 패턴들(145a) 각각은, 상기 한 쌍의 라인 패턴들(110)과 그들 사이의 한 쌍의 제1 절연 패턴들(145a)에 의해 한정된 공간의 내측면을 따라 형성된 폐루프 구조를 가질 수 있다.
다른 측면에 따르면, 상기 제2 절연 패턴들(145b)은, 상기 제2 절연 펜스들(137b) 각각의 적어도 일 단부와 상기 라인 패턴들(110) 각각의 측면 사이 이격 공간을 채우도록 형성될 수 있다. 이 경우, 인접한 제2 절연 패턴들(145b)은 상기 이격 공간을 통해 서로 연결될 수 있다.
또 다른 측면에 따르면, 상기 제3 절연 패턴들(145c)은, 상기 제3 절연 펜스들(137c) 각각의 식각된 부위들을 채우도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들(137)의 측면들에 형성된 절연 패턴들(145)의 각각의 폭은, 도 9a 및 도 9b에서 식각 공정에서 식각된 예비 절연 펜스들(137) 각각의 폭과 실질적으로 동일할 수 있다.
다시 도 2a 및 도 2b를 참조하면, 상기 절연 패턴들(145)이 형성된 공간들을 도전물로 채워 도전 패턴들(150)을 각각 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 상기 도전물은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연 펜스들(137)과 상기 절연 패턴들(145)에 의해 인접한 도전 패턴들(150) 사이의 절연을 효율적으로 할 수 있다. 또한, 상기 절연 펜스들(137)의 측면들에 형성된 절연 패턴들(145)의 각각의 폭은, 도 9a 및 도 9b에서 식각 공정에서 식각된 예비 절연 펜스들(135) 각각의 폭과 실질적으로 동일하여, 상기 도전 패턴들(150) 각각의 크기를 감소시키지 않을 수 있다. 따라서, 상기 도전 패턴들(150) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들(150)의 전기적 신뢰성이 향상될 수 있다.
(반도체 소자의 제조 방법_제3 실시예 )
도 11a 내지 도 21a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 11b 내지 도 21b는 각각 도 11a 내지 도 21a의 I-I'으로 절단한 단면도들이다. 도 11c 내지 도 21c는 각각 도 11a 내지 도 21a의 II-II'으로 절단한 단면도들이다.
도 11a 내지 도 11c를 참조하면, 액티브 영역들(ACT)을 한정하는 소자 분리 패턴(202)이 형성된 기판(200)에, 게이트 절연막(204) 및 y축 방향으로 연장하는 게이트 전극들(206)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(200)을 식각하여 트렌치(trench)를 형성하고, 상기 트렌치를 절연물로 매립하여 소자 분리 패턴(202)을 형성할 수 있다. 상기 절연물은 실리콘 산화물과 같은 산화물일 수 있다. 상기 소자 분리 패턴(202)에 의해, 상기 기판(200)에 액티브 영역들을 한정할 수 있다.
일 실시예에 따라 상기 액티브 영역들(ACT)의 구조에 대하여 더욱 상세하게 설명하기로 한다. 하지만, 본 발명이 상기 액티브 영역들(ACT)의 구조를 이하의 설명된 것으로 한정하지는 않는다.
평면적으로 상기 액티브 영역들(ACT)은 행들 및 열들을 따라 서로 이격되어 배열될 수 있다. 상기 행들은 x축 방향과 평행할 수 있으며, 상기 열들은 y축 방향과 평행할 수 있다. 일 실시예에 따르면, 이웃한 제1, 제2 및 제3 행들이 서로 인접할 수 있다. 상기 제1 행을 구성하는 액티브 영역들(ACT)의 일부분들은 상기 제2 행을 구성하는 액티브 영역들(ACT) 사이에 각각 배치될 수 있다. 상기 제3 행을 구성하는 액티브 영역들(ACT)의 일부분들도 상기 제2 행을 구성하는 액티브 영역들(ACT) 사이에 각각 배치될 수 있다. 여기서, 상기 제1 내지 제3 행들을 구성하는 액티브 영역들(ACT)은 서로 이격될 수 있다. 평면적 관점에서 상기 각 액티브 영역(ACT)은 일 방향으로 연장된 타원 형상을 가질 수 있다. 상기 각 액티브 영역(ACT)의 장축은 상기 x축에 대하여 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다.
상기 소자 분리 패턴(202) 및 상기 액티브 영역들(ACT)을 패터닝하여, 리세스들(recesses)을 형성할 수 있다. 일 예로, 한 쌍의 상기 리세스들(RC)이 상기 각 액티브 영역(ACT)를 가로지를 수 있다. 상기 리세스들은 y축 방향으로 연장하며, x축 방향으로 서로 이격되도록 형성될 수 있다.
상기 리세스들이 형성된 기판(200)을 열산화하거나 증착 공정으로 게이트 절연막(204)을 형성할 수 있다. 상기 게이트 절연막(204)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 절연막(204)이 형성된 리세스들의 하부를 각각 도전물로 채워 게이트 전극들(206)을 형성할 수 있다. 상기 게이트 전극(206)은 상기 리세스된 액티브 영역(ACT)의 상부면 및 양 측벽들을 덮을 수 있다. 즉, 상기 게이트 전극(206) 아래의 채널 영역은 상기 리세스된 액티브 영역(ACT)의 상부면 및 양 측벽들 아래에 정의될 수 있다. 그 결과, 상기 채널 영역은 3차원 구조를 가질 수 있어, 상기 채널 영역의 폭은 제한된 평면적 내에서 증가될 수 있다.
상기 도전물은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 상기 도전물은, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(206)의 상부면들은 상기 기판(200)의 상부면보다 낮을 수 있다. 또한, 상기 게이트 전극들(206)의 하부면은 상기 소자 분리 패턴(202)의 하부면보다 높을 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 기판(200) 상에 게이트 캡핑 절연 패턴들(208)과, 제1 및 제2 불순물 영역들(210a, 210b)과, 하부 절연 펜스들(212)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 게이트 캡핑 절연 패턴들(208)은 상기 게이트 전극들(206)이 형성된 리세스들의 상부들을 절연물로 매립하면서 상기 기판(200)으로 돌출되도록 형성될 수 있다. 상기 절연물은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 포함할 수 있다. 상기 게이트 캡핑 절연 패턴들(208) 각각은 y축 방향으로 연장할 수 있다. 일 예로, 상기 게이트 캡핑 절연 패턴들(208) 각각의 폭은 상기 게이트 전극(206)의 폭과 실질적으로 동일할 수 있다.
상기 게이트 캡핑 절연 패턴들(208)을 마스크로 하여 상기 게이트 캡핑 절연 패턴들(208)에 의해 노출된 액티브 영역들(ACT)로 불순물을 주입하여, 제1 및 제2 불순물 영역들(210a, 210b)을 형성할 수 있다. 일 예로, 상기 각각의 액티브 영역(ACT)에 한 쌍의 게이트 전극들(206)이 연장하도록 형성되면, 상기 한 쌍의 게이트 전극들(206) 사이에 제1 불순물 영역(210a)이 형성되고, 상기 액티브 영역(ACT)의 양단에 제2 불순물 영역들(210b)이 형성될 수 있다.
일 예로, 상기 한 쌍의 게이트 전극들(206) 사이의 상기 각 액티브 영역(ACT) 내에 제1 불순물 영역(210a)이 형성될 수 있으며, 상기 각 액티브 영역(ACT)의 양 가장자리 영역들 내에 한 쌍의 제2 불순물 영역들(210b)이 각각 형성될 수 있다. 즉, 평면적 관점에서 상기 한 쌍의 제2 불순물 영역들(210b) 사이에 상기 한 쌍의 게이트 전극들(206)이 형성될 수 있다. 상기 각 게이트 전극(206) 및 이에 인접한 제1 및 제2 불순물 영역들(210a, 210b)은 선택 요소(selection component)를 구성할 수 있다. 즉, 상기 선택 요소는 전계 효과 트랜지스터일 수 있다. 따라서, 상기 각 액티브 영역(ACT)에는 한 쌍의 상기 선택 요소들이 형성될 수 있다. 이때, 상기 한 쌍의 상기 선택 요소는 상기 제1 불순물 영역(210a)을 공유할 수 있다. 상기 게이트 전극(206)은 상기 리세스(RC) 내에 배치됨으로써, 상기 게이트 전극(206) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 숏채널 효과(short channel effect) 등을 최소화할 수 있다.
이어서, 상기 게이트 캡핑 절연 패턴들(208) 사이에 x축 방향으로 연장하는 하부 절연 펜스들(212)을 각각 형성할 수 있다. 상기 하부 절연 펜스들(212)은 상기 한 쌍의 게이트 캡핑 절연 패턴들(208) 사이에 y축 방향으로 이격되어 형성될 수 있다. 상기 게이트 캡핑 절연 패턴들(208)은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 포함할 수 있다. 상기 하부 절연 펜스들(212)의 상부면들은 상기 게이트 캡핑 절연 패턴들(208)의 상부면들과 실질적으로 동일한 평면일 수 있다.
상기 게이트 캡핑 절연 패턴들(208) 및 상기 하부 절연 펜스들(212)에 의해 상기 제2 불순물 영역들(210b)이 노출될 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 노출된 제2 불순물 영역들(210b) 상에 도전 패드들(214)을 각각 형성할 수 있다.
상기 도전 패드들(214)은 상기 게이트 캡핑 절연 패턴들(208) 및 하부 절연 펜스들(212)이 형성된 기판(200) 상에 도전막을 형성한 후, 상기 게이트 캡핑 절연 패턴들(208) 및 하부 절연 펜스들(212)이 노출될 때까지 상기 도전막을 연마하여 형성될 수 있다. 상기 도전막은 불순물을 포함하는 폴리실리콘, 금속 또는 금속화합물을 포함할 수 있다. 상기 도전막은, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 도전 패드들(214)의 상부면들은 상기 게이트 캡핑 절연 패턴들(208)의 상부면들 및 하부 절연 펜스들(212)의 상부면들과 실질적으로 동일한 평면일 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 제1 불순물 영역들(210a)과 전기적으로 연결되는 제1 콘택 플러그들(220)을 형성할 수 있다.
상세하게 설명하면, 상기 게이트 캡핑 절연 패턴들(208), 상기 하부 절연 펜스들(212) 및 상기 도전 패드들(214) 상에 제1 층간 절연막(216)을 형성할 수 있다. 상기 제1 층간 절연막(216)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 불순물 영역들(210a)이 노출되도록 상기 제1 층간 절연막(216) 및 상기 하부 절연 펜스들(212)을 식각하여, 제1 콘택 홀들(217)을 형성할 수 있다. 상기 제1 불순물 영역들(210a)과 상기 제1 콘택 플러그들(220) 사이의 콘택 면접을 증가시키기 위하여, 상기 게이트 캡핑 절연 패턴들(208) 및 상기 도전 패드들(214)의 일부가 식각될 수 있다.
상기 제1 콘택 홀들(217)의 내측면을 따라 제1 스페이서들(218)을 형성할 수 있다. 상기 제1 스페이서들(218)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 제1 스페이서들(218)이 형성된 제1 콘택 홀들(217)을 도전물로 매립하여 상기 제1 콘택 플러그들(220)을 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 일 예로, 상기 제1 콘택 플러그들(220)의 상부면들을 상기 제1 층간 절연막(216)의 상부면들과 실질적으로 동일한 평면일 수 있다.
상기 하부 절연 펜스들(212), 도전 패드들(214), 및 제1 콘택 플러그들(220)의 평면적 위치 관계를 좀더 구체적으로 설명한다. 평면적 관점에서 상기 하부 절연 펜스들(212), 상기 도전 패드들(214), 및 제1 콘택 플러그들(220)은 인접한 한 쌍의 게이트 캡핑 절연 패턴들(208) 사이에 배치될 수 있다. 상기 하부 절연 펜스들(212)은 상기 x축 방향으로 배열될 수 있다. 한 쌍의 상기 도전 패드들(214)이 상기 인접한 한 쌍의 게이트 캡핑 절연 패턴들(208) 사이 및 서로 인접한 한 쌍의 상기 하부 절연 펜스들(212) 사이에 배치될 수 있다. 하나의 제1 콘택 플러그(220)가 상기 한 쌍의 도전 패드들(214) 사이에 배치될 수 있다. 제1 스페이서(218)는 상기 제1 콘택 플러그(220)와 이에 인접한 상기 한 쌍의 도전 패드들(214) 사이에 개재될 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 제1 콘택 플러그들(220)과 전기적으로 연결되는 비트 라인 구조물들(225)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 제1 콘택 플러그들(220) 및 제1 층간 절연막(216) 상에 도전막(222) 및 절연막(224)을 순차적으로 형성할 수 있다. 상기 도전막(222)은 금속 또는 금속 화합물을 포함할 수 있다. 상기 절연막(224)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 도전막(222)은, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
상기 도전막(222) 및 절연막(224)을 패터닝하여, x축 방향으로 연장하는 비트 라인 구조물들(225)을 형성할 수 있다. 상기 하나의 비트 라인 구조물(225)은 x축 방향으로 배열된 제1 콘택 플러그들(220)과 전기적으로 연결될 수 있다. 일 예로, 상기 도전막 및 절연막을 패터닝하면서 상기 제1 콘택 플러그들(220)의 일부가 식각될 수 있다. 따라서, 상기 제1 콘택 플러그들(220)의 상부들은 상기 비트 라인 구조물들(225)의 폭과 실질적으로 동일할 수 있다. 또한, 상기 제1 콘택 플러그들(220)의 하부들은 상기 비트 라인 구조물들(225)의 폭보다 클 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 비트 라인 구조물들(225)이 형성된 기판(200) 상에 제2 스페이서막(226)및 희생 패턴들(228)을 형성할 수 있다.
상세하게 설명하면, 상기 제2 스페이서막(226)은 상기 비트 라인 구조물들(225)이 형성된 기판(200) 상에 컨포말하게(conformally) 형성할 수 있다. 상기 제2 스페이서막(226)은 다층일 수 있다. 예컨대, 상기 제2 스페이서막(226)은 질화막(226a) 및 산화막(226b)을 순차적으로 형성하여 완성될 수 있다.
상기 제2 스페이서막(226)이 형성된 기판(200) 상에 희생막(도시되지 않음)을 형성할 수 있다. 상기 희생막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 비트 라인 구조물들(225)이 노출되도록 상기 희생막을 연마할 수 있다. 상기 비트 라인 구조물들(225) 상에 형성된 제2 스페이서막(226)이 식각될 수 있다.
상기 희생막을 패터닝하여, 상기 비트 라인 구조물들(225) 사이에 x축 방향으로 이격되는 희생 패턴들(228)을 형성할 수 있다. 상기 비트 라인 구조물들(225)과 상기 희생 패턴들(228)에 의해 한정되는 공간(230)은 상기 제1 불순물 영역(210a)이 형성된 부분과 대응될 수 있다.
도 17a 내지 도 17c를 참조하면, 상기 희생 패턴들(228) 및 상기 비트 라인 구조물들(225)에 의해 한정된 공간(230)에 상부 절연 펜스들(232)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 희생 패턴들(228) 및 상기 비트 라인 구조물들(225)이 형성된 기판(200) 상에 절연막(도시되지 않음)을 형성할 수 있다. 상기 절연막은 실리콘 질화물을 포함할 수 있으며, 상기 절연막은 기상 적층 공정, 예컨대, 화학 기상 증착 공정으로 형성될 수 있다.
상기 희생 패턴들(228)의 상부면들 및 상기 비트 라인 구조물들(225)의 상부면들이 노출될 때까지 상기 절연막을 연마하여, 상기 상부 절연 펜스들(232)을 형성할 수 있다. 상기 상부 절연 펜스들(232)의 상부면들은 상기 비트 라인 구조물들(225)의 상부면들과 실질적으로 평면일 수 있다.
상기 상부 절연 펜스들(232)은 상기 비트 라인 구조물들(225) 사이에 x축 방향으로 이격되도록 형성될 수 있다. 상기 비트 라인 구조물들(225) 사이에서, 상기 상부 절연 펜스들(232) 및 상기 희생 패턴들(228)이 교번하면서 형성될 수 있다.
도 18a 내지 도 18c를 참조하면, 상기 희생 패턴들(228)을 제거하고, 상기 비트 라인 구조물들(225) 측면에 제2 스페이서들(226)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 희생 패턴들(228)을 제거하는 동안, 상기 상부 절연 펜스들(232)의 일부가 식각될 수 있다. 일 예로, 상기 희생 패턴들(228)이 습식 식각으로 제거되는 동안 상기 상부 절연 펜스들(232)의 모서리 부분들이 일부 식각될 수 있다. 이로써, 평면적인 관점에서 상기 상부 절연 펜스들(232)은 타원형상을 가질 수 있다. 다른 예로, 상기 절연 펜스들(135) 각각은 원 형상을 가질 수 있다. 또 다른 예로, 상기 절연 펜스들(135) 각각은 다각형일 수 있다.
상기 상부 절연 펜스들(232)은 제1 내지 제3 절연 펜스들(232a, 232b, 232c)을 포함할 수 있다. 일 측면에 따르면, 상기 제1 절연 펜스들(232a)의 단부들은 상기 비트 라인 구조물들(225) 각각의 측면과 접하는데, 상기 상부 절연 펜스(232a)의 단부의 모서리 부분과 상기 비트 라인 구조물(225) 측면 사이 공간이 형성될 수 있다. 다른 측면에 따르면, 상기 제2 절연 펜스들(232b)의 적어도 일 단부들이 상기 비트 라인 구조물들(225) 각각의 측면에 접하지 않고 이격될 수 있다. 또 다른 측면에 따르면, 상기 제3 절연 펜스들(232c) 각각은 그 일부가 식각된 부분을 가질 수 있다.
상기 제2 스페이서막(226)을 이방성 식각하여 상기 비트 라인 구조물들(225)의 측면에 제2 스페이서들(227)을 각각 형성할 수 있다. 상기 비트 라인 구조물들(225) 및 제2 스페이서들(227)을 식각 마스크로 사용하여 상기 제1 층간 절연막(216)을 식각하여 상기 도전 패드들(214)을 노출시키는 제2 콘택 홀들(234)을 형성할 수 있다.
도 19a 내지 도 19c를 참조하면, 상기 비트 라인 구조물들(225), 상기 제2 스페이서들(227), 상부 절연 펜스들(232) 및 상기 도전 패드들(214)이 형성된 기판(200) 상에 추가 절연막(236)을 컨포멀하게 형성할 수 있다. 상기 추가 절연막(236)은 실리콘 질화물을 포함할 수 있으며, 상기 추가 절연막(236)은 원자층 적층 공정으로 형성될 수 있다.
일 측면에 따르면, 상기 추가 절연막(236)은, 상기 비트 라인 구조물들(225) 각각의 측면과 상기 제1 절연 펜스들(232a) 각각의 모서리를 채울 수 있다.
다른 측면에 따르면, 상기 추가 절연막(236)은, 상기 비트 라인 구조물들(225) 각각의 측면과 상기 제2 절연 펜스들(232b) 각각의 적어도 일 단부 사이 이격 공간을 채울 수 있다. 상세하게 도시되지 않았으나, 상기 추가 절연막(236)은 에어 갭을 포함할 수 있다. 상기 추가 절연막(236)이 상기 비트 라인 구조물들(225) 및 제2 절연 펜스들(232b) 사이 이격 공간을 완전하게 채우지 않아, 상기 추가 절연막(236) 내부에 에어 갭이 형성될 수 있다.
또 다른 측면에 따르면, 상기 추가 절연막(236)은 상기 제3 절연 펜스들(232c) 각각의 식각된 부분을 채울 수 있다. 상세하게 도시되지 않았으나, 상기 상부 절연 펜스들(232) 중 적어도 하나는 에어 갭을 포함할 수 있다. 상기 추가 절연막(236)이 상기 제3 절연 펜스들(232c)의 식각된 부분을 완전하게 채우지 않아, 상기 제3 절연 펜스들(232c) 내부에 에어 갭이 형성될 수 있다.
도 20a 내지 도 20c를 참조하면, 상기 추가 절연막(236)을 식각하여, 추가 절연 패턴들(240)을 형성할 수 있다. 상기 추가 절연 패턴들(240)은 제1 내지 제3 절연 패턴들(240a, 240b, 240c) 중 적어도 하나를 포함할 수 있다.
일 측면에 따르면, 상기 제1 추가 절연 패턴들(240a)은, 상기 비트 라인 구조물들(225) 각각의 측면과 상기 제1 절연 펜스들(232a) 각각의 모서리를 채울 수 있다. 상기 모서리를 채우는 제1 추가 절연 패턴들(240a)의 측면들은 상기 제1 절연 펜스들(232a)의 측면들과 실질적으로 동일한 평면일 수 있다.
다른 측면에 따르면, 상기 제2 추가 절연 패턴들(240b)은, 상기 비트 라인 구조물들(225) 각각의 측면과 상기 제2 절연 펜스들(232) 각각의 적어도 일 단부 사이 이격 공간을 채울 수 있다. 상기 이격 공간을 채우는 제2 추가 절연 패턴들(240b)의 측면들은 상기 제2 절연 펜스들(230b)의 측면들과 실질적으로 동일한 평면일 수 있다. 상세하게 도시되지 않았으나, 상기 제2 추가 절연 패턴들(240b)은 에어 갭을 포함할 수 있다. 상기 에어 갭은 외부로 노출되지 않을 수 있다.
또 다른 측면에 따르면, 상기 제3 추가 절연 패턴들(240c)의 적어도 일부는 상기 제3 절연 펜스들(232c) 각각의 식각된 부분을 채울 수 있다. 상기 식각된 부분을 채우는 제3 추가 절연 패턴들(240c) 측면들은 상기 제3 절연 펜스들(232c)의 측면들과 실질적으로 동일한 평면일 수 있다. 상세하게 도시되지 않았으나, 상기 제3 절연 펜스들(232c) 중 적어도 하나는 에어 갭을 포함할 수 있다. 상기 에어 갭은 외부로 노출되지 않을 수 있다.
도 21a 내지 도 21c를 참조하면, 상기 제2 콘택 홀들(234)을 도전물로 매립하여 제2 콘택 플러그들(250)을 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 도전물은, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 금속 실리사이드 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 콘택 플러그들(250) 각각의 상부면은 상기 비트 라인 구조물들(225) 각각의 상부면보다 높게 형성될 수 있다. 단면적 관점에서, 상기 제2 콘택 플러그들(250) 각각은 상기 제2 콘택 홀들(234)을 채우는 하부와, 상기 하부와 연결되며 상기 비트 라인 구조물(225)과 일부 오버랩되는 상부를 포함할 수 있다.
상기 제2 콘택 플러그들(250)은, 상기 인접한 비트 라인 구조물들(225) 사이에서 상기 제2 절연 펜스들(232)과 교번하며 배치될 수 있다. 예를 들면, 한 쌍의 비트 라인 구조물들(225) 사이에서, 그들 사이에 배치된 제2 절연 펜스들(232) 사이 공간에 상기 제2 콘택 플러그들(250) 각각이 배치될 수 있다. 평면적으로 상기 제2 콘택 플러그들(250)은 행들 및 열들을 따라 서로 이격되어 배열될 수 있다. 상기 행들은 x축 방향과 평행할 수 있으며, 열들은 y축 방향과 평행할 수 있다.
상기 제2 콘택 플러그들(250) 중 하나는 상기 상부 절연 펜스들(232) 및 상기 추가 절연 패턴들(240)에 의해 x축 방향으로 이격된 다른 하나와 절연될 수 있다. 또한, 상기 제2 콘택 플러그들(250) 중 하나는 상기 비트 라인 구조물들(225)에 의해 y축 방향으로 이격된 다른 하나와 절연될 수 있다. 도시된 바와 같이, 상기 x축 방향으로 인접한 한 쌍의 제2 콘택 플러그들(250)을 상부 절연 펜스들(232)뿐만 아니라 추가 절연 패턴들(240)에 의해 절연함으로써, 그 절연에 효율을 향상시킬 수 있다. 또한, 상기 추가 절연 패턴들(240)의 측면들은 상기 상부 절연 펜스들(232)의 측면들과 실질적으로 동일한 평면이어서, 상기 제2 콘택 플러그들(250) 각각의 크기를 감소시키지 않을 수 있다. 따라서, 상기 제2 콘택 플러그들(250) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들의 전기적 신뢰성이 향상될 수 있다.
이어서, 상기 제2 콘택 플러그들(250)과 각각 전기적으로 연결되는 커패시터들(도시되지 않음)을 형성할 수 있다. 상기 커패시터들은 데이터 저장부들로 기능할 수 있다. 상기 커패시터들 각각은 상기 제2 콘택 플러그(250), 도전 패드(214)를 통하여 상기 제2 불순물 영역(210b)에 전기적으로 접속될 수 있다. 상기 각 선택 요소 및 이에 연결된 커패시터는 하나의 기억 셀을 구성할 수 있다. 이로써, 본 발명의 실시예들에 따른 반도체 소자는 반도체 기억 소자로 구현될 수 있다. 상기 커패시터들은 논리 데이터를 저장하는 다양한 형태로 구현될 수 있다.
본 발명의 실시예에 따르면, 상기 인접한 한 쌍의 제2 콘택 플러그들(250)을 상부 절연 펜스들(232)뿐만 아니라 추가 절연 패턴들(240)에 의해 절연함으로써, 그 절연에 효율을 향상시킬 수 있다. 또한, 상기 추가 절연 패턴들(240)의 측면들은 상기 상부 절연 펜스들(232)의 측면들과 실질적으로 동일한 평면이어서, 상기 제2 콘택 플러그들(250) 각각의 크기를 감소시키지 않을 수 있다. 따라서, 상기 제2 콘택 플러그들(250) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 도전 패턴들의 전기적 신뢰성이 향상될 수 있다.
(반도체 소자의 제조 방법_제4 실시예 )
도 22a 내지 도 25a는 본 발명의 또 실시예에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 22b 내지 도 25b는 각각 도 22a 내지 도 25a의 I-I'으로 절단한 단면도들이다. 도 22c 내지 도 25c는 각각 도 22a 내지 도 25a의 II-II'으로 절단한 단면도들이다.
도 22a 내지 도 22c를 참조하면, 액티브 영역들(ACT)을 한정하는 소자 분리 패턴(202)이 형성된 기판(200)에, 게이트 절연막(204), 게이트 전극들(206), 게이트 캡핑 절연 패턴들(208), 제1 불순물 영역들(210a), 제2 불순물 영역들(210b), 도전 패드들(214), 하부 절연 펜스들(212), 제1 콘택 플러그들(220), 비트 라인 구조물들(225), 제2 스페이서들(227) 및 예비 상부 절연 펜스들(232)을 형성할 수 있다.
상기 소자 분리 패턴(202), 게이트 절연막(204), 게이트 전극들(206), 게이트 캡핑 절연 패턴들(208), 제1 불순물 영역들(210a), 제2 불순물 영역들(210b), 도전 패드들(214), 하부 절연 펜스들(212), 제1 콘택 플러그들(220), 비트 라인 구조물들(225), 제2 스페이서들(227) 및 예비 상부 절연 펜스들(232)을 형성하는 공정은 도 11a 내지 도 18a, 도 11b 내지 도 18b 및 도 11c 내지 도 18c에서 설명한 것과 실질적으로 동일하여 생략하기로 한다. 여기에서, 상기 예비 상부 절연 펜스들(232)은 도 18a 내지 도 18c의 상부 절연 펜스들(232)에 해당할 수 있다.
이어서, 상기 예비 상부 절연 펜스들(232)을 등방성 식각하여, 상부 절연 펜스들(235)을 형성할 수 있다. 상기 상부 절연 펜스들(235)은 제1 내지 제3 절연 펜스들(235a, 235b, 235c) 중 적어도 하나를 포함할 수 있다.
일 예로, 상기 제1 절연 펜스들(235a)의 단부 모서리들은 일부가 식각되어 상기 비트 라인 구조물들(225)의 측면에 접하지 않을 수 있다. 다른 예로, 상기 제2 절연 펜스들(235b)의 단부들 일부가 식각되어 상기 비트 라인 구조물들(225)의 측면과 접하지 않고 이격될 수 있다. 또 다른 예로, 상기 제3 절연 펜스들(235c) 각각은 일부가 식각될 수 있다.
도 23a 내지 도 23c를 참조하면, 상기 비트 라인 구조물들(225), 상기 제2 스페이서들(227), 상부 절연 펜스들(232) 및 상기 도전 패드들(214)이 형성된 기판(200) 상에 추가 절연막(236)을 컨포멀하게 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 추가 절연막(236)의 폭은, 상기 등방성 식각으로 상기 예비 상부 절연 펜스들(232) 각각으로부터 상기 상부 절연 펜스들(235) 각각으로 축소된 폭과 실질적으로 동일할 수 있다.
상기 추가 절연막(236)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 추가 절연막(236)은 상기 비트 라인 구조물들(225)의 측면들 및 상부 절연 펜스들(235) 단부들 사이를 채우면서 배치될 수 있다.
일 측면에 따르면, 상기 제1 절연 펜스들(235a)의 단부들은 모서리가 식각된 형상을 가질 때, 상기 추가 절연막(236)은 상기 제1 절연 펜스들(235a)의 식각된 모서리 부분들과 상기 비트 라인 구조물들(225) 측면 사이를 채울 수 있다.
다른 측면에 따르면, 상기 제2 절연 펜스들(235b)의 단부가 식각되어 상기 비트 라인 구조물들(225)과 이격된 경우, 상기 추가 절연막(236)은 상기 이격된 공간을 채울 수 있다.
또 다른 예로, 상기 제3 절연 펜스들(235c) 각각의 일부가 식각된 경우, 상기 추가 절연막(236)은 제3 상부 절연 펜스들(235c)의 식각된 부분들을 채울 수 있다.
도 24a 내지 도 24c를 참조하면, 상기 추가 절연막(236)을 이방성 식각하여, 상기 제2 콘택 홀들(234) 각각의 내측면에 추가 절연 패턴들(240)을 형성할 수 있다.
일 측면에 따르면, 상기 제1 추가 절연 패턴들(240a)은 폐루프 구조를 가질 수 있다. 또한, 상기 제1 추가 절연 패턴들(240a)의 적어도 일부는 상기 제1 절연 펜스들(235a) 각각의 모서리와 상기 비트 라인 구조물들(225) 각각의 측면 사이를 채우도록 연장될 수 있다.
다른 측면에 따르면, 상기 제2 추가 절연 패턴들(240b)의 적어도 일부는 상기 제2 절연 펜스들(235b) 각각의 단부와 상기 비트 라인 구조물들(225) 각각의 측면 사이 이격 공간을 채울 수 있다. 이 경우, 인접한 제2 추가 절연 패턴들(240b)이, 상기 제2 절연 펜스(235b) 및 비트 라인 구조물(225) 사이 이격 공간을 통해 연결된 구조를 가질 수 있다.
또 다른 측면에 따르면, 상기 제3 추가 절연 패턴들(240c)의 적어도 일부는 상기 제3 절연 펜스들(235c) 각각의 식각된 부분을 채우는 구조를 가질 수 있다.
본 발명의 실시예에 따르면, 상기 상부 절연 펜스들(235)과 상기 추가 절연 패턴들(240)에 의해 인접한 제2 콘택 플러그들(250) 사이의 절연을 효율적으로 할 수 있다. 또한, 본 실시예에서, 상기 상부 절연 펜스들(235) 측면에 형성된 추가 절연 패턴들(240)의 폭만큼, 예비 상부 절연 펜스들(232)을 식각하여 상부 절연 펜스들(235)을 형성하여, 제2 콘택 플러그들(250)의 크기를 감소시키지 않을 수 있다. 따라서, 상기 제2 콘택 플러그들(250) 사이의 절연성을 증대시키면서 전기 저항을 감소시키지 않아, 상기 제2 콘택 플러그들(250)의 전기적 신뢰성이 향상될 수 있다.
도 25a 내지 도 25c를 참조하면, 상기 추가 절연 패턴들(240)이 형성된 제2 콘택 홀들(234)을 도전물로 채워 제2 콘택 플러그들(250)을 형성할 수 있다. 이어서, 상기 제2 콘택 플러그들(250) 각각과 전기적으로 연결되는 커패시터들(도시되지 않음)을 각각 형성할 수 있다.
( 응용예 )
도 26a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 26a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따라 형성된 반도체 소자를 포함함으로써, 트랜지스터와 콘택 플러그 사이의 절연 특성을 향상시킬 수 있다. 따라서 상기 트랜지스터 및 콘택 플러그를 포함하는 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 26b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 26b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 26a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 라인 패턴
135: 절연 펜스 145: 절연 패턴
150: 도전 패턴

Claims (20)

  1. 기판 상에 제1 방향으로 연장하며 서로 평행한 라인 패턴들(line patterns);
    인접한 한 쌍의 라인 패턴들 사이에서 상기 제1 방향으로 이격되어 배치되는 도전 패턴들(conductive patterns);
    상기 도전 패턴들 사이를 절연하며, 모서리가 식각된(chamfering) 절연 펜스들(insulating fences); 및
    상기 라인 패턴들의 측면과 상기 절연 펜스들의 식각된 모서리 사이를 채우는 절연 패턴들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 절연 펜스들은 상기 제1 방향과 수직인 제2 방향으로 연장하는 타원 형상을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 절연 패턴들의 일부는, 상기 라인 패턴들의 측면과 상기 절연 펜스들의 적어도 일 단부 사이 이격된 공간을 채우는 반도체 소자.
  4. 제3항에 있어서,
    상기 절연 패턴들의 측면은 상기 절연 펜스들의 측면과 동일한 평면인 반도체 소자.
  5. 제3항에 있어서,
    상기 절연 패턴들 중 적어도 하나는 그 내부에 에어 갭(air gap)을 포함하되,
    상기 에어 갭은 외부로 노출되지 않는 반도체 소자.
  6. 제1항에 있어서,
    상기 절연 패턴들의 일부는, 상기 절연 펜스들의 식각된 부분을 채우는 반도체 소자.
  7. 제6항에 있어서,
    상기 절연 패턴들의 측면은 상기 절연 펜스들의 측면과 동일한 평면인 반도체 소자.
  8. 제6항에 있어서,
    상기 절연 펜스들은 그 내부에 에어 갭을 포함하며,
    상기 에어 갭은 외부로 노출되지 않는 반도체 소자.
  9. 제1항에 있어서,
    상기 절연 패턴들은 상기 도전 패턴들을 감싸는 구조를 갖는 반도체 소자.
  10. 기판 상에 제1 방향으로 연장하는 라인 패턴들을 형성하는 단계;
    인접한 라인 패턴들 사이에, 상기 제1 방향으로 서로 이격된 희생 패턴들을 형성하는 단계;
    상기 희생 패턴들 및 상기 라인 패턴들에 의해 정의된 공간을 채우는 절연 펜스들을 형성하는 단계;
    상기 희생 패턴들을 제거하는 단계;
    상기 라인 패턴들 및 상기 절연 펜스들이 형성된 기판 상에 절연막을 컨포멀하게(conformally) 형성하는 단계;
    상기 절연막을 식각하여, 상기 라인 패턴들 및 상기 절연 펜스들의 모서리를 채우는 절연 패턴들을 형성하는 단계; 및
    상기 제거된 희생 패턴들의 공간에 도전 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 희생 패턴들을 제거하는 동안, 상기 절연 펜스들의 모서리들이 식각되는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 희생 패턴들을 제거하는 동안, 상기 절연 패턴들 중 적어도 하나가 식각되어, 상기 적어도 하나의 절연 펜스는 상기 라인 패턴들과 이격되는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 절연 패턴들은 상기 절연 펜스들 및 상기 라인 패턴들 사이 이격된 공간을 채우는 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 희생 패턴들을 제거하는 동안, 상기 절연 펜스들 중 적어도 하나의 일부가 식각되는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 절연 패턴들은 상기 적어도 하나의 절연 펜스의 식각된 부분을 채우는 반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 절연 펜스들을 제1 폭만큼 식각하는 단계를 더 포함하되,
    상기 절연막은 상기 제1 폭의 두께로 형성되고,
    상기 절연막을 이방성 식각하여 상기 절연 패턴들을 형성하되, 상기 절연 패턴들은 상기 도전 패턴들을 감싸는 구조를 갖는 반도체 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 절연 펜스들은 질화물을 포함하며, 기상 증착(vapor deposition) 공정에 의해 형성되는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 절연막은 질화물을 포함하며, 원자층 적층(atomic layer deposition) 공정에 의해 형성되는 반도체 소자의 제조 방법.
  19. 액티브 영역들을 정의하는 소자 분리 패턴을 갖는 기판;
    상기 액티브 영역들 및 상기 소자 분리 패턴을 제1 방향으로 가로지르는 게이트 전극들;
    상기 게이트 전극들 양측의 상기 액티브 영역에 형성되는 제1 및 제2 불순물 영역들;
    상기 제1 불순물 영역과 전기적으로 연결되며 상기 제1 방향과 수직인 제2 방향으로 연장하는 비트 라인 구조물들;
    상기 비트 라인 구조물들 사이에서, 상기 제2 불순물 영역들과 전기적으로 연결되는 제1 콘택 플러그들;
    상기 비트 라인 구조물들 사이에서 상기 제1 콘택 플러그들 사이를 절연하며, 모서리가 식각된 제1 절연 펜스들; 및
    상기 비트 라인 구조물들의 측면과 상기 제1 절연 펜스들의 식각된 모서리 사이를 채우는 절연 패턴들을 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 제1 절연 펜스들 각각은 상기 제1 방향으로 연장하는 타원 형상을 갖는 반도체 소자.
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