TWI596775B - 具有氣隙之半導體裝置及其製造方法 - Google Patents

具有氣隙之半導體裝置及其製造方法 Download PDF

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TWI596775B
TWI596775B TW102146064A TW102146064A TWI596775B TW I596775 B TWI596775 B TW I596775B TW 102146064 A TW102146064 A TW 102146064A TW 102146064 A TW102146064 A TW 102146064A TW I596775 B TWI596775 B TW I596775B
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廉勝振
林成沅
洪承希
李孝碩
李南烈
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愛思開海力士有限公司
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Description

具有氣隙之半導體裝置及其製造方法 [相關案件之參照]
本申請案主張對2013年7月31日提出申請之韓國專利申請案第10-2013-0091075號之優先權，其全文係併入於此以供參照。
本發明之示範性實施例係關於一半導體裝置，更具體地，係關於一包括氣隙的半導體裝置及一用於製造該半導體裝置的方法。
半導體裝置通常包括一插入鄰接的導電結構之間的介電材料。由於半導體裝置係高度整合，因此導電結構之間的距離變窄，從而增加寄生電容。寄生電容的增加使半導體裝置的性能劣化。
在用於減少寄生電容的方法中有一減少介電材料之介電常數的方法。不過，由於介電材料具有高介電常數，因此對於減少寄生電容有所限制。
本發明的示範性實施例係關於一半導體裝置，其在鄰接的導電結構之間可具有減少的寄生電容； 以及一用於製造該半導體裝置的方法。
根據本發明之一實施例，一半導體裝置包括複數個第一導電結構，其係形成在一基板上方；一或多個第二導電結構，其係各自形成在該第一導電結構之鄰接的第一導電結構之間；一或多個氣隙，其係各自形成在該第二導電結構以及與之鄰接的該第一導電結構之間；一或多個第三導電結構，其各自覆蓋該氣隙的一部分；及一或多個覆蓋結構，其各自覆蓋該氣隙的其他部分。
根據本發明的另一實施例，一半導體裝置包括一隔離結構，其係形成在一基板上方，並包括一或多個開口；一或多個第一導電結構，其係各自形成在該基板上的該開口之中；一或多個氣隙，其係各自形成在該第一導電結構之一側壁與該開口之一側壁之間；一或多個第二導電結構，其係各自覆蓋該氣隙的一部分；及一或多個覆蓋結構，其係各自覆蓋該氣隙的其他部分。
根據本發明之一進一步的實施例，一用於製造半導體裝置的方法包含在一基板上方形成一隔離層；藉由蝕刻該隔離層來形成一開口；形成一初步的第一導電結構，其包括一形成在該開口內側的第一導電結構及一形成在該第一導電結構之一側壁與該開口之一側壁間的犧牲間隔物；形成一第二導電結構，其覆蓋一部分的該第一導電結構及一部分的該犧牲間隔物；藉由移除該犧牲間隔物來形成一氣隙；以及形成一覆蓋結構，以用於覆蓋一部分的該氣隙。
根據本發明之一仍再進一步的實施例，一用於製造半導體裝置的方法包含在一基板上方形成複數個第一導電結構；在該第一導電結構之間形成一隔離層；藉由蝕刻該隔離層來形成一或多個開口；在該個別的開口中形成一或多個初步的第二導電結構，其中該初步的第二導電結構包括一形成在該開口內側的第二導電結構及一形成在該第二導電結構之一側壁與該開口之一側壁間的犧牲間隔物；在該個別的初步第二導電結構上方形成一或多個第三導電結構，其中該第三導電結構覆蓋一部分的該第二導電結構及一部分的該犧牲間隔物；藉由移除該個別的犧牲間隔物來形成一或多個氣隙；以及形成一或多個覆蓋結構，以用於覆蓋個別的該氣隙。根據本發明之一實施例，可藉由在導電結構之間形成氣隙來減少寄生電容。
根據本發明之一實施例，由於係以一導電結構及一覆蓋結構覆蓋該氣隙，因此在後續的製程中可穩定地保護該氣隙。
根據本發明之一實施例，由於在寬廣的區域中形成一歐姆接觸層，因此可減少接觸電阻。
根據本發明之一實施例，一導電結構的電阻可藉由增加該導電結構中所包含之一含金屬材料的體積來使之減少。
A1‧‧‧第一反應區
A2‧‧‧第二反應區
W‧‧‧空間
11‧‧‧基板
12‧‧‧絕緣層
13‧‧‧開口
14‧‧‧間隔物
15‧‧‧第一導電圖案
15A‧‧‧第一導電層
15B‧‧‧第一導電圖案
15C‧‧‧第一導電圖案的表面凹陷
16‧‧‧犧牲間隔物
16A‧‧‧犧牲間隔物
16B‧‧‧犧牲間隔物
17‧‧‧可矽化層
17A‧‧‧未反應的可矽化層
18‧‧‧第二導電圖案
18A‧‧‧退火製程
19‧‧‧第三導電圖案
19A‧‧‧第三導電圖案
20‧‧‧第二導電結構、第四導電圖案
20A‧‧‧第四導電層
21‧‧‧凹陷
22‧‧‧第一導電結構
23‧‧‧氣隙
24‧‧‧覆蓋結構
31‧‧‧基板
32‧‧‧第一導電圖案
33‧‧‧絕緣圖案
34‧‧‧第一導電結構
35‧‧‧間隔物
35A‧‧‧第一絕緣層
36‧‧‧絕緣層
36A‧‧‧第二絕緣層
37‧‧‧開口
38A‧‧‧第二導電圖案
38B‧‧‧凹陷的第二導電圖案
38C‧‧‧第二導電圖案的表面凹陷
39‧‧‧犧牲間隔物
40‧‧‧可矽化層
40A‧‧‧未反應的可矽化層
41‧‧‧第三導電圖案
41A‧‧‧退火製程
41B‧‧‧第三導電圖案
42‧‧‧第四導電圖案
42A‧‧‧第四導電圖案
43‧‧‧第三導電結構
43A‧‧‧第五導電層
44‧‧‧凹陷
45‧‧‧氣隙
46‧‧‧第二導電結構
47‧‧‧覆蓋結構
51‧‧‧基板
52‧‧‧絕緣區
53‧‧‧主動區
54‧‧‧第一層間介電層
55‧‧‧位元線接觸孔
56‧‧‧位元線接觸插塞
57‧‧‧位元線
58‧‧‧位元線硬遮罩
59‧‧‧位元線間隔物
60‧‧‧位元線結構
61‧‧‧第二層間介電層
62‧‧‧接觸孔
63‧‧‧間隔物
64A‧‧‧第一插塞
64B‧‧‧凹陷的第一插塞
64C‧‧‧第一插塞的表面凹陷
65‧‧‧犧牲間隔物
66‧‧‧可矽化層
66A‧‧‧未反應的可矽化層
67A‧‧‧退火製程
67‧‧‧歐姆接觸層
68A‧‧‧第二插塞
68‧‧‧接觸插塞
69‧‧‧第二接觸插塞
69A‧‧‧第一接觸插塞
70‧‧‧凹陷
71‧‧‧氣隙
72‧‧‧覆蓋層
73‧‧‧儲存節點
301‧‧‧基板
302‧‧‧絕緣區
303‧‧‧主動區
304‧‧‧第一層間介電層
304A‧‧‧第二層間介電層
305‧‧‧位元線接觸孔
306‧‧‧位元線接觸插塞
307‧‧‧位元線
308‧‧‧位元線硬遮罩
309‧‧‧位元線間隔物
310‧‧‧位元線結構
311‧‧‧接觸孔
312‧‧‧第一接觸插塞
313‧‧‧第一插塞
314‧‧‧歐姆接觸層
315‧‧‧第二插塞
316‧‧‧氣隙
317‧‧‧間隔物
318‧‧‧凹陷
319‧‧‧第二接觸插塞
320‧‧‧覆蓋結構
321‧‧‧儲存節點
322‧‧‧閘極溝渠
323‧‧‧閘極絕緣層
324‧‧‧埋入式閘極電極
325‧‧‧密封層
400‧‧‧記憶卡
410‧‧‧記憶體控制器
420‧‧‧記憶體裝置
500‧‧‧電子系統
510‧‧‧處理器
520‧‧‧晶片
530‧‧‧輸入/輸出裝置
540‧‧‧匯流排
第1A圖為繪示根據本發明之一第一實施例之一半導體裝置的橫剖面圖； 第1B圖為繪示根據本發明的第一實施例之一修改範例之一半導體裝置的橫剖面圖；第1C圖為繪示根據本發明的第一實施例及其修改範例之半導體裝置的平面圖；第2A至2L圖為敘述根據本發明的第一實施例之一用於製造半導體裝置之方法的橫剖面圖；第3A圖為繪示根據本發明之一第二實施例之一半導體裝置的橫剖面圖；第3B圖為繪示根據本發明的第二實施例之一修改範例之一半導體裝置的橫剖面圖；第3C圖為繪示根據本發明的第二實施例及其修改範例之半導體裝置的平面圖；第4A至4K圖為敘述根據本發明的第二實施例之一用於製造半導體裝置之方法的橫剖面圖；第5A至5D圖為繪示本發明的第二實施例之一比較範例的橫剖面圖；第6A圖為繪示一部分之記憶體胞元的橫剖面圖；第6B圖為繪示第6A圖之記憶體胞元的平面圖；第6C圖為繪示沿著第6B圖之線B-B’取得之記憶體胞元的橫剖面圖；第7A至7L圖為示範性敘述一用於製造記憶體胞元之方法的橫剖面圖；第8圖繪示根據本發明之一實施例之一記憶 卡；及第9圖繪示根據本發明之一實施例之一電子系統。
在下文中，本發明之示範性實施例將參照伴隨圖式更詳細地敘述。不過，本發明可以不同形式體現，且不應理解為受限於此處所提出的實施例。倒不如說，提供這些實施例，以便此揭示內容將更為深入而完整，並將充分地將本發明的範圍傳達予那些熟悉此項技術者。在本揭示內容的全文中，貫穿本發明的各個圖式與實施例之間，相似的元件符號指的是相似的零件。
圖式不必依照比例，且在一些例子中，可誇大比例，以清楚地繪示各實施例的特性。當稱一第一層位於一第二層「之上」或位於一基板「之上」時，不僅指的是該第一層直接形成在該第二層或該基板之上的情況，且亦指一第三層存在於該第一層及該第二層或該基板之間的情況。亦須注意，在此專利說明書中，「連接/耦合」指的是一部件不僅直接地耦合另一部件，且亦通過一中間部件間接地耦合另一部件。此外，只要未具體在句子中提及，單數形式可包括複數形式。
第1A圖為繪示根據本發明之一第一實施例之一半導體裝置的橫剖面圖。第1B圖為繪示根據本發明的第一實施例之一修改範例之一半導體裝置的橫剖面圖。第1C圖為繪示根據本發明的第一實施例及其修改範例之半導體裝置的平面圖。
參照第1A圖，絕緣層12係形成在基板11上方，且之後開口13係形成在絕緣層12之中。開口13使基板11的表面暴露。第一導電結構22係形成在每一開口13之中。氣隙23係形成在第一導電結構22的側壁與開口13的側壁之間。形成用於覆蓋一部分的氣隙23之第二導電結構20，並形成用於覆蓋氣隙23未受到第二導電結構20覆蓋之其他部分的覆蓋結構24。
基板11包括一半導體基板。具體而言，基板11可為矽基板、矽鍺基板或矽披覆絕緣體(SOI)基板。絕緣層12包括一介電材料。具體地，絕緣層12包括一低k介電材料。絕緣層12可為氮化矽層或氧化矽層。絕緣層12可為一層間介電(ILD)層。
開口13可具有孔形或線形。舉例來說，開口13可定義為接觸孔、貫孔(via)、通孔、溝渠或凹陷。當開口13為接觸孔時，第一導電結構22為插塞。
第一導電結構22包括第一導電圖案15、第二導電圖案18及第三導電圖案19。第一導電圖案15係藉由在開口13中產生凹陷來形成。第二導電圖案18係形成在第一導電圖案15的上方，且第三導電圖案19係形成在第二導電圖案18的上方。第一導電圖案15在第一導電結構22中佔據比第三導電圖案19更小的體積。氣隙23係形成在第三導電圖案19的側壁與開口13的側壁之間。第一導電圖案15包括含矽層。第一導電圖案15可包括多晶矽。多晶矽可以雜質摻雜。第二導電圖案18及第三導電圖案19包括含金屬層。作為一範例，第 二導電圖案18包括金屬矽化物，且第三導電圖案19包括金屬層。第二導電圖案18作用如第一導電圖案15及第三導電圖案19之間的歐姆接觸層。第二導電圖案18可包括矽化鈷。矽化鈷可具有「CoSi2」相。第三導電圖案19可包括鎢。第一導電結構22具有堆疊結構，在其中堆疊多晶矽層、矽化鈷層及鎢層。由於第三導電圖案19的體積大於第一導電圖案15的體積，因此第三導電圖案19在決定第一導電結構22的電阻時佔支配地位。因此，藉由包括金屬成分的第三導電圖案19來大大地減少第一導電結構22的電阻。氣隙23係形成在第三導電圖案19的側壁及開口13的側壁之間。
隨著犧牲材料的移除，可形成氣隙23。在形成第一導電圖案15及第二導電圖案18之後，在開口13的側壁上形成犧牲層。隨後，在形成第三導電圖案19之後，移除犧牲層。此將於稍後敘述。進一步在開口13的側壁上形成間隔物14。
第二導電結構20與一部分的第一導電結構22重疊，並覆蓋一部分的氣隙23。第二導電結構20可延伸至絕緣層12的上部表面。第二導電結構20包括含金屬層。第二導電結構20可包括鎢層。
覆蓋結構24覆蓋第二導電結構20的上部部分，並覆蓋未受到第二導電結構20覆蓋之剩餘的氣隙23。覆蓋結構24包括介電材料。覆蓋結構24包括氮化矽或氧化矽。覆蓋結構24可包括通過電漿增強化學氣相沈積(PECVD)方法製造的氮化矽。由於氣隙23具有狹窄 的入口，亦即，寬度，因此可在未經填充的情況下覆蓋氣隙23。
凹陷21係形成為自對準第二導電結構20的邊緣，並藉由使一部分的第一導電結構22及一部分的氣隙23凹陷來形成。凹陷21可藉由使一部分的絕緣層12凹陷來形成。覆蓋結構24填充凹陷21的間隙。
由於覆蓋結構24係形成在凹陷21之上，因此在後續的製程中係以凹陷21的深度覆蓋氣隙23。
根據本發明的第一實施例之包含在半導體裝置中的氣隙23係形成在第三導電圖案19及絕緣層12之間。
參照第1B圖，在沒有凹陷21的情況下，以覆蓋結構24及第二導電結構20覆蓋氣隙23。
參照第1C圖，以第二導電結構20及覆蓋結構24覆蓋氣隙23。以第二導電結構20覆蓋一部分的氣隙23，並以覆蓋結構24覆蓋其他部分的氣隙23。
根據本發明的第一實施例及第一實施例之一修改範例，第一導電結構22可為插塞。第二導電結構20可為插塞或線路層。第一導電結構22及第二導電結構20可形成多層插塞。第一導電結構22及第二導電結構20可為用於耦合電晶體與記憶體元件的插塞。第一導電結構22及第二導電結構20可為用於耦合電晶體與金屬線的插塞。此外，第一導電結構22可為線路層，且第二導電結構20可為插塞。此處，線路層包括位元線、金屬線、閘極電極、字元線或貫穿電極。雖然在圖中未繪 示，但在第二導電結構20的上方可進一步形成一第三導電結構。第三導電結構可為電連接至第二導電結構20之記憶體元件的一部分。記憶體元件可包括由儲存節點、介電層及平板節點構成的電容，且第三導電結構可包括一儲存節點。記憶體元件可以不同的形狀實現。舉例來說，記憶體元件可包括可變電阻材料。記憶體元件可具有堆疊結構，在其中循序堆疊一第一電極、一可變電阻材料及一第二電極，且第三導電結構可包括電連接至第二導電結構20的第一電極。可依據根據施加至第一電極與第二電極之電壓變化之可變電阻材料的電阻來儲存及識別資料。可變電阻材料可包括相變材料或磁性穿隧接面。
第2A至2L圖為敘述根據本發明的第一實施例之一用於製造半導體裝置之方法的橫剖面圖。
參照第2A圖，在基板11上方形成絕緣層12。基板11包括半導體基板。具體地，基板11含矽。基板11包括矽基板、矽鍺基板或矽披覆絕緣體(SOI)基板。絕緣層12包括一低k介電材料。絕緣層12可為氮化矽層或氧化矽層。
隨後，在絕緣層12之中形成開口13。開口13係藉由蝕刻絕緣層12來形成，以使基板11的表面暴露。開口13可具有孔形或線形。開口13可定義為接觸孔、貫孔、通孔、溝渠或凹陷。一開口陣列可形成為複數個開口13在其間以預定的間隙規律地配置。一遮罩圖案(未顯示)可用來蝕刻絕緣層12。遮罩圖案可包括光阻 圖案或藉由使用光阻圖案來圖案化的硬遮罩圖案。
參照第2B圖，在每一開口13的側壁上形成間隔物14。間隔物14係藉由形成包括開口13的絕緣層(未顯示)並執行回蝕製程來形成。間隔物14包括一低k介電材料。間隔物14可包括氮化矽。隨著間隔物14的形成，暴露出位於開口13下方之基板11的表面。根據本發明之另一實施例，可省略間隔物14。
參照第2C圖，形成第一導電層15A。第一導電層15A係形成在包括間隔物14之絕緣層12的上方，以填充開口13。第一導電層15A包括可矽化的材料。第一導電層15A可包括含矽層。第一導電層15A可包括可以雜質摻雜的多晶矽。第一導電層15A係與基板11的表面接觸。
參照第2D圖，形成第一導電圖案15B。第2C圖所示之第一導電層15A係在開口13中產生凹陷，以形成第一導電圖案15B。第一導電圖案15B亦可藉由在第2C圖所示之第一導電層15A上執行回蝕製程來形成。第一導電圖案15B具有低於絕緣層12之上部表面的凹陷表面。第一導電圖案15B的高度可調整為盡可能低，以最小化其佔導電結構之總體積的份額。因此，可減少導電結構的電阻。
參照第2E圖，形成犧牲間隔物16。犧牲間隔物16係形成在第一導電圖案15B上方之開口13的側壁上。犧牲間隔物16可藉由選擇性蝕刻犧牲層(未顯示)來形成。乾蝕刻製程可用來形成犧牲間隔物16。舉例來 說，乾蝕刻製程可包括回蝕製程。通過形成犧牲間隔物16的蝕刻製程，可暴露出第一導電圖案15B的上部表面以及絕緣層12的上部表面。在後續製程中移除犧牲間隔物16，以形成氣隙。犧牲間隔物16可包括對絕緣層12具有蝕刻選擇性的材料。犧牲間隔物16可包括介電材料。犧牲間隔物16可包括與絕緣層12及間隔物14之材料不同的材料。舉例來說，當間隔物14包括氮化矽時，犧牲間隔物16可包括氧化矽。犧牲間隔物16亦可藉由堆疊氧化矽及氮化矽來形成。氮化矽的沈積及回蝕製程可在藉由沈積氧化矽並執行回蝕製程而暴露出第一導電圖案15B的上部表面之後執行。因此，間隔物14及犧牲間隔物16可具有NO(氮化物-氧化物)或NON(氮化物-氧化物-氮化物)的結構。
在形成犧牲間隔物16之時或在形成犧牲間隔物16之後，第一導電圖案15B的表面可凹陷達預定深度(參照元件符號「15C」)。這是為了增加用於在後續製程中形成矽化物層的反應區。
參照第2F圖，形成可矽化層17。可矽化層17係共形地形成在包括犧牲間隔物16及第一導電圖案15B的基板結構上方。可矽化層17包括通過與第一導電圖案15B之矽化反應形成金屬矽化物的材料。可矽化層17包括可矽化金屬層。可矽化金屬層可包括含有例如鈷之金屬原子的含金屬層。當第一導電圖案15B包括多晶矽時，可矽化層17可包括鈷。可矽化層17可通過物理氣相沈積(PVD)製程沈積。
當如上述般地形成可矽化層17時，在可矽化層17及第一導電圖案15B之間便增加用於形成矽化物的反應區。舉例來說，增加的反應區包括基於第一導電圖案15B之凹陷表面的第一反應區A1以及基於第一導電圖案15B之突出的第二反應區A2。反應區的增加源自第一導電圖案15B的線寬增加。此將藉由參照下列的比較範例來敘述。
雖然在圖中未繪示，但可在可矽化層17的上方形成保護層。保護層可共形地形成在可矽化層17的上方。保護層保護矽化物層免於在後續的矽化製程中受侵蝕。保護層包括金屬氮化物。保護層包括含鈦層。保護層可包括氮化鈦(TiN)。保護層可藉由堆疊鈦及氮化鈦(Ti/TiN)來形成。
參照第2G圖，形成第二導電圖案18。第二導電圖案18可通過退火製程18A形成。通過退火製程18A，第一導電圖案15B及可矽化層17彼此起反應，以形成第二導電圖案18。退火製程18A導致矽化反應。具體地，在第一導電圖案15B及可矽化層17之間的介面上發生矽化反應，以形成包括金屬矽化物層的第二導電圖案18。退火製程18A可在接近200℃或更高的溫度下執行，以導致第一導電圖案15B及可矽化層17之間的矽化反應。退火製程18A包括快速熱退火(RTA)製程。通過退火製程18A，第一導電圖案15B的矽原子與可矽化層17的金屬原子彼此起反應，以形成第二導電圖案18。第二導電圖案18可包括矽化鈷。在本發明之此實施例 中，第二導電圖案18可包括具有「CoSi2相」的矽化鈷。為達此目的，退火製程18A可執行兩次。舉例來說，可在接近400℃至接近600℃的溫度下執行主要的退火製程。作為主要退火製程的結果，形成具有「CoSix相」(x=0.1至1.5)的矽化鈷。隨後，執行次要退火製程。次要退火製程包括快速熱退火(RTA)製程。次要退火製程可在比主要退火製程更高的溫度下執行。次要退火製程可在接近600℃至接近800℃的溫度下執行。次要退火製程可在執行移除未反應的可矽化層17A的製程之後執行。次要退火製程改變第二導電圖案18的相。舉例來說，具有「CoSix相」(x=0.1至1.5)的矽化鈷係形成作為主要退火製程的結果，且具有「CoSix相」(x=0.1至1.5)的矽化鈷係通過次要退火製程相變為具有「CoSi2相」的矽化鈷。在矽化鈷之中，具有「CoSi2相」的矽化鈷具有最低的電阻率。
在形成第二導電圖案18之後，可能會剩餘未反應的可矽化層17A。第一導電圖案15B的體積可減少為元件符號「15」所表示者。
在退火製程18A期間，由於參與矽化反應之矽的反應區(參見第2F圖的A1及A2)因為第一導電圖案15B的凹陷表面及突出而增加，因此可形成具有低電阻率之具有「CoSi2相」的矽化鈷。當第一導電圖案15B的表面未凹陷時，參與矽化反應之矽的反應區是如此不足，以致可形成具有高電阻率之具有「Co2Si相」的矽化鈷。
如上文所述，當具有「CoSi2相」的矽化鈷係形成用於第二導電圖案18時，不僅接觸電阻減少，且亦可形成低電阻的矽化鈷，甚至在具有微線寬之開口13的小區域中亦然。第二導電圖案18作用如第一導電圖案15及第三導電圖案之間的歐姆接觸層。
參照第2H圖，移除第2G圖所示之未反應的可矽化層17A。
隨後，在第二導電圖案18的上方形成第三導電圖案19A。第三導電圖案19A係形成在第二導電圖案18的上方，以填充開口13。第三導電圖案19A可包括含金屬層。第三導電圖案19A可包括含鎢材料。第三導電圖案19A可包括鎢層或鎢化合物層。第三導電圖案19A可具有與絕緣層12相同的高度。第三導電圖案19A的線寬比第一導電圖案15窄。第三導電圖案19A高於第一導電圖案15。因此，在形成於開口13中的導電結構內，第三導電圖案19A的體積大於第一導電圖案15的體積。
如上文所述，在開口13內形成包括第一導電圖案15、第二導電圖案18、第三導電圖案19A及犧牲間隔物16之初步的第一導電結構。在初步的第一導電結構的側壁及開口13之間形成間隔物14。犧牲間隔物16係形成為環繞第三導電圖案19A的側壁。
參照第2I圖，在第三導電圖案19A的上方形成第四導電層20A。第四導電層20A包括含金屬層。第四導電層20A可包括含鎢材料。第四導電層20A可包括鎢層或鎢化合物層。第四導電層20A可具有包括含金 屬層的堆疊結構。
參照第2J圖，形成第四導電圖案20。第四導電圖案20係藉由蝕刻第2I圖所示之第四導電層20A來形成。一遮罩圖案(未顯示)可用來形成第四導電圖案20。第四導電圖案20為覆蓋一部分的第三導電圖案19A的圖案。因此，通過第四導電圖案20暴露出一部分的第三導電圖案19A、一部分的間隔物14及一部分的犧牲間隔物16。
隨後，第三導電圖案19A係自對準第四導電圖案20的邊緣，並蝕刻達預定深度。欲自對準第四導電圖案20的邊緣，犧牲間隔物16、間隔物14以及絕緣層12係部分蝕刻達預定深度。結果，形成凹陷21。在形成凹陷21之後，第三導電圖案剩餘如元件符號「19」所表示者。當形成凹陷21時，一遮罩圖案(未顯示)可用作蝕刻遮罩。當在平面圖上觀看時，一部分剩餘的第三導電圖案19係覆以第四導電圖案20，且凹陷21使另一部分剩餘的第三導電圖案19暴露。
如上文所述，第一導電結構22係藉由形成凹陷21而形成在開口13內。第一導電結構22包括第一導電圖案15、第二導電圖案18及剩餘的第三導電圖案19。第四導電圖案20變成第二導電結構。在形成凹陷21的同時，部分蝕刻犧牲間隔物16。在部分蝕刻犧牲間隔物16之後，經蝕刻及暴露的犧牲間隔物16剩餘如元件符號「16A」所表示者，且受到第四導電圖案20覆蓋的犧牲間隔物16剩餘如元件符號「16B」所表示者。
參照第2K圖，移除包括犧牲間隔物16A及16B的犧牲間隔物16。執行剝除製程，以移除犧牲間隔物16。剝除製程包括清洗製程。清洗製程使用能夠移除犧牲間隔物16的濕式化學品。濕式化學品移除第四導電圖案20下方的犧牲間隔物16B。剝除製程可包括在蝕刻第四導電圖案20之後執行的清洗製程，且在此情況下，無須額外製程便移除犧牲間隔物16。
犧牲間隔物16係通過剝除製程移除，且犧牲間隔物16所佔據的空間變成氣隙23。
參照第1C及2J圖，包括犧牲間隔物16A及16B的犧牲間隔物16係形成為環繞第三導電圖案19。第四導電圖案20覆蓋犧牲間隔物16B，且並未覆蓋犧牲間隔物16A。能夠移除犧牲間隔物16的濕式化學品逐漸流過第四導電圖案20進入犧牲間隔物16B，以便移除環繞第三導電圖案19的側壁之包括犧牲間隔物16A及16B的犧牲間隔物16。
氣隙23存在於剩餘的第三導電圖案19之側壁以及開口13的側壁之間。氣隙23的絕緣結構-間隔物14係形成在剩餘的第三導電圖案19之側壁以及開口13的側壁之間。第二導電圖案18係在氣隙23的下方暴露，但第一導電圖案15並未暴露。如上文所述，氣隙23係通過剝除製程形成在剩餘的第三導電圖案19之側壁以及開口13之間。氣隙23為環繞型間隙，其圍繞剩餘的第三導電圖案19的側壁。
參照第2L圖，形成覆蓋結構24。覆蓋結構 24包括一介電材料。覆蓋結構24可包括具有低階梯覆蓋能力的介電材料。舉例來說，覆蓋結構24可通過電漿增強化學氣相沈積(PECVD)製程形成，因此，覆蓋結構24可阻塞氣隙23的入口。覆蓋結構24包括氧化矽層或氮化矽層。覆蓋結構24可為通過PECVD製程形成的氮化矽層。覆蓋結構24填充凹陷21的間隙，並覆蓋氣隙23。同樣地，覆蓋結構24覆蓋第四導電圖案20的上部部分。覆蓋結構24可藉由共形地加襯第一覆蓋層(未顯示)以及之後填充第二覆蓋層(未顯示)的間隙來形成。
如上文所述，一部分的氣隙23係覆以第四導電圖案20，且其他部分的氣隙23係覆以覆蓋結構24。
與開口13一起形成的第一導電結構22包括第一導電圖案15、第二導電圖案18及剩餘的第三導電圖案19。包括第四導電圖案20的第二導電結構係電連接至第一導電結構22的上部部分。
根據本發明的第一實施例及其修改範例，第一導電結構22的電絕緣特性係藉由形成氣隙23來改善。舉例來說，當有另一導電圖案鄰接第一導電結構22時，兩導電圖案之間的寄生電容減少。
同樣地，由於係在形成第二導電圖案18之後形成氣隙23，因此第二導電圖案18可形成於寬廣的區域中。因此，可減少介面電阻。
此外，由於包括含金屬材料之剩餘的第三導電圖案19具有比包括含矽材料之第一導電圖案15更大的體積，因此可減少第一導電結構22的接觸電阻。
第3A圖為繪示根據本發明之一第二實施例之一半導體裝置的橫剖面圖。第3B圖為繪示根據本發明的第二實施例之一修改範例之一半導體裝置的橫剖面圖。第3C圖為繪示根據本發明的第二實施例及其修改範例之半導體裝置的平面圖。
參照第3A圖，複數個導電結構係形成在基板31的上方。每一導電結構包括第一導電結構34及第二導電結構46。具有氣隙45之一絕緣結構係形成在第一導電結構34的側壁以及第二導電結構46的側壁之間。間隔物35係形成在第一導電結構34的側壁之上。 氣隙45係形成在間隔物35以及第二導電結構46的側壁之間。第一導電結構34包括第一導電圖案32及絕緣圖案33。第二導電結構46包括第二導電圖案38、第三導電圖案41及第四導電圖案42。一部分的氣隙45係覆以第三導電結構43。其他部分的氣隙45係覆以覆蓋結構47。
基板31包括一半導體基板。基板31包括矽基板、矽鍺基板或矽披覆絕緣體(SOI)基板。
第一導電結構34包括第一導電圖案32。第一導電結構34可具有堆疊結構，在其中堆疊第一導電圖案32及絕緣圖案33。第一導電圖案32可包括含矽層或含金屬層。第一導電圖案32可包括堆疊於其中的含矽層或含金屬層。第一導電圖案32可包括多晶矽、金屬、金屬氮化物及/或金屬矽化物。第一導電圖案32可包括堆疊於其中的多晶矽層或金屬層。金屬層可包括鎢。
絕緣圖案33包括一介電材料。絕緣圖案33可包括氧化物或氮化物。一硬遮罩圖案可為絕緣圖案33。第一導電結構34及第二導電結構46可具有線形或柱形。同樣地，在第一導電結構34以及第二導電結構46之間的一個可具有沿著一個方向延伸的線形。另一個可具有柱形。舉例來說，第一導電結構34可為線形結構，而第二導電結構46可為柱形結構。第一導電結構34係以在其間具有預定間隙的情況規律地配置在基板31的上方。第一導電結構34及第二導電結構46之間的一個可為閘極結構或位元線結構，且另一個可為接觸插塞。接觸插塞可包括儲存節點接觸插塞、著陸插塞及金屬接觸插塞。舉例來說，第二導電結構46可為接觸插塞，且接觸插塞可具有矽插塞、歐姆接觸層及金屬插塞之堆疊結構。
第二導電結構46包括藉由在鄰接的第一導電結構34之間使之凹陷而形成的第二導電圖案38。第二導電結構46可具有堆疊結構，其包括第二導電圖案38、第三導電圖案41及第四導電圖案42。第二導電圖案38可包括含矽層。第二導電圖案38可包括多晶矽層。第四導電圖案42可包括含金屬層。第三導電圖案41係形成在第二導電圖案38及第四導電圖案42之間。第三導電圖案41為第二導電圖案38及第四導電圖案42之間的歐姆接觸層。第三導電圖案41包括金屬矽化物。金屬矽化物包括矽化鈷。矽化鈷包括具有「CoSi2相」的矽化鈷。
第二導電圖案38的表面具有凹陷地低於第一導電圖案32之表面的高度。第四導電圖案42的線寬窄於第二導電圖案38的線寬，且第四導電圖案42的高度高於第二導電圖案38的高度。因此，第四導電圖案42的體積大於第二導電圖案38的體積。具有開口(參照第3C圖的元件符號「37」)的絕緣結構(參照第3C圖的元件符號「36」)係形成在鄰接的第一導電結構34之間，且第二導電結構46可形成在開口37之內。開口37可暴露出鄰接的第一導電結構34的側壁。
間隔物35係形成在第一導電結構34的側壁之上。間隔物35包括低k介電材料。低k介電材料包括氧化物或氮化物。間隔物35可包括氧化矽、氮化矽或金屬氧化物。
氣隙45可藉由移除形成在第四導電圖案42及間隔物35之間的犧牲材料來形成。
第三導電結構43與一部分的第二導電結構46重疊，同時覆蓋一部分的氣隙45。第三導電結構43可延伸至第一導電結構34的上部表面。第三導電結構43包括含金屬層。第三導電結構43可包括鎢層。
覆蓋結構47覆蓋第三導電結構43的上部部分，同時覆蓋其他部分的氣隙45。覆蓋結構47包括介電材料。覆蓋結構47包括氮化矽或氧化矽。覆蓋結構47可包括通過電漿增強化學氣相沈積(PECVD)製程沈積的氮化矽。
凹陷44係藉由自對準第三導電結構43的邊 緣以及使一部分的第二導電結構46及一部分的氣隙45凹陷來形成。凹陷44亦可藉由使一部分的第一導電結構34凹陷來形成。覆蓋結構47形成於凹陷44之中。
參照第3B圖，在沒有凹陷4的情況下，以覆蓋結構47及第三導電結構43覆蓋氣隙45。
參照第3C圖，氣隙45係覆以第三導電結構43及覆蓋結構47。一部分的氣隙45係覆以第三導電結構43，且其他部分的氣隙45係覆以覆蓋結構47。氣隙45係形成在第一導電結構34及第四導電圖案42之間。絕緣結構36係形成在鄰接的第一導電結構34之間。開口37係形成在絕緣結構36之中。第二導電結構46係形成在開口37之內。間隔物35係形成在開口37的側壁之上。
根據本發明的第二實施例及其修改範例，氣隙45係穩定地覆以第三導電結構43及覆蓋結構47。在具有氣隙45的情況下，第一導電結構34及第二導電結構46之間的寄生電容減少。
氣隙45可在第三導電圖案41及第四導電圖案42形成於第二導電圖案38的上方之後形成。結果，可確保欲形成第三導電圖案41的區域寬廣。第二導電結構46的電阻可藉由最小化為含矽層之第二導電圖案38的體積以及最大化為含金屬層之第四導電圖案42的體積來減少。此外，在具有為歐姆接觸層之第三導電圖案41的情況下，電阻甚至更為減少，且由於第三導電圖案41係形成在寬廣的區域中，因此介面電阻減少。
根據本發明的第二實施例及其修改範例之第二導電結構46可為插塞。第三導電結構43可為插塞或線路層。第二導電結構46及第三導電結構43可為多層插塞。舉例來說，第二導電結構46可為第一插塞結構，且第三導電結構43可為第二插塞結構。第二導電結構46具有在其中堆疊矽插塞、歐姆接觸層及金屬插塞的結構，且氣隙45可形成在金屬插塞的側壁之上。第二導電結構46及第三導電結構43可為用於耦合電晶體與記憶體元件的插塞。第二導電結構46及第三導電結構43可為用於耦合電晶體與金屬線的插塞。此外，第二導電結構46可為線路層，且第三導電結構43可為插塞。此處，線路層包括位元線、金屬線、閘極電極、字元線或矽穿孔。雖然在圖中未繪示，在第三導電結構43的上方可進一步形成一第四導電結構。第四導電結構可為電連接至第三導電結構43之記憶體元件的一部分。記憶體元件可包括由儲存節點、介電層及平板節點構成的電容，且第四導電結構可包括一儲存節點。記憶體元件可以不同的形式實現。舉例來說，記憶體元件可包括可變電阻材料。記憶體元件可藉由循序堆疊一第一電極、一可變電阻材料及一第二電極來形成，且第四導電結構可包括電連接至第三導電結構43的第一電極。可依據根據施加至第一電極與第二電極之電壓變化之可變電阻材料的電阻來儲存及識別資料。可變電阻材料可包括相變材料或磁性穿隧接面。
第4A至4K圖為敘述根據本發明的第二實施 例之一用於製造半導體裝置之方法的橫剖面圖。
參照第4A圖，在基板31上方形成複數個第一導電結構34。基板31包括半導體基板。基板31含矽。基板31可包括矽基板或矽鍺基板。同樣地，基板31可包括矽披覆絕緣體(SOI)基板。
形成在基板31上方的第一導電結構34係以在其間具有預定間隙的情況規律地配置。一硬遮罩圖案33係形成在一第一導電層(未顯示)的上方，以形成第一導電結構34。第一導電圖案32係藉由使用硬遮罩圖案33作為蝕刻遮罩並蝕刻第一導電層(未顯示)來形成。形成在其中堆疊第一導電圖案32及硬遮罩圖案33的第一導電結構34。第一導電圖案32包括含矽層或含金屬層。舉例來說，第一導電圖案32可包括多晶矽或鎢。同樣地，第一導電圖案32係藉由堆疊含矽層及含金屬層來形成。舉例來說，第一導電圖案32可藉由堆疊多晶矽層及鎢層來形成。在多晶矽層及鎢層之間可進一步形成一阻障層。第一導電圖案32可為包括多晶矽層、含鈦層及鎢層的堆疊結構。含鈦層為阻障層，並可堆疊鈦(Ti)及氮化鈦(TiN)。硬遮罩圖案33係由介電材料構成。
第一絕緣層35A係形成在多個第一導電結構34的上方。第一絕緣層35A包括低k介電材料。第一絕緣層35A包括氮化物或氧化物。舉例來說，第一絕緣層35A可包括氮化矽或氧化矽。第一絕緣層35A係共形地形成在包括第一導電結構34之基板結構的上方。第一絕緣層35A係稍後變成間隔物的材料。
第二絕緣層36A係形成在第一絕緣層35A的上方。第二絕緣層36A可包括氧化矽。第二絕緣層36A可形成在第一絕緣層35A的上方，以填充第一導電結構34之間的空隙。第二絕緣層36A變成絕緣層36。
參照第4B圖，將第二絕緣層36A平坦化。可平坦化第二絕緣層36A，以暴露出第一導電結構34上方之第一絕緣層35A的表面。
開口37係藉由蝕刻第二絕緣層36A來形成。在形成開口37之後得到的絕緣層36並未顯示在橫剖面圖中。一遮罩圖案(未顯示)可用來形成開口37。開口37可具有孔形或線形。開口37可形成在第一導電結構34之間。第一絕緣層35A可在每一開口37的側壁上暴露出來。為了形成開口37，可將第二絕緣層36A蝕刻為對準第一導電結構34及第一絕緣層35A。
第一絕緣層35A可在開口37下方餘留在基板31上方。
隨後，基板31的表面係藉由蝕刻第一絕緣層35A來使之暴露。由於蝕刻第一絕緣層35A，因此在每一第一導電結構34的側壁上形成間隔物35。
根據本發明的另一實施例，間隔物35係在形成開口37之後形成。也就是說，在形成開口37之後，第一絕緣層35A係形成在第一導電結構34及絕緣層36的上方。間隔物35係藉由蝕刻第一絕緣層35A來形成。根據本發明之尚有另一實施例，可省略間隔物35。
參照第4C圖，形成第二導電圖案38A。填 充開口37之一第二導電層(未顯示)係形成在包括間隔物35之基板結構的上方。第二導電層(未顯示)係通過回蝕製程蝕刻。結果，形成在開口37之中凹陷的第二導電圖案38A。第二導電圖案38A具有低於第一導電結構34之上部表面的凹陷表面。第二導電圖案38A包括可矽化材料。第二導電圖案38A可包括含矽層。第二導電圖案38A可包括多晶矽。多晶矽可以雜質摻雜。第二導電圖案38A係與基板31的表面接觸。第二導電圖案38A的高度可控制為盡可能低。這是為了最小化第二導電圖案38A在第二導電結構之總體積中所佔的份額。
參照第4D圖，形成犧牲間隔物39。每一犧牲間隔物39係形成在第二導電圖案38A上方之每一開口37的側壁上。犧牲間隔物39可藉由選擇性蝕刻犧牲層(未顯示)來形成。可執行乾蝕刻製程，以形成犧牲間隔物39。舉例來說，乾蝕刻製程可包括回蝕製程。通過形成犧牲間隔物39的蝕刻製程，暴露出第二導電圖案38A的上部表面。在後續製程中移除犧牲間隔物39，以形成氣隙。犧牲間隔物39可包括介電材料，且犧牲間隔物39可包括氧化矽或氮化矽。犧牲間隔物39可藉由堆疊氧化矽及氮化矽來形成。
在形成犧牲間隔物39之時或在形成犧牲間隔物39之後，第二導電圖案38A的表面可凹陷達預定深度(參照元件符號「38C」)。凹陷的第二導電圖案係表示為元件符號「38B」。使第二導電圖案38A凹陷，以加寬稍後用於形成矽化物層的反應區。
參照第4E圖，形成可矽化層40。可矽化層40係共形地形成在包括犧牲間隔物39及凹陷的第二導電圖案38B的基板結構上方。可矽化層40包括通過與凹陷的第二導電圖案38B之矽化反應形成金屬矽化物的材料。可矽化層40包括可矽化金屬層。可矽化金屬層可包括含有例如鈷之金屬原子的含金屬層。當凹陷的第二導電圖案38B包括多晶矽時，可矽化層40可包括鈷。可矽化層40可通過物理氣相沈積(PVD)製程沈積。
當如上述般地形成可矽化層40時，在可矽化層40及凹陷的第二導電圖案38B之間便增加用於形成矽化物的反應區。舉例來說，增加的反應區包括基於凹陷的第二導電圖案38B之凹陷表面的第一反應區A1以及基於凹陷的第二導電圖案38B之突出的第二反應區A2。反應區的增加源自凹陷的第二導電圖案38B的線寬增加。此將藉由參照下列的比較範例來敘述。
雖然在圖中未繪示，可在可矽化層40的上方形成保護層。保護層可共形地形成在可矽化層40的上方。保護層保護矽化物層免於在後續的矽化製程中受侵蝕。保護層包括金屬氮化物。保護層包括含鈦層。保護層可包括氮化鈦(TiN)。保護層可藉由堆疊鈦及氮化鈦(Ti/TiN)來形成。
參照第4F圖，形成第三導電圖案41。第三導電圖案41可通過退火製程41A形成。通過退火製程41A，凹陷的第二導電圖案38B及可矽化層40彼此起反應，以形成第三導電圖案41。退火製程41A導致矽化反 應。具體地，在凹陷的第二導電圖案38B及可矽化層40之間的介面上發生矽化反應，以形成包括金屬矽化物層的第三導電圖案41。退火製程41A可在接近200℃或更高的溫度下執行，以導致可矽化層40及凹陷的第二導電圖案38B之間的矽化反應。退火製程41A包括快速熱退火(RTA)製程。通過退火製程41A，凹陷的第二導電圖案38B的矽原子與可矽化層40的金屬原子彼此起反應，以形成第三導電圖案41。第三導電圖案41可包括矽化鈷。在本發明之此實施例中，第三導電圖案41可包括具有「CoSi2相」的矽化鈷。為達此目的，退火製程41A可執行兩次。舉例來說，可在接近400℃至接近600°C的溫度下執行主要的退火製程。作為主要退火製程的結果，形成具有「CoSix相」(x=0.1至1.5)的矽化鈷。隨後，執行次要退火製程。次要退火製程包括快速熱退火(RTA)製程。次要退火製程可在比主要退火製程更高的溫度下執行。次要退火製程可在接近600℃至接近800℃的溫度下執行。次要退火製程改變第三導電圖案41的相。舉例來說，具有「CoSix相」(x=0.1至1.5)的矽化鈷係形成作為主要退火製程的結果，且具有「CoSix相」(x=0.1至1.5)的矽化鈷係通過次要退火製程相變為具有「CoSi2相」的矽化鈷。在矽化鈷之中，具有「CoSi2相」的矽化鈷具有最低的電阻率。
在形成第三導電圖案41之後，可能會剩餘未反應的可矽化層40A。凹陷的第二導電圖案38B的體積可減少為元件符號「38」所表示者。
在退火製程41A期間，由於參與矽化反應之矽的反應區(參見第4E圖的A1及A2)因為凹陷的第二導電圖案38B的凹陷表面及突出而增加，因此可形成具有低電阻率之具有「CoSi2相」的矽化鈷。當凹陷的第二導電圖案38B的表面未凹陷時，參與矽化反應之矽的反應區是如此不足，以致可形成具有高電阻率之具有「Co2Si相」的矽化鈷。
如上文所述，當具有「CoSi2相」的矽化鈷係形成用於第三導電圖案41時，不僅接觸電阻減少，且亦可形成低電阻的矽化鈷，甚至在具有微線寬之開口37的小區域中亦然。第三導電圖案41作用如歐姆接觸層。
參照第4G圖，移除第4F圖所示之未反應的可矽化層40A。
隨後，在第三導電圖案41的上方形成第四導電圖案42，以填充開口37。第四導電圖案42可包括含金屬層。第四導電圖案42可包括含鎢材料。第四導電圖案42可包括鎢層或鎢化合物層。
第四導電圖案42的高度可高於第二導電圖案38的高度。第四導電圖案42的線寬係窄於第二導電圖案38。因此，第四導電圖案42的體積大於第二導電圖案38的體積。
如上文所述，當形成第四導電圖案42時，在開口37內形成初步的第二導電結構。初步的第二導電結構包括第二導電圖案38、第三導電圖案41、第四導電圖案42及犧牲間隔物39。犧牲間隔物39可具有圍繞第四 導電圖案42之側壁的環繞形式。
參照第4H圖，在第四導電圖案42的上方形成第五導電層43A。第五導電層43A包括含金屬層。第五導電層43A可包括含鎢材料。第五導電層43A可包括鎢層或鎢化合物層。
參照第4I圖，形成第三導電結構43。第三導電結構43係藉由蝕刻第4H圖所示之第五導電層43A來形成。一遮罩圖案(未顯示)可用來形成第三導電結構43。第三導電結構43為覆蓋一部分的第四導電圖案42的圖案。因此，通過每一第三導電結構43暴露出一部分的第四導電圖案42、一部分的每一間隔物35及一部分的每一犧牲間隔物39。
隨後，形成凹陷44。通過第三導電結構43暴露的第四導電圖案42係蝕刻達預定深度，且一部分的犧牲間隔物39、一部分的間隔物35及一部分的硬遮罩圖案33係蝕刻達預定深度。
參照第4J圖，藉由移除犧牲間隔物39來形成氣隙45。每一氣隙45係形成在第四導電圖案42的側壁及每一第一導電結構34的側壁之間。犧牲間隔物39可通過濕蝕刻製程移除。可執行使用濕式化學品的清洗製程，以移除犧牲間隔物39。清洗製程可包括在蝕刻第三導電結構43之後執行的清洗製程。以此方式，犧牲間隔物39可在無額外製程的情況下移除。
犧牲間隔物39係通過上述製程移除，且犧牲間隔物39所佔據的空間餘留作為氣隙45。
氣隙45係形成在第四導電圖案42的側壁及每一第一導電結構34的側壁之間。具有「氣隙45-間隔物35」的絕緣結構係形成在第四導電圖案42的側壁及每一第一導電結構34的側壁之間。第三導電圖案41係在氣隙45的下方暴露，但第二導電圖案38並未暴露。
氣隙45可為環繞型間隙，其各自圍繞第四導電圖案42的側壁。第二導電結構46係藉由凹陷44形成在開口內。每一第二導電結構46包括第二導電圖案38、第三導電圖案41及第四導電圖案42。
參照第4K圖，形成覆蓋結構47。覆蓋結構47包括一介電材料。覆蓋結構47可包括具有低階梯覆蓋能力的介電材料。舉例來說，覆蓋結構47可通過電漿增強化學氣相沈積(PECVD)製程形成，因此，覆蓋結構47可阻塞氣隙45的入口。覆蓋結構47包括氧化矽層或氮化矽層。覆蓋結構47可為通過PECVD製程形成的氮化矽層。
覆蓋結構47填充凹陷44的間隙，同時覆蓋氣隙45。此外，覆蓋結構47覆蓋第三導電結構43的上部部分。覆蓋結構47可藉由共形地加襯第一覆蓋層之後填充第二覆蓋層的間隙來形成。
如上文所述，一部分的每一氣隙45係覆以第三導電結構43，且其他部分的氣隙45係覆以覆蓋結構47。
形成在開口37內的第二導電結構46包括第二導電圖案38、第三導電圖案41及第四導電圖案42。 第三導電結構43係電連接至第二導電結構46的上部部分。
第5A至5D圖為繪示本發明的第二實施例之一比較範例的橫剖面圖。
參照第5A圖，在基板31上方形成複數個第一導電結構34，在其中堆疊第一導電圖案32及硬遮罩圖案33。
隨後，在第一導電結構34之間形成開口，且間隔物35係形成在第一導電結構34的側壁之上。
隨後，形成凹陷的第二導電圖案38及凹陷的犧牲間隔物39。
參照第5B圖，藉由移除第5A圖所示的犧牲間隔物39來形成氣隙45。
參照第5C圖，形成用於覆蓋氣隙45的覆蓋間隔物43A。
參照第5D圖，在第二導電圖案38的上方形成第三導電圖案41B及第四導電圖案42A。
根據比較範例，犧牲間隔物39可由氧化矽、氮化矽或氮化鈦構成。藉由通過濕蝕刻製程移除犧牲間隔物39來形成氣隙45。
根據比較範例，當犧牲間隔物39由氮化鈦構成時，難以完全移除氮化鈦，導致氣隙45的未開口現象。同樣地，當移除氮化鈦時，可損壞鄰接的結構。
同樣地，根據比較範例，當覆蓋間隔物43A厚到足以覆蓋氣隙45時，在其中形成第四導電圖案42A 的空間(參照第5C圖的「W」)以及在其中形成第三導電圖案41B的區域變小，以致接觸電阻增加。由於根據比較範例，第二導電圖案38的線寬縮小到與氣隙45的空間一樣，因此在其中形成第三導電圖案41B的區域縮小。
此外，根據比較範例，當覆蓋間隔物43A薄時，在形成覆蓋間隔物43A的期間，氣隙45可開口。同樣地，在後續形成第三導電圖案41B的製程中伴隨發生的剝除製程及清洗製程期間，可損失覆蓋間隔物43A而暴露出氣隙45。結果，第四導電圖案42A流入氣隙45，以填充氣隙45。
根據比較範例，由於包括含矽層之第二導電圖案38的體積相對大於包括含金屬層之第四導電圖案42A的體積，電阻因而增加。因此，欲減少接觸插塞的電阻有所限制。
如本發明的實施例所述，含金屬層的體積大於含矽層的體積。因此，可減少電阻。由於氣隙45係在形成第三導電圖案41之後形成，因此在其中形成第三導電圖案41的區域增加。因此，可減少接觸電阻。此外，由於在形成第三導電圖案41之後執行的剝除製程及清洗製程係在形成氣隙45的製程之前執行，氣隙45的損失因而最小化。由於氣隙45係覆以第4K圖所示的第三導電結構43及覆蓋結構47，因此可穩定地覆蓋氣隙45。同樣地，由於省略包括介電材料之覆蓋間隔物的形成，因此可簡化製造製程。由於在形成第三導電結構43之後執行的清洗製程中移除犧牲間隔物39，因此甚至更為簡 化製造製程。由於氣隙45係在形成第三導電結構43之後形成，因此氣隙45並未在第三導電結構43的蝕刻製程期間暴露。
第6A圖為繪示一部分的記憶體胞元的橫剖面圖。第6B圖為繪示第6A圖之記憶體胞元的平面圖。第6C圖為繪示沿著第6B圖之線B-B’取得之記憶體胞元的橫剖面圖。第6A圖所示的記憶體胞元包括動態隨機存取記憶體(DRAM)記憶體胞元。
參照第6A、6B及6C圖，主動區303係藉由隔離區302定義在基板301之中。形成橫越主動區303的閘極溝渠322。在閘極溝渠322的表面上形成閘極隔離層323。部分填充閘極溝渠322的埋入式閘極電極324係形成在閘極隔離層323的上方。雖未繪示，但源極區及汲極區係形成在基板301之中。密封層325係形成在埋入式閘極電極324的上方。包括沿著越過埋入式閘極電極324的方向延伸之位元線307的位元線結構310係形成在基板301的上方。
位元線結構310包括位元線307、位元線硬遮罩308及位元線間隔物309。位元線307係通過位元線接觸插塞306與主動區303耦合。位元線接觸插塞306係形成在位元線接觸孔305之中，位元線接觸孔305係形成在第一層間介電層304之中。
儲存節點接觸插塞係形成為與主動區303耦合。儲存節點接觸插塞包括第一接觸插塞312及第二接觸插塞319。第一接觸插塞312係形成在接觸孔311之 中，以穿透第一層間介電層304及第二層間介電層304A。間隔物317係形成在接觸孔311的側壁之上。每一第一接觸插塞312包括第一插塞313、歐姆接觸層314及第二插塞315。第一插塞313為包括多晶矽的矽插塞。第二插塞315為包括鎢的金屬插塞。歐姆接觸層314包括金屬矽化物。歐姆接觸層314包括具有「CoSi2相」的矽化鈷。第一接觸插塞312具有半金屬插塞結構。第一插塞313係凹陷，以具有低於位元線307之底部表面的表面。每一第二接觸插塞319覆蓋一部分的每一氣隙316及每一第一接觸插塞312的第二插塞315。氣隙316的其他部分係覆以覆蓋結構320。覆蓋結構320填充凹陷318的間隙。
包括氣隙316及間隔物317的絕緣結構係形成在每一第一接觸插塞312及每一位元線307之間。氣隙316隔開第二插塞315與位元線307的側壁。
包括儲存節點321的電容係與每一第二接觸插塞319的上部部分耦合。儲存節點321包括柱形。雖然在圖中未繪示，可進一步在儲存節點321上方形成介電層及平板節點。儲存節點321亦可具有不同於柱形的圓柱形。
如上文所述，記憶體胞元包括埋入式閘極型電晶體，其包括埋入式閘極電極324、位元線307及電容。每一第一接觸插塞312係藉由氣隙316與位元線307的側壁隔開。位元線307及第一接觸插塞312之間的寄生電容係產生於第二插塞315及位元線307之間。第一 接觸插塞312的總電阻係藉由包括含金屬材料的第二插塞315來減少。氣隙316減少位元線307及第一接觸插塞312之間的寄生電容。
第7A至7L圖為示範性敘述一用於製造記憶體胞元之方法的橫剖面圖。
參照第7A圖，基板51包括矽。基板51可包括矽基板或矽鍺基板。同樣地，基板51可包括矽披覆絕緣體(SOI)基板。
在基板51中形成隔離區52。隔離區52可通過淺溝渠隔離(STI)製程形成。隔離區52定義主動區53。隔離區52可藉由循序地形成壁氧化物、襯裡及填隙材料來形成。襯裡可包括氮化矽或氧化矽。氮化矽可包括Si3N4，且氧化矽可包括SiO2。填隙材料可包括氧化矽，例如，旋塗式介電(SOD)材料。同樣地，填隙材料可包括氮化矽。此處，氮化矽可為與襯裡相同的材料。
雖然在圖中未繪示，但在形成隔離區52之後，可形成埋入式閘極電極(參照第6C圖的「324」)。此後，一用於形成埋入式閘極電極的方法係參照第6C圖敘述。在藉由蝕刻基板301來形成閘極溝渠322之後，形成在閘極溝渠322中凹陷的埋入式閘極電極324。隨後，在埋入式閘極電極324的上方形成密封層325。在形成埋入式閘極電極324之前，閘極隔離層323可形成在閘極溝渠322的表面之上。埋入式閘極電極324可藉由形成含金屬層來填充閘極溝渠322的間隙，之後執行回蝕製程而形成。含金屬層可包括含有金屬(例如，鈦、 鉭或鎢)作為主成分的材料。含金屬層可包括選自由氮化鉭(TaN)、氮化鈦(TiN)、氮化鎢(WN)及鎢(W)所構成之群組的至少一個。舉例來說，埋入式閘極電極324可單獨包括氮化鉭(TaN)、氮化鈦(TiN)或鎢(W)，或者埋入式閘極電極324可以TiN/W或TaN/W的雙層結構形成，其中鎢(W)係堆疊在氮化鈦(TiN)或氮化鉭(TaN)的上方。同樣地，埋入式閘極電極324可以WN/W的雙層結構形成，其中鎢(W)係堆疊在氮化鎢(WN)的上方。此外，埋入式閘極電極324可包括具有低電阻的金屬材料。密封層325可在埋入式閘極電極324的上方填充閘極溝渠322的間隙。密封層325亦可保護埋入式閘極電極324，使之免於後續製程。密封層325可包括介電材料。密封層325可包括氮化矽。在形成密封層325之後，可在每一主動區303之中形成源極區及汲極區。結果，形成包括埋入式閘極電極324的埋入式閘極型電晶體。
參照第7A圖，在基板51上方形成第一層間介電層54。第一層間介電層54可包括氧化矽或氮化矽。第一層間介電層54作用如層間介電層。包括氮化矽的蝕刻停止層(未顯示)可進一步形成在第一層間介電層54的上方。
位元線接觸孔55係藉由蝕刻第一層間介電層54來形成。位元線接觸孔55可使用遮罩圖案(未顯示)作為蝕刻遮罩而形成。在形成位元線接觸孔55之後，可使主動區53凹陷達預定深度。結果，在主動區53及形成於每一位元線接觸孔55中的位元線接觸插塞56之間 可增加接觸面積。通過每一位元線接觸孔55暴露的主動區53在埋入式閘極型電晶體的源極區及汲極區之間包括一區域。
位元線接觸插塞56係形成在位元線接觸孔55之中。位元線接觸插塞56填充位元線接觸孔55。在基板結構上方形成導電層(未顯示)，以填充位元線接觸孔55的間隙，之後再將導電層(未顯示)平坦化。結果，形成位元線接觸插塞56。位元線接觸插塞56可包括多晶矽層或金屬層。
位元線57及位元線硬遮罩58係形成在位元線接觸插塞56的上方。根據本發明之另一實施例，位元線57及位元線硬遮罩58的線寬係設定為短於位元線接觸孔55，以便蝕刻位元線接觸插塞56。由於蝕刻位元線接觸插塞56，因此位元線接觸孔55的側壁可再次暴露，但位元線接觸孔55的暴露側壁可以隨後欲形成之位元線間隔物59填隙。位元線57包括含金屬層，其含有例如鎢的金屬。位元線硬遮罩58包括氮化矽。
位元線間隔物59係形成在位元線硬遮罩58的側壁之上。位元線間隔物59可包括氮化矽。
如上文所述，若形成位元線間隔物59，便形成包括位元線57、位元線硬遮罩58及位元線間隔物59的位元線結構60。雖然在圖中未繪示，當形成位元線結構60時，可同時在周邊電路區中形成電晶體的閘極結構。形成於周邊電路區中之電晶體的閘極結構可包括埋入式閘極型、平坦閘極型或凹陷閘極型。
在位元線結構60的上方形成第二層間介電層61。隨後，可圖案化或平坦化第二層間介電層61，以填充鄰接的位元線結構60間之空間的間隙。
參照第7B圖，第7A圖所示之第二層間介電層61以及第一層間介電層54係使用遮罩圖案(未顯示)作為蝕刻遮罩進行蝕刻。結果，在位元線結構60之間形成接觸孔62。接觸孔62可形成為藉由位元線結構60自對準。結果，接觸孔62暴露出鄰接的位元線結構60的側壁。每一接觸孔62暴露出基板51之一部分的表面。通過接觸孔62暴露的每一主動區53在埋入式閘極型電晶體的源極區及汲極區之間包括一區域。雖然在圖中未繪示，但每一接觸孔62的下部部分可藉由執行後續的濕蝕刻製程來加寬。此處，蝕刻一部分的第一層間介電層54。
參照第7C圖，在接觸孔62的側壁上形成間隔物63。具體地，間隔物63係藉由形成絕緣層(未顯示)，之後在絕緣層(未顯示)上執行回蝕製程來形成。間隔物63係形成在接觸孔62的側壁之上。由於形成間隔物63而暴露出接觸孔62下方之主動區53的表面。根據本發明之另一實施例，可省略間隔物63的形成。
參照第7D圖，第一插塞64A係形成在接觸孔62之中。每一第一插塞64A填充一部分的每一接觸孔62。也就是說，第一插塞64A係形成為在接觸孔62中凹陷。第一插塞64A係藉由在基板結構上方形成導電層(未顯示)來填充接觸孔62的間隙以及使導電層凹陷而形 成。第一插塞64A的凹陷表面可控制為低於至少位元線57的底部表面。因此，位元線57及第一插塞64A不會遭遇到彼此。第一插塞64A包括含矽層。第一插塞64A可包括多晶矽層。第一插塞64A可為矽插塞。
參照第7E圖，犧牲間隔物65係在第一插塞64A的上部部分中形成於接觸孔62的側壁之上。犧牲間隔物65可藉由選擇性蝕刻犧牲層(未顯示)來形成。犧牲間隔物65可通過乾蝕刻製程形成。舉例來說，乾蝕刻製程可包括回蝕製程。通過形成犧牲間隔物65的蝕刻製程暴露出第一插塞64A的上部表面。在後續製程中移除犧牲間隔物65，以形成氣隙。犧牲間隔物65可包括介電材料，且犧牲間隔物65可包括氧化矽或氮化矽。犧牲間隔物65可藉由堆疊氧化矽或氮化矽來形成。
在形成犧牲間隔物65之時或在形成犧牲間隔物65之後，第一插塞64A的表面可凹陷達預定深度(參照元件符號「64C」。凹陷的第一插塞64A係表示為「64B」。這是為了增加用於在後續製程中形成矽化物層的反應區。
參照第7F圖，形成可矽化層66。可矽化層66係共形地形成在包括犧牲間隔物65及凹陷的第一插塞64B的基板結構上方。可矽化層66包括通過與凹陷的第一插塞64B之矽化反應形成金屬矽化物的材料。可矽化層66包括可矽化金屬層。可矽化金屬層可包括含有例如鈷之金屬原子的含金屬層。當凹陷的第一插塞64B包括多晶矽時，可矽化層66可包括鈷。可矽化層66可通 過物理氣相沈積(PVD)製程沈積。
當如上述般地形成可矽化層66時，在可矽化層66及凹陷的第一插塞64B之間便增加用於形成矽化物的反應區。舉例來說，增加的反應區包括基於凹陷的第一插塞64B之凹陷表面的第一反應區以及基於凹陷的第一插塞64B之突出的第二反應區。反應區的增加源自凹陷的第一插塞64B的線寬增加。
雖然在圖中未繪示，但可在可矽化層66的上方形成保護層。保護層可共形地形成在可矽化層66的上方。保護層保護矽化物層免於在後續的矽化製程中受侵蝕。保護層包括金屬氮化物。保護層包括含鈦層。保護層可包括氮化鈦(TiN)。保護層可藉由堆疊鈦及氮化鈦(Ti/TiN)來形成。
參照第7G圖，形成歐姆接觸層67。歐姆接觸層67可通過退火製程67A形成。通過退火製程67A，凹陷的第一插塞64B及可矽化層66彼此起反應，以形成歐姆接觸層67。退火製程67A導致矽化反應。具體地，在凹陷的第一插塞64B及可矽化層66之間的介面上發生矽化反應，以形成包括金屬矽化物層的歐姆接觸層67。退火製程67A可在接近200℃或更高的溫度下執行，以導致可矽化層66及凹陷的第一插塞64B之間的矽化反應。退火製程67A包括快速熱退火(RTA)製程。通過退火製程67A，凹陷的第一插塞64B的矽原子與可矽化層66的金屬原子彼此起反應，以形成歐姆接觸層67。歐姆接觸層67可包括矽化鈷。在本發明之此實施例中，歐姆 接觸層67可包括具有「CoSi2相」的矽化鈷。為達此目的，退火製程67A可執行兩次。舉例來說，可在接近400℃至接近600℃的溫度下執行主要的退火製程。作為主要退火製程的結果，形成具有「CoSix相」(x=0.1至1.5)的矽化鈷。隨後，執行次要退火製程。次要退火製程包括快速熱退火(RTA)製程。次要退火製程可在比主要退火製程更高的溫度下執行。次要退火製程可在接近600℃至接近800℃的溫度下執行。次要退火製程改變歐姆接觸層67的相。舉例來說，具有「CoSix相」(x=0.1至1.5)的矽化鈷係形成作為主要退火製程的結果，且具有「CoSix相」(x=0.1至1.5)的矽化鈷係通過次要退火製程相變為具有「CoSi2相」的矽化鈷。在矽化鈷之中，具有「CoSi2相」的矽化鈷具有最低的電阻率。
在形成歐姆接觸層67之後，可能會剩餘未反應的可矽化層66A。凹陷的第一插塞64B的體積可減少為元件符號「64」所表示者。
在退火製程67A期間，由於參與矽化反應之矽的反應區因為凹陷的第一插塞64B的凹陷表面及突出而增加，因此可形成具有低電阻率之具有「CoSi2相」的矽化鈷。當第一插塞64A的表面未凹陷時，參與矽化反應之矽的反應區是如此不足，以致可形成具有高電阻率之具有「Co2Si相」的矽化鈷。
如上文所述，當具有「CoSi2相」的矽化鈷係形成用於歐姆接觸層67時，不僅接觸電阻減少，且亦可形成低電阻的矽化鈷，甚至在具有微線寬之接觸孔62 的小區域中亦然。
參照第7H圖，移除第7G圖所示之未反應的可矽化層66A。
隨後，在歐姆接觸層67上方形成第二插塞68A。第二插塞68A可包括含金屬層。第二插塞68A可包括含鎢材料。第二插塞68A可包括鎢層或鎢化合物層。
第二插塞68A可以和位元線結構60之表面相同的高度形成。第二插塞68A的體積大於第一插塞64的體積。第二插塞68A係形成為鄰接位元線57。第一插塞64並未鄰接位元線57。
如上文所述，當形成第二插塞68A時，形成初步的第一接觸插塞。初步的第一接觸插塞包括第一插塞64、歐姆接觸層67及第二插塞68A。
參照第7I圖，在第二插塞68A上方形成第二接觸插塞69。第二接觸插塞69包括含金屬層。第二接觸插塞69可包括含鎢材料。第二接觸插塞69可包括鎢層或鎢化合物層。第二接觸插塞69係藉由蝕刻含鎢材料來形成。可使用遮罩圖案(未顯示)來形成第二接觸插塞69。第二接觸插塞69可與金屬線一起，同時形成在周邊電路區中。
第二接觸插塞69為覆蓋一部分的每一第二插塞68A的圖案。因此，暴露出一部分的第二插塞68A、一部分的間隔物63及一部分的犧牲間隔物65。
隨後，形成凹陷70。在第二接觸插塞69之間暴露的第二插塞68A係蝕刻達預定深度。此處，一部 分的犧牲間隔物65、一部分的間隔物63及一部分的位元線硬遮罩58係蝕刻達預定深度。雖然在圖中未繪示，但可蝕刻位元線結構60間之一部分的第二層間介電層61。
如上文所述，凹陷70係藉由蝕刻每一初步的第一接觸插塞之每一第二插塞68A的一部分來形成。結果，第一接觸插塞具有堆疊結構，在其中堆疊第一插塞64、歐姆接觸層67及第二插塞68。
參照第7J圖，藉由移除犧牲間隔物65來形成氣隙71。每一氣隙71係形成在每一第二插塞68的側壁及每一位元線結構60的側壁之間。犧牲間隔物65可通過濕蝕刻製程移除。可執行使用濕式化學品的清洗製程，以移除犧牲間隔物65。清洗製程可包括後清洗製程，其係在用於形成第二接觸插塞69的蝕刻製程之後執行。以此方式，犧牲間隔物65可在無額外製程的情況下移除。
犧牲間隔物65係通過上述製程移除，且犧牲間隔物65所佔據的空間餘留作為氣隙71。
氣隙71係形成在每一第二插塞68的側壁及每一位元線結構60的側壁之間。具有「氣隙71-間隔物63」的絕緣結構係形成在第二插塞68的側壁及位元線結構60的側壁之間。歐姆接觸層67係在氣隙71的下方暴露，但第一插塞64並未暴露。
由於犧牲間隔物65係由氧化矽及氮化矽構成，因此可保護氣隙71免於未開口現象，並可防止位元 線結構60在移除犧牲間隔物65時受損。
同樣地，由於氣隙71係在用於形成第二接觸插塞69的蝕刻製程之後形成，因此氣隙71沒有任何損失。
參照第7K圖，形成覆蓋層72，以覆蓋第二插塞68及氣隙71。覆蓋層72包括介電材料。覆蓋層72可包括具有低階梯覆蓋能力的介電材料。舉例來說，覆蓋層72可通過電漿增強化學氣相沈積(PECVD)製程形成，且因此，覆蓋層72可阻塞氣隙71的入口。覆蓋層72包括氧化矽層或氮化矽層。覆蓋層72可為通過PECVD製程形成的氮化矽層。
覆蓋層72填充凹陷70的間隙，同時覆蓋氣隙71。此外，覆蓋層72覆蓋第二接觸插塞69的上部部分。覆蓋層72可藉由共形地加襯第一覆蓋層之後填充第二覆蓋層的間隙來形成。覆蓋層72可用作後續蝕刻製程中的蝕刻停止層。
如上文所述，一部分的每一氣隙71係覆以第二接觸插塞69，且其他部分的氣隙71係覆以覆蓋層72。
參照第7L圖，在第二接觸插塞69上方形成儲存節點73。舉例來說，為了形成儲存節點73，在覆蓋層72上方形成犧牲層(未顯示)，之後暴露第二接觸插塞69的開口係藉由蝕刻犧牲層及覆蓋層72來形成。隨後，在開口內形成儲存節點73，並剝去犧牲層。雖然在圖中未繪示，但可在儲存節點73的上方形成介電層及平板節點。儲存節點73具有柱形。根據本發明之另一實施例， 儲存節點73可形成為圓柱形。由於儲存節點73係形成在第二接觸插塞69的上方，因此可固定重疊邊限。
如上文所述，形成在基板51及儲存節點73之間的儲存節點接觸插塞包括第一接觸插塞69A及第二接觸插塞69。第一接觸插塞69A包括第一插塞64、歐姆接觸層67及第二插塞68。
根據本發明之實施例的半導體裝置不僅可應用至動態隨機存取記憶體(DRAM)裝置，且亦可應用至靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、鐵電隨機存取記憶體(FeRAM)裝置、磁性隨機存取記憶體(MRAM)裝置、相變隨機存取記憶體(PRAM)裝置等。
第8圖繪示記憶卡。
參照第8圖，記憶卡400包括記憶體控制器410及記憶體裝置420。記憶體控制器410及記憶體裝置420彼此可交換電訊號。具體地，記憶體控制器410及記憶體裝置420在記憶體控制器410的命令下彼此交換資料。因此，記憶卡400在記憶體裝置420中儲存資料，或從記憶體裝置420輸出資料至外側。記憶體裝置420可包括半導體裝置，其包括上述的氣隙。記憶卡400可用作用於不同的可攜式裝置之資料儲存媒介。舉例來說，記憶卡400可包括記憶棒卡、智慧媒介卡(SM)、保全數位卡(SD)、迷你保全數位卡(mini-SD)、多媒體卡(MMC)等。
第9圖繪示電子系統。
參照第9圖，電子系統500可包括處理器 510、輸入/輸出裝置530及晶片520。處理器510、輸入/輸出裝置530及晶片520彼此可通過匯流排540執行資料通訊。處理器510運行程式，並控制電子系統500。輸入/輸出裝置530係用於輸入資料至電子系統500或由電子系統500輸出資料。電子系統500係連接至例如個人電腦或網路的外部裝置，並藉由使用輸入/輸出裝置530來和外部裝置交換資料。晶片520可儲存用於操作處理器510的碼或資料，並處理由處理器510指示的一部分操作。舉例來說，晶片520可包括記憶體裝置，其包括具有上述氣隙的半導體裝置。電子系統500可包括需要晶片520的不同電子控制裝置。舉例來說，電子系統500可用於行動裝置、MP3播放器、導航系統、固態硬碟(SSD)、家用電器等。電子系統500可進一步包括應用晶片組、影像訊號處理器及/或數據機。
本發明的技術可藉由穩定地覆蓋氣隙來減少寄生電容及接觸電阻兩者。
雖然本發明已針對特定實施例敘述，那些熟悉此項技術者當明白，在不偏離由下列之申請專利範圍所定義之本發明的精神與範圍的情況下，可作出各種變化及修改。
11‧‧‧基板
12‧‧‧絕緣層
13‧‧‧開口
14‧‧‧間隔物
15‧‧‧第一導電圖案
18‧‧‧第二導電圖案
19‧‧‧第三導電圖案
20‧‧‧第二導電結構
21‧‧‧凹陷
22‧‧‧第一導電結構
23‧‧‧氣隙
24‧‧‧覆蓋結構

Claims (19)

  1. 一種半導體裝置，包括：複數個第一導電結構，其係形成在一基板上；第二導電結構，其各自形成在鄰接的第一導電結構之間；氣隙，其各自形成在該第二導電結構及與之鄰接的該第一導電結構之間；第三導電結構，其各自覆蓋該氣隙的一部分；及覆蓋結構，其各自覆蓋該氣隙的其他部分。
  2. 如請求項1之半導體裝置，其進一步包括：隔離結構，其係形成在該第一導電結構之間，並包括一或多個開口，其中該第二導電結構係在該基板上形成於該開口內側。
  3. 如請求項1之半導體裝置，其中該覆蓋結構包括一介電材料。
  4. 如請求項1之半導體裝置，其中該第三導電結構及該覆蓋結構覆蓋該第二導電結構，同時覆蓋該氣隙。
  5. 如請求項1之半導體裝置，其進一步包括：一或多個凹陷，其各自自對準於該第三導電結構之一邊緣，並藉由使該第二導電結構的一部分凹陷來形成，其中該覆蓋結構填充該凹陷的間隙。
  6. 如請求項1之半導體裝置，其中該第二導電結構及該第三導電結構為插塞。
  7. 如請求項1之半導體裝置，其中該第二導電結構為一插塞，在其中堆疊一矽插塞、一歐姆接觸層及一金屬 插塞，且該氣隙係形成於該金屬插塞之一側壁上。
  8. 如請求項7之半導體裝置，其中該第一導電結構為包括一位元線的位元線結構。
  9. 如請求項8之半導體裝置，其中該矽插塞係凹陷，以具有一低於該位元線之一底部表面的表面。
  10. 如請求項7之半導體裝置，其中該矽插塞的體積小於該金屬插塞的體積。
  11. 如請求項7之半導體裝置，其中該歐姆接觸層包括一金屬矽化物。
  12. 如請求項8之半導體裝置，其進一步包括：一電容，其包括一形成在該第三導電結構上的儲存節點。
  13. 如請求項8之半導體裝置，其進一步包括：一埋入式閘極型電晶體，其具有一埋入該基板中的閘極電極，其中該第二導電結構係與該埋入式閘極型電晶體耦合。
  14. 一種半導體裝置，包括：一隔離結構，其係形成在一基板上，並包括一或多個開口；第一導電結構，其各自在該基板上形成於該開口中；氣隙，其各自形成於該第一導電結構之一側壁及該開口之一側壁之間；第二導電結構，其各自覆蓋該氣隙的上部部分之 一部分；及覆蓋結構，其各自覆蓋該氣隙的上部部分之其他部分。
  15. 如請求項14之半導體裝置，其中該覆蓋結構包括一介電材料。
  16. 如請求項14之半導體裝置，其中該第二導電結構及該覆蓋結構覆蓋該第一導電結構，同時覆蓋該氣隙。
  17. 如請求項14之半導體裝置，其進一步包括：凹陷，其各自自對準於該第二導電結構之一邊緣，並藉由使該第一導電結構的一部分凹陷來形成，其中該覆蓋結構填充該凹陷的間隙。
  18. 如請求項14之半導體裝置，其中該第一導電結構及該第二導電結構為插塞。
  19. 如請求項14之半導體裝置，其中該第一導電結構為一插塞，在其中堆疊一含矽層、一歐姆接觸層及一含金屬層，且該氣隙係形成在該含金屬層之一側壁及該開口的該側壁之間。
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