TWI806743B - 半導體結構及其製備方法 - Google Patents

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Abstract

本發明涉及一種半導體結構及其製備方法。所述半導體結構的製備方法包括：在基底上形成第一淺溝槽隔離結構。第一淺溝槽隔離結構在基底內隔離出沿第一方向延伸的多個有源區，第一淺溝槽隔離結構包括由下至上依次疊置的犧牲層及第一介質層。在基底內形成多個字元線隔離槽，字元線隔離槽位於犧牲層的上方，且沿第二方向延伸，第二方向與第一方向相交。在字元線隔離槽的側壁形成第二介質層，第二介質層內側具有貫通至基底的孔隙。基於所述孔隙，將有源區的下部進行金屬化以形成位元線，位元線沿第一方向延伸。基於所述孔隙，去除犧牲層，以在相鄰位元線之間形成氣隙。所述製備方法能夠減小線間寄生電容，有效提升半導體結構的電學性能。

Description

半導體結構及其製備方法
本發明涉及半導體集成電路製造技術領域，特別是涉及一種半導體結構及其製備方法。
動態隨機存取記憶體（Dynamic Random Access Memory，簡稱DRAM）是計算機等電子設備中常用的半導體記憶體，其由多個存儲單元構成。其中，存儲單元包括：存儲電容器、以及與存儲電容器電連接的電晶體。電晶體包括柵極、源區和漏區。電晶體的柵極用於與字元線電連接。電晶體的源區用於構成位元線接觸區，以透過位元線接觸結構與位元線電連接。電晶體的漏區用於構成存儲節點接觸區，以透過存儲節點接觸結構與存儲電容器電連接。
然而，隨著DRAM的尺寸越來越小，電晶體採用垂直型環繞式柵極電晶體（Vertical Gate All Around transistor，簡稱VGAA transistor）可以有效縮減DRAM的尺寸，但也容易導致電晶體相連接的位元線與字元線相耦合，使得DRAM具有較大的線間寄生電容，從而對DRAM的電學性能造成不良影響。
本發明實施例提供了一種半導體結構及其製備方法，可以減小線間寄生電容，以提升半導體結構的電學性能。
本發明一些實施例提供了一種半導體結構的製備方法，其包括的步驟如下。
提供基底，在基底上形成第一淺溝槽隔離結構。第一淺溝槽隔離結構在基底內隔離出多個有源區。有源區沿第一方向延伸。第一淺溝槽隔離結構包括由下至上依次疊置的犧牲層及第一介質層。
在基底內形成多個字元線隔離槽，字元線隔離槽位於犧牲層的上方，且沿第二方向延伸，第二方向與第一方向相交。
在字元線隔離槽的側壁形成第二介質層，第二介質層內側具有貫通至基底的孔隙。
基於所述孔隙，將有源區的下部進行金屬化以形成位元線，位元線沿第一方向延伸。
基於所述孔隙，去除犧牲層，以在相鄰位元線之間形成氣隙。
在一些實施例中，半導體結構的製備方法更包括步驟如下。
在氣隙的側壁及孔隙內形成第三介質層。
去除部分第一介質層和部分第二介質層，以形成多個第一開口。
在第一開口內形成第四介質層，第四介質層具有第二開口。
基於第二開口，繼續去除部分第一介質層和部分第二介質層，以形成字元線溝槽。
在字元線溝槽的側壁形成柵介質層。
在字元線溝槽內形成柵極字元線。
在一些實施例中，在字元線溝槽的側壁形成柵介質層，包括：採用熱氧化工藝，在字元線溝槽的側壁形成柵介質層；柵介質層包括氧化矽層。
在一些實施例中，在字元線溝槽內形成柵極字元線，包括：在字元線溝槽內填充氮化鈦材料，形成柵極字元線。
在一些實施例中，形成字元線溝槽後，部分有源區被去除，以於相鄰字元線溝槽之間形成柱狀結構。在字元線隔離槽的側壁形成第二介質層之前，半導體結構的製備方法更包括：對柱狀結構的下部和上部進行離子注入，以形成源極、漏極及位於源極和漏極之間的導電溝道；其中，柵極字元線環繞導電溝道外圍。
在一些實施例中，源極、導電溝道及漏極沿柱狀結構由下至上依次排布；第一開口暴露出漏極，字元線溝槽暴露出導電溝道。
在一些實施例中，去除的第一介質層的總厚度為第一介質層的初始厚度的三分之一到三分之二。
在一些實施例中，形成字元線溝槽後，部分有源區被去除，以於相鄰字元線溝槽之間形成柱狀結構。半導體結構的製備方法更包括步驟如下。
在第二開口內填充第五介質層，第五介質層的上表面與第四介質層的上表面相平齊。
在柱狀結構的頂面形成存儲節點接觸結構。
在存儲節點接觸結構上形成存儲電容。
在一些實施例中，基於所述孔隙，將有源區的下部進行金屬化以形成位元線，包括：從所述孔隙注入金屬離子，使有源區的下部金屬化，以形成位元線；金屬離子包括鈷離子。
本發明一些實施例還提供了一種半導體結構，採用如上一些實施例中的半導體結構的製備方法製備獲得。半導體結構包括：基底及多個位元線。基底內具有多個間隔排布的有源區，有源區沿第一方向延伸。多個位元線平行間隔排布於有源區的下部，且相鄰位元線之間具有氣隙。
在一些實施例中，半導體結構更包括：絕緣隔離結構和多個柵極字元線。多個柵極字元線位於位元線上方，且沿第二方向平行間隔排布。第二方向與第一方向相交。絕緣隔離結構位於相鄰的柵極字元線之間，以及柵極字元線與位元線之間。
在一些實施例中，半導體結構更包括：柱狀結構、源極、漏極和導電溝道。柱狀結構位於有源區內，柱狀結構的底部與位元線相接觸，柱狀結構的頂部貫穿柵極字元線並延伸至柵極字元線的上方。源極位於柱狀結構內，且位於柵極字元線與位元線之間。漏極位於柱狀結構內，且位於柵極字元線的上方。導電溝道位於柱狀結構內，且位於源極與漏極之間。柵極字元線位於導電溝道外圍。
在一些實施例中，半導體結構更包括：位於導電溝道和柵極字元線之間的柵介質層。
在一些實施例中，柵極字元線的材料包括氮化鈦。
在一些實施例中，半導體結構更包括：存儲節點接觸結構和存儲電容。存儲節點接觸結構位於柱狀結構的上方，與漏極接觸連接。存儲電容位於存儲節點接觸結構的上方，與存儲節點接觸結構接觸連接。
在一些實施例中，位元線的材料包括矽化鈷。
本發明實施例在相鄰位元線之間形成氣隙，可以利用氣隙有效消除位元線與位元線之間、或位元線與柵極字元線之間的相互耦合，從而有效減小線間寄生電容，以提升半導體結構的電學性能。
為了便於理解本申請，下面將參照相關附圖對本申請進行更全面的描述。附圖中給出了本申請的實施例。但是，本申請可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使本申請的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本申請的技術領域的技術人員通常理解的含義相同。本文中在本申請的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本申請。
應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。
應當明白，儘管可使用術語第一、 第二等描述各種元件、部件、區、層、摻雜類型和/或部分，這些元件、部件、區、層、摻雜類型和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層、摻雜類型或部分與另一個元件、部件、區、層、摻雜類型或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層、摻雜類型或部分可表示為第二元件、部件、區、層或部分。
空間關係術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這裡可以用於描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語更包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。此外，器件也可以包括另外地取向(譬如，旋轉90度或其它取向)，並且在此使用的空間描述語相應地被解釋。
在此使用時，單數形式的“一”、“一個”和“所述/該”也可以包括複數形式，除非上下文清楚指出另外的方式。還應當理解的是，術語“包括/包含”或“具有”等指定所陳述的特徵、整體、步驟、操作、組件、部分或它們的組合的存在，但是不排除存在或添加一個或更多個其他特徵、整體、步驟、操作、組件、部分或它們的組合的可能性。同時，在本說明書中，術語“和/或”包括相關所列項目的任何及所有組合。
這裡參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例，這樣可以預期由於例如製造技術和/或容差導致的所示形狀的變化。因此，本發明的實施例不應當局限於在此所示的區的特定形狀，而是包括由於例如製造技術導致的形狀偏差。圖中顯示的區實質上是示意性的，它們的形狀並不表示器件的區的實際形狀，且並不限定本發明的範圍。
環繞式柵極電晶體在可微縮、高性能以及低功耗等方面更具優勢，被認為是下一代集成電路關鍵核心技術。以垂直型環繞式柵極電晶體為例，該電晶體在垂直方向上具有更多的集成自由度，可以有效減少其所占平面面積，也更易於實現多層器件間的垂直堆疊，以及透過全新的佈線方式來進一步增加集成密度。
請參閱圖1，本發明一些實施例提供了一種半導體結構，該半導體結構例如包括DRAM中的存儲單元1。存儲單元1包括：垂直型環繞式柵極電晶體2，以及位於垂直型環繞式柵極電晶體2上方並與之相連接的存儲電容3。其中，垂直型環繞式柵極電晶體2包括柱狀結構20，柱狀結構20包括自下而上設置的源極201、導電溝道202和漏極203。源極201與位元線10相連接。漏極203與存儲電容3相連接。導電溝道202的外圍設置有柵極字元線30，且導電溝道202和柵極字元線30之間設有柵介質層（圖1中未示出）。柵極字元線30中位於導電溝道202外圍周側的部分可以作為垂直型環繞式柵極電晶體2的柵極使用。
需要補充的是，請結合圖1和圖2理解，如上所述的存儲單元1可以在基底上呈陣列狀分佈，且每一行的存儲單元1與一條柵極字元線30對應連接，每一列的存儲單元1與一條位元線10相連接，以構成半導體結構。其中，多條柵極字元線30平行間隔分佈，多條位元線10平行間隔分佈。
基於此，請參閱圖3，本發明一些實施例提供了一種半導體結構的製備方法，其包括的步驟如下。
S11，提供基底，在基底上形成第一淺溝槽隔離結構。第一淺溝槽隔離結構在基底內隔離出多個有源區。有源區沿第一方向延伸。第一淺溝槽隔離結構包括由下至上依次疊置的犧牲層及第一介質層。
S12，在基底內形成多個字元線隔離槽，字元線隔離槽位於犧牲層的上方，且沿第二方向延伸，第二方向與第一方向相交。
S13，在字元線隔離槽的側壁形成第二介質層，第二介質層內側具有貫通至基底的孔隙。
S14，基於所述孔隙，將有源區的下部進行金屬化以形成位元線，位元線沿第一方向延伸。
S15，基於所述孔隙，去除犧牲層，以在相鄰位元線之間形成氣隙。
本發明實施例在相鄰位元線之間形成氣隙，可以利用氣隙有效消除位元線與位元線之間、或位元線與柵極字元線之間的相互耦合，從而減小線間寄生電容，以提升半導體結構的電學性能。
在步驟S11中，請參閱圖3中的S11及圖2、圖4a~圖4d、圖5a~圖5d，提供基底11，在基底11上形成第一淺溝槽隔離結構12。第一淺溝槽隔離結構12在基底11內隔離出多個有源區。有源區沿第一方向延伸，第一方向例如為列方向。第一淺溝槽隔離結構12包括由下至上依次疊置的犧牲層121及第一介質層122。
可選的，在基底11上形成第一淺溝槽隔離結構12，包括：在基底11上形成第一淺溝槽120，如圖4a~圖4d中所示；在第一淺溝槽120內依次沉積犧牲層121和第一介質層122，如圖5a~圖5d中所示。
在一個示例中，基底11包括但不僅限於矽襯底或矽基襯底。
在一個示例中，犧牲層121包括但不限於氮化物層，例如氮化矽層。
在一個示例中，第一介質層122包括但不限於氧化物層，例如氧化矽層。
可選的，請參閱圖4a~圖4d，在基底11上形成第一淺溝槽120，可以採用自對準雙重圖案化（Self-Aligned Double Patterning，簡稱SADP）工藝或自對準四重圖案化（Self-Aligned Quadruple Patterning，簡稱SAQP）工藝實現。
可選的，請參閱圖5a~圖5d，在第一淺溝槽120內依次沉積犧牲層121和第一介質層122之後，可以對所得結構進行化學機械研磨（Chemical Mechanical Polishing，簡稱CMP），以確保所得結構的表面平坦化。沉積工藝包括但不限於物理氣相沉積（Physical Vapor Deposition，簡稱PVD）、化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）或原子層沉積（Atomic Layer Deposition，簡稱ALD）。
在步驟S12中，請參閱圖3中的S12及圖2、圖6a~圖6d，在基底11內形成多個字元線隔離槽21，字元線隔離槽21位於犧牲層121的上方，且沿第二方向延伸，第二方向與第一方向相交。
可選的，第二方向與第一方向垂直，第二方向例如為行方向。
可選的，在基底11內形成多個字元線隔離槽21，可以採用自對準雙重圖案化（Self-Aligned Double Patterning，簡稱SADP）工藝或自對準四重圖案化（Self-Aligned Quadruple Patterning，簡稱SAQP）工藝實現。
可以理解的是，在形成字元線隔離槽21後，基底11位於有源區內的部分材料被去除，可以獲得多個柱狀結構20。
基於此，在一個示例中，請參閱圖6 a~圖6d，半導體結構的製備方法更包括：對柱狀結構20的下部和上部分別進行離子注入，以形成源極、漏極及位於源極和漏極之間的導電溝道。其中，源極位於柱狀結構20的下部，漏極位於柱狀結構20的上部。形成源極和漏極所需注入的離子類型不同，本發明實施例對此不作具體限定。此外，形成源極和漏極所需注入離子的深度，可以根據實際需求選擇設置。
可選的，請參閱圖6a~圖6d，半導體結構的製備方法更包括：在對柱狀結構20進行離子注入之前，在形成字元線隔離槽21之後的基底11的上表面沉積阻擋層210。這樣可以利用阻擋層210，對基底11的上表面進行保護，以防止基底11的上表面被離子注入所影響。
在步驟S13中，請參閱圖3中的S13及圖2、圖7a~圖7d，在字元線隔離槽21的側壁形成第二介質層22，第二介質層22的內側具有貫通至基底11的孔隙H。
在一個示例中，第二介質層22包括但不限於氧化物層，例如為氧化矽層。第二介質層22可以透過沉積工藝例如原子層沉積工藝形成。
此處，第二介質層22內側的孔隙H用於暴露基底11的部分表面，孔隙H的尺寸可以根據工藝需求選擇設置。在沉積形成第二介質層22之後，若孔隙H的尺寸小於預期尺寸，可以透過刻蝕去除部分第二介質層22的方式來達到預期尺寸。
在步驟S14中，請參閱圖3中的S14及圖2、圖8a~圖8d，基於孔隙H，將有源區的下部進行金屬化以形成位元線10，位元線10沿第一方向延伸。
在一個示例中，基於孔隙H，將有源區的下部進行金屬化以形成位元線10，包括：從孔隙H注入金屬離子，使有源區的下部金屬化，以形成位元線10。
此處，位元線10透過如上方式製備獲得，位元線10的下表面沿其延伸方向呈波浪狀。
可選的，金屬離子包括但不僅限於鈷（Co）離子。在基底11為矽襯底或矽基襯底的情況下，有源區被鈷離子金屬化後的位元線10材料為矽化鈷。如此，位元線10由金屬矽化物例如矽化鈷構成，可以具有較低的電阻，以利於提升半導體結構的電學性能。
此外，步驟S13中形成在字元線隔離槽21側壁上的第二介質層22能夠在執行步驟S14的過程中，有效保護基底11位於對應區域內的部分不被金屬離子金屬化。
在步驟S15中，請參閱圖3中的S15及圖2、圖9a~圖9d，基於孔隙H，去除犧牲層121，以在相鄰位元線10之間形成氣隙110。
在一個示例中，犧牲層121例如為氮化矽層。犧牲層121可以透過濕法刻蝕的方式去除，例如使用磷酸刻蝕溶液刻蝕。具體的，磷酸刻蝕溶液從圖9中的D-D’方向進入，然後沿B-B’方向流動，以將犧牲層121刻蝕去除。
請繼續參閱圖3，在一些實施例中，半導體結構的製備方法更包括步驟如下。
S16，在氣隙的側壁及孔隙內形成第三介質層。
S17，去除部分第一介質層和部分第二介質層，以形成多個第一開口。
S18，在第一開口內形成第四介質層，第四介質層具有第二開口。
S19，基於第二開口，繼續去除部分第一介質層和部分第二介質層，以形成字元線溝槽。
S20，在字元線溝槽的側壁形成柵介質層。
S21，在字元線溝槽內形成柵極字元線。
本發明實施例中，可以利用第三介質層有效密封相鄰位元線之間的氣隙，更好的絕緣位元線與位元線之間、或位元線與柵極字元線，從而進一步減小線間寄生電容，以提升半導體結構的電學性能。
在步驟S16中，請參閱圖3中的S16及圖2、圖10a~圖10d，在氣隙110的側壁及孔隙H內形成第三介質層23。
此處，第三介質層23可以透過沉積工藝形成，例如物理氣相沉積或原子層沉積。
可選的，孔隙H的深寬比較大，第三介質層23採用物理氣相沉積工藝形成。
可選的，孔隙H的深寬比較小，第三介質層23採用原子層沉積工藝形成。
在步驟S17中，請參閱圖3中的S17及圖2、圖11a~圖11d，去除部分第一介質層122和部分第二介質層22，以形成多個第一開口K1。
在一個示例中，第一介質層122和第二介質層22的材料相同，例如均為氧化矽層，第一介質層122和第二介質層22中待去除的部分可以透過同一道刻蝕工藝刻蝕去除。
此處，第一開口K1的形狀和尺寸，可以根據實際需求選擇設置。結合前述一些實施例可知，源極、導電溝道及漏極沿柱狀結構20由下至上依次排布；第一開口K1用於暴露出漏極。
在步驟S18中，請參閱圖3中的S18及圖2、圖12a~圖12d，在第一開口K1內形成第四介質層24，第四介質層24具有第二開口K2。
此處，第四介質層24包括但不限於氮化物層，例如為氮化矽層。第二開口K2沿厚度方向貫穿第四介質層24。
可選的，第四介質層24透過沉積工藝先形成第四介質材料層，再透過刻蝕去除的方式形成第二開口K2，從而獲得第四介質層24。第四介質材料層例如採用原子層沉積工藝形成。
本發明實施例在第一開口K1內形成具有第二開口K2的第四介質層24，可以利於第四介質層對第三介質層23位於孔隙H內部分進行有效支撐，以便於執行後續字元線溝槽的形成工藝。
在步驟S19中，請參閱圖3中的S19及圖2、圖13a~圖13d，基於第二開口K2，繼續去除部分第一介質層122和部分第二介質層22，以形成字元線溝槽25。
結合前述一些實施例可知，源極、導電溝道及漏極沿柱狀結構20由下至上依次排布，字元線溝槽25用於暴露出導電溝道。
在一個示例中，請參閱圖13b，去除的第一介質層122的總厚度T1為第一介質層122的初始厚度T0的三分之一到三分之二。可選的，T1為T0的三分之一、五分之二、二分之一、五分之三、或三分之二。
在步驟S20中，請參閱圖3中的S20及圖2、圖14a~圖14d，在字元線溝槽25的側壁形成柵介質層26。
在一個示例中，在字元線溝槽25的側壁形成柵介質層26，包括：採用熱氧化工藝，在字元線溝槽25的側壁形成柵介質層26。柵介質層26例如為氧化矽層。
可選的，請參閱圖14a~圖14d，將形成字元線溝槽25後的所得結構放置於氧化環境中，例如向形成字元線溝槽25後的所得結構通入氧化劑氣流，並將所得結構放置於高溫環境中，以使得字元線溝槽25側壁的材料由矽轉化為氧化矽。高溫環境的溫度可以根據實際需求選擇設置，本發明實施例對此不做限定。此處，基底11的上表面也容易被氧化而生成氧化層260。
在步驟S21中，請參閱圖3中的S21及圖2、圖15a~圖15d，在字元線溝槽25內形成柵極字元線30。
在一個示例中，在字元線溝槽25內形成柵極字元線30，包括：在字元線溝槽25內填充氮化鈦材料，形成柵極字元線30。
此處，氮化鈦材料可以透過原子層沉積工藝填充。並且，在填充工藝完成後，還可以透過濕法刻蝕工藝去除多餘的填充材料。
結合前述一些實施例可知，源極、導電溝道及漏極沿柱狀結構20由下至上依次排布。在形成柵極字元線30之後，柵極字元線30環繞導電溝道外圍，並且，柵極字元線30與導電溝道之間形成有前述的柵介質層26。
請繼續參閱圖3，在一些實施例中，半導體結構的製備方法更包括步驟如下。
S22，在第二開口內填充第五介質層，第五介質層的上表面與第四介質層的上表面相平齊。
S23，在柱狀結構的頂面形成存儲節點接觸結構。
S24，在存儲節點接觸結構上形成存儲電容。
在步驟S22中，請參閱圖3中的S22及圖2、圖16a~圖6d，在第二開口K2內填充第五介質層27，第五介質層27的上表面與第四介質層24的上表面相平齊。
在一個示例中，第五介質層27的材料與第四介質層24的材料相同，例如為氮化矽。
可選的，在第二開口K2內填充第五介質層27，包括：在第二開口K2內沉積第五介質材料層，並對沉積後的所得結構進行化學機械研磨，以確保第五介質層27的上表面與第四介質層24的上表面相平齊。如此，形成有第五介質層27後所得結構的上表面具有較好的表面質量，便於後續製備存儲節點接觸結構4，並確保存儲節點接觸結構4與漏極良好接觸。
在步驟S23中，請參閱圖3中的S23及圖2、圖17a、圖17b，在柱狀結構20的頂面形成存儲節點接觸結構4。
結合前述一些實施例可知，源極、導電溝道及漏極沿柱狀結構20由下至上依次排布。在形成存儲節點接觸結構4之後，存儲節點接觸結構4與漏極接觸連接。
存儲節點接觸結構4的結構可以根據實際需求選擇設置。可選的，存儲節點接觸結構4為金屬焊盤，例如鎢焊盤。從而可以確保存儲節點接觸結構4具有較低電阻值，以及較高穩定性。
在步驟S24中，請參閱圖3中的S24及圖2、圖17a、圖17b，在存儲節點接觸結構4上形成存儲電容3。
存儲電容3的結構可以根據實際需求選擇設置。可選的，存儲電容3為柱狀電容，但並不僅限於此。存儲電容3採用柱狀電容，有利於提升半導體結構中存儲電容3的分佈密度。
本發明一些實施例還提供了一種半導體結構，採用如上一些實施例中的半導體結構的製備方法製備獲得。請參閱圖1、圖2、圖17a和圖17b，半導體結構包括：基底11及多個位元線10。基底11內具有多個間隔排布的有源區，有源區沿第一方向延伸。多個位元線10平行間隔排布於有源區的下部，且相鄰位元線10之間具有氣隙110。
本發明實施例在相鄰位元線10之間設置氣隙110，可以利用氣隙110有效消除位元線10與位元線10之間、或位元線10與柵極字元線之間的相互耦合，從而有效減小線間寄生電容，以提升半導體結構的電學性能。
位元線10採用上述一些實施例中的製備方法製備獲得，位元線10的下表面沿其延伸方向呈波浪狀。此外，可選的，位元線10的材料為矽化鈷。如此，位元線10可以具有較低的電阻，以利於提升半導體結構的電學性能。
在一些實施例中，請繼續參閱圖1、圖2、圖17a和圖17b，半導體結構更包括：絕緣隔離結構5和多個柵極字元線30。多個柵極字元線30位於位元線10上方，且沿第二方向平行間隔排布。其中，第二方向與第一方向相交，例如垂直。絕緣隔離結構5位於相鄰的柵極字元線30之間，以及柵極字元線30與位元線10之間。
可選的，第一方向為列方向，第二方向為行方向。
可以理解的是，絕緣隔離結構5由位於相鄰的柵極字元線30之間，以及柵極字元線30與位元線10之間的介質層構成。因此，結合前述一些實施例中的製備方法可知，絕緣隔離結構5包括：去除部分材料後的第一介質層122、第二介質層22和第三介質層23、以及第四介質層24、第五介質層27。絕緣隔離結構5中各介質層的材料及結構，可以參見前述一些實施例中的相關描述，此處不再詳述。
本發明實施例中，可以利用絕緣隔離結構5有效密封相鄰位元線10之間的氣隙110、並對相鄰的柵極字元線30、以及柵極字元線30和位元線10進行良好絕緣，從而進一步減小線間寄生電容，以提升半導體結構的電學性能。
在一些實施例中，請繼續參閱圖1、圖2、圖17a和圖17b，半導體結構更包括：柱狀結構20、源極201、漏極203和導電溝道202。柱狀結構20位於有源區內，柱狀結構20的底部與位元線10相接觸，柱狀結構20的頂部貫穿柵極字元線30並延伸至柵極字元線30的上方。源極201位於柱狀結構20內，且位於柵極字元線30與位元線10之間。漏極203位於柱狀結構20內，且位於柵極字元線30的上方。導電溝道202位於柱狀結構20內，且位於源極201與漏極203之間。柵極字元線30位於導電溝道202外圍。半導體結構更包括：位於導電溝道202和柵極字元線30之間的柵介質層26。
結合前述一些實施例中的製備方法可知，源極201和漏極203分別透過對柱狀結構20的相應區域進行離子注入獲得。
在一個示例中，柵極字元線30的材料包括氮化鈦。柵極字元線30環繞於導電溝道202外圍。
在一個示例中，柵介質層26的材料包括氧化矽。柵介質層26可以採用熱氧化工藝形成。
在一些實施例中，請繼續參閱圖1、圖2、圖17a和圖17b，半導體結構更包括：存儲節點接觸結構4和存儲電容3。存儲節點接觸結構4位於柱狀結構20的上方，與漏極203接觸連接。存儲電容3位於存儲節點接觸結構4的上方，與存儲節點接觸結構4接觸連接。
存儲節點接觸結構4的結構可以根據實際需求選擇設置。可選的，存儲節點接觸結構4為金屬焊盤，例如鎢焊盤。從而可以確保存儲節點接觸結構4具有較低電阻值，以及較高穩定性。
存儲電容3的結構可以根據實際需求選擇設置。可選的，存儲電容3為柱狀電容，以利於提升半導體結構中存儲電容3的分佈密度。
以上所述實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。
以上所述實施例僅表達了本申請的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對申請專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本申請構思的前提下，還可以做出若干變形和改進，這些都屬於本申請的保護範圍。因此，本申請專利的保護範圍應以所附申請專利範圍為準。
1:存儲單元 2:垂直型環繞式柵極電晶體 10:位元線 3:存儲電容 20:柱狀結構 201:源極 202:導電溝道 203:漏極 30:柵極字元線 11:基底 110:氣隙 12:第一淺溝槽隔離結構 120:第一淺溝槽 121:犧牲層 122:第一介質層 210:阻擋層 21:字元線隔離槽 22:第二介質層 H:孔隙 23:第三介質層 K1:第一開口 24:第四介質層 K2:第二開口 25:字元線溝槽 26:柵介質層 260:氧化層 27:第五介質層 T1:去除的第一介質層的總厚度 T0:第一介質層的初始厚度 4:存儲節點接觸結構 5:絕緣隔離結構 S11~S24:步驟
為了更清楚地說明本申請實施例或傳統技術中的技術方案，下面將對實施例或傳統技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1為一實施例中提供的一種存儲單元的結構示意圖； 圖2為一實施例中提供的一種半導體結構中位元線和字元線的分佈示意圖； 圖3為一實施例中提供的一種半導體結構的製備方法的流程圖； 圖4a為一實施例中提供的步驟S11中形成第一淺溝槽後所得結構沿A-A’向的剖面圖； 圖4b為一實施例中提供的步驟S11中形成第一淺溝槽後所得結構沿B-B’向的剖面圖； 圖4c為一實施例中提供的步驟S11中形成第一淺溝槽後所得結構沿C-C’向的剖面圖； 圖4d為一實施例中提供的步驟S11中形成第一淺溝槽後所得結構沿D-D’向的剖面圖； 圖5a為一實施例中提供的步驟S11所得結構沿A-A’向的剖面圖； 圖5b為一實施例中提供的步驟S11所得結構沿B-B’向的剖面圖； 圖5c為一實施例中提供的步驟S11所得結構沿C-C’向的剖面圖； 圖5d為一實施例中提供的步驟S11所得結構沿D-D’向的剖面圖； 圖6a為一實施例中提供的步驟S12所得結構沿A-A’向的剖面圖； 圖6b為一實施例中提供的步驟S12所得結構沿B-B’向的剖面圖； 圖6c為一實施例中提供的步驟S12所得結構沿C-C’向的剖面圖； 圖6d為一實施例中提供的步驟S12所得結構沿D-D’向的剖面圖； 圖7a為一實施例中提供的步驟S13所得結構沿A-A’向的剖面圖； 圖7b為一實施例中提供的步驟S13所得結構沿B-B’向的剖面圖； 圖7c為一實施例中提供的步驟S13所得結構沿C-C’向的剖面圖； 圖7d為一實施例中提供的步驟S13所得結構沿D-D’向的剖面圖； 圖8a為一實施例中提供的步驟S14所得結構沿A-A’向的剖面圖； 圖8b為一實施例中提供的步驟S14所得結構沿B-B’向的剖面圖； 圖8c為一實施例中提供的步驟S14所得結構沿C-C’向的剖面圖； 圖8d為一實施例中提供的步驟S14所得結構沿D-D’向的剖面圖； 圖9a為一實施例中提供的步驟S15所得結構沿A-A’向的剖面圖； 圖9b為一實施例中提供的步驟S15所得結構沿B-B’向的剖面圖； 圖9c為一實施例中提供的步驟S15所得結構沿C-C’向的剖面圖； 圖9d為一實施例中提供的步驟S15所得結構沿D-D’向的剖面圖； 圖10a為一實施例中提供的步驟S16所得結構沿A-A’向的剖面圖； 圖10b為一實施例中提供的步驟S16所得結構沿B-B’向的剖面圖； 圖10c為一實施例中提供的步驟S16所得結構沿C-C’向的剖面圖； 圖10d為一實施例中提供的步驟S16所得結構沿D-D’向的剖面圖； 圖11a為一實施例中提供的步驟S17所得結構沿A-A’向的剖面圖； 圖11b為一實施例中提供的步驟S17所得結構沿B-B’向的剖面圖； 圖11c為一實施例中提供的步驟S17所得結構沿C-C’向的剖面圖； 圖11d為一實施例中提供的步驟S17所得結構沿D-D’向的剖面圖； 圖12a為一實施例中提供的步驟S18所得結構沿A-A’向的剖面圖； 圖12b為一實施例中提供的步驟S18所得結構沿B-B’向的剖面圖； 圖12c為一實施例中提供的步驟S18所得結構沿C-C’向的剖面圖； 圖12d為一實施例中提供的步驟S18所得結構沿D-D’向的剖面圖； 圖13a為一實施例中提供的步驟S19所得結構沿A-A’向的剖面圖； 圖13b為一實施例中提供的步驟S19所得結構沿B-B’向的剖面圖； 圖13c為一實施例中提供的步驟S19所得結構沿C-C’向的剖面圖； 圖13d為一實施例中提供的步驟S19所得結構沿D-D’向的剖面圖； 圖14a為一實施例中提供的步驟S20所得結構沿A-A’向的剖面圖； 圖14b為一實施例中提供的步驟S20所得結構沿B-B’向的剖面圖； 圖14c為一實施例中提供的步驟S20所得結構沿C-C’向的剖面圖； 圖14d為一實施例中提供的步驟S20所得結構沿D-D’向的剖面圖； 圖15a為一實施例中提供的步驟S21所得結構沿A-A’向的剖面圖； 圖15b為一實施例中提供的步驟S21所得結構沿B-B’向的剖面圖； 圖15c為一實施例中提供的步驟S21所得結構沿C-C’向的剖面圖； 圖15d為一實施例中提供的步驟S21所得結構沿D-D’向的剖面圖； 圖16a為一實施例中提供的步驟S22所得結構沿A-A’向的剖面圖； 圖16b為一實施例中提供的步驟S22所得結構沿B-B’向的剖面圖； 圖16c為一實施例中提供的步驟S22所得結構沿C-C’向的剖面圖； 圖16d為一實施例中提供的步驟S22所得結構沿D-D’向的剖面圖； 圖17a為一實施例中提供的步驟S23及S24所得結構沿A-A’向的剖面圖；並且，圖17a亦為一實施例中提供的半導體結構在A-A’向的結構示意圖； 圖17b為一實施例中提供的步驟S23及S24所得結構沿C-C’向的剖面圖；並且，圖17b亦為一實施例中提供的半導體結構在C-C’向的結構示意圖。
S11~S24:步驟

Claims (10)

  1. 一種半導體結構的製備方法，其中，包括： 提供基底，在所述基底上形成第一淺溝槽隔離結構，所述第一淺溝槽隔離結構在所述基底內隔離出多個有源區，所述有源區沿第一方向延伸；所述第一淺溝槽隔離結構包括由下至上依次疊置的犧牲層及第一介質層； 在所述基底內形成多個字元線隔離槽，所述字元線隔離槽位於所述犧牲層的上方，且沿第二方向延伸，所述第二方向與所述第一方向相交； 在所述字元線隔離槽的側壁形成第二介質層，所述第二介質層內側具有貫通至所述基底的孔隙；基於所述孔隙，將所述有源區的下部進行金屬化以形成位元線，所述位元線沿所述第一方向延伸；基於所述孔隙，去除所述犧牲層，以在相鄰所述位元線之間形成氣隙。
  2. 如請求項1所述的半導體結構的製備方法，其中，所述製備方法更包括： 在所述氣隙的側壁及所述孔隙內形成第三介質層；去除部分所述第一介質層和部分所述第二介質層，以形成多個第一開口； 在所述第一開口內形成第四介質層，所述第四介質層具有第二開口；基於所述第二開口，繼續去除部分所述第一介質層和部分所述第二介質層，以形成字元線溝槽； 在所述字元線溝槽的側壁形成柵介質層；在所述字元線溝槽內形成柵極字元線。
  3. 如請求項2所述的半導體結構的製備方法，其中，所述在所述字元線溝槽的側壁形成柵介質層，包括： 採用熱氧化工藝，在所述字元線溝槽的側壁形成柵介質層；所述柵介質層包括氧化矽層，其中，所述在所述字元線溝槽內形成柵極字元線，包括：在所述字元線溝槽內填充氮化鈦材料，形成所述柵極字元線。
  4. 如請求項2所述的半導體結構的製備方法，其中，形成所述字元線溝槽後，部分所述有源區被去除，以於相鄰所述字元線溝槽之間形成柱狀結構；在所述字元線隔離槽的側壁形成第二介質層之前，所述製備方法更包括： 對所述柱狀結構的下部和上部進行離子注入，以形成源極、漏極及位於所述源極和所述漏極之間的導電溝道；其中，所述柵極字元線環繞所述導電溝道外圍，其中，所述源極、所述導電溝道及所述漏極沿所述柱狀結構由下至上依次排布；所述第一開口暴露出所述漏極，所述字元線溝槽暴露出所述導電溝道。
  5. 如請求項2所述的半導體結構的製備方法，其中，去除的所述第一介質層的總厚度為所述第一介質層的初始厚度的三分之一到三分之二。
  6. 如請求項2所述的半導體結構的製備方法，其中，形成所述字元線溝槽後，部分所述有源區被去除，以於相鄰所述字元線溝槽之間形成柱狀結構；所述製備方法更包括： 在所述第二開口內填充第五介質層，所述第五介質層的上表面與所述第四介質層的上表面相平齊；在所述柱狀結構的頂面形成存儲節點接觸結構；在所述存儲節點接觸結構上形成存儲電容。
  7. 如請求項1至6中任一項所述的半導體結構的製備方法，其中，所述基於所述孔隙，將所述有源區的下部進行金屬化以形成位元線，包括： 從所述孔隙注入金屬離子，使所述有源區的下部金屬化，以形成所述位元線；所述金屬離子包括鈷離子。
  8. 一種半導體結構，其中，包括： 基底，所述基底內具有多個間隔排布的有源區，所述有源區沿第一方向延伸；以及，多個位元線，平行間隔排布於所述有源區的下部；相鄰位元線之間具有氣隙。
  9. 如請求項8所述的半導體結構，其中，所述半導體結構更包括： 多個柵極字元線，位於所述位元線上方，所述柵極字元線沿第二方向平行間隔排布，所述第二方向與所述第一方向相交；絕緣隔離結構，位於相鄰所述柵極字元線之間及所述柵極字元線與所述位元線之間。
  10. 如請求項9所述的半導體結構，其中，所述半導體結構更包括： 柱狀結構，位於所述有源區內；所述柱狀結構的底部與所述位元線相接觸，所述柱狀結構的頂部貫穿所述柵極字元線延伸至所述柵極字元線的上方；源極，位於所述柱狀結構內，且位於所述柵極字元線與所述位元線之間；漏極，位於所述柱狀結構內，且位於所述柵極字元線的上方；導電溝道，位於所述柱狀結構內，且位於所述源極與所述漏極之間；所述柵極字元線位於所述導電溝道外圍，所述半導體結構更包括：柵介質層，位於所述導電溝道和所述柵極字元線之間。
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