CN117998835A - 一种存储阵列、其制备方法、存储器及电子设备 - Google Patents
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Abstract
本申请公开了一种存储阵列、其制备方法、存储器及电子设备。其中，该存储阵列包括衬底，位于该衬底上的第一导电层和位于该第一导电层上方的晶体管阵列。其中，该第一导电层包括间隔排列的多条位线，且相邻位线之间具有第一空气隙结构；晶体管阵列中包括多个晶体管，每一晶体管对应连接一条位线，且每一条位线连接该多个晶体管中的至少一个晶体管。在该存储阵列中，在相邻位线之间设置第一空气隙结构，用介电常数较低的空气代替常规介质材料，可以降低介质层整体的介电常数，从而降低位线的寄生电容，降低位线的RC传输延迟，提高存储窗口，进而提高存储密度。
Description
技术领域
本申请涉及存半导体技术领域，尤其涉及一种存储阵列、其制备方法、存储器及电子设备。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着当前智能社会的数据量快速增加，对存储器的容量需求正在急速提升。这些大容量存储的应用对存储阵列的存储单元密度需求越来越高，而平面存储器受限于存储单元的物理尺寸限制，存储密度的提升逐渐停滞，因此大容量存储器已经向三维集成方向进行发展。在三维集成的存储器中，包括晶体管阵列和电容阵列，晶体管阵列用来控制电容阵列的选址与读写操作。而提高存储器容量的一个方法是增加位线(Bit Line，BL)上的电容数量，但这导致位线上的寄生电容增加，相应的存储窗口(Memory Window，MW)降低，因此降低位线的寄生电容非常重要。
发明内容
本申请提供一种存储阵列、其制备方法、存储器及电子设备，用于降低位线的寄生电容。
第一方面，本申请实施例提了一种存储阵列，该存储阵列主要包括衬底，位于该衬底上的第一导电层和位于该第一导电层上方的晶体管阵列。其中，该第一导电层包括间隔排列的多条位线，且相邻位线之间具有第一空气隙结构；晶体管阵列中包括多个晶体管，每一晶体管对应连接一条位线，且每一条位线连接该多个晶体管中的至少一个晶体管。在该存储阵列中，在相邻位线之间设置第一空气隙结构，用介电常数较低的空气代替常规介质材料，可以降低介质层整体的介电常数，从而降低位线的寄生电容，降低位线的RC传输延迟，提高存储窗口，进而提高存储密度。
示例性的，该晶体管阵列具体可以包括：依次层叠在第一导电层上方的第一介质层、第二导电层和第二介质层；第二导电层包括间隔排列的多条字线，且该多条字线与该多条位线交错设置；在每一条字线和每一条位线的交错位置处还设置有贯穿第一介质层、第二导电层和第二介质层的第一过孔，每一第一过孔内均设置有一个晶体管。
在一种可行的实现方式中，位于第一过孔中的晶体管可以包括柱状的沟道层，源极，漏极和栅氧化层。其中，源极和漏极分别位于沟道层的两端；栅氧化层围绕所述沟道层设置，字线环绕栅氧化层设置，复用为晶体管的栅极。其中，源极可以位于沟道层的底端与位线连接，从而漏极位于沟道层的顶端。或者，漏极可以位于沟道层的底端与位线连接，从而源极位于沟道层的顶端。
示例性的，沟道层可以采用半导体材料形成，例如多晶Si、非晶Si、In-Ga-Zn-O(IGZO)多元化合物、ZnO、ITO、TiO2、MoS2等半导体材料或者它们的任意组合。
示例性的，源极和漏极可以采用例如TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导电材料或者它们的任意组合形成，在此不作限定。
在一种实施例中，沟道层、源极和漏极的材料都可以为多晶Si，区别在于沟道层为轻掺杂，源极和漏极为重掺杂。
示例性的，栅氧化层可以采用SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料、叠层结构以及组合材料的叠层结构形成，在此不作限定。
示例性的，第一导电层可以采用金属等导电性材料形成，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导电材料或者它们的任意组合。
示例性的，第二导电层可以采用金属等导电性材料形成，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导电材料或者它们的任意组合。
示例性的，在本申请中，还包括堆叠于所述晶体管阵列的每一所述晶体管上的至少一个电容。电容的一端电极接晶体管，电容的另一端电极接控制端的板线。在写数据时，通过字线控制晶体管开启，然后通过位线向电容充电从而存储逻辑信息。在读取数据时，通过板线控制电容释放电荷，并拉高字线控制晶体管T开启，然后通过位线读取相应的电荷，从而得到存储信息。在本申请中，由于位线之间具有第一空气隙结构，因此位线上的寄生电容较低，可以增加每一晶体管连接的电容的数量，从而提高存储密度。
在具体实施时，晶体管的体积较大，在晶体管阵列下方设置第一空气隙结构可能会导致存储阵列整体结构不稳定。因此，示例性的，本申请中还可以包括：位于每一位线与每一第一过孔之间的金属托盘，且金属托盘在衬底的正投影覆盖第一过孔在衬底的正投影。即每一晶体管的下方均设置有一个金属托盘，用金属托盘来承载晶体管，避免由于设置第一空气隙结构导致的结构不稳定。
在一种可行的实现方式中，该存储阵列中还可以包括：位于第一导电层与第一介质层之间的第三介质层以及贯穿第三介质层的多个第二过孔；金属托盘位于第二过孔内，这样将金属托盘设置在第二介质层中，有利于金属托盘的形成。
为了增加结构的稳定性，该存储阵列还可以在相邻的位线之间且位于第一空气隙结构顶部的介质部。
示例性的，该存储阵列还可以包括：覆盖位线侧壁的阻挡层。利用阻挡层可以防止在后续形成介质部时损伤第一导电层，从而可以对第一导电层起到保护作用。
在另一种实施例中，该存储阵列中还可以包括位于相邻的金属托盘之间的第二空气隙结构，且第二空气隙结构与第一空气隙结构连通。从而可以增大存储阵列中空气隙结构的体积，从而进一步降低位线的寄生电容。
为了增加结构的稳定性，本申请中还可以包括位于相邻的金属托盘之间且位于第二空气隙结构顶部的介质部。
进一步地，该存储阵列还可以包括覆盖位线侧壁以及金属托盘侧壁的阻挡层。利用阻挡层可以防止在后续形成介质部时损伤第一导电层，从而可以对第一导电层起到保护作用。
在具体实施时，本申请中的介质部可以采低介电常数的材料形成。示例性的，该介质部的材料可以包括掺杂的二氧化硅(例如掺碳、氟等)、有机聚合物和多孔材料中至少一种。
示例性的，本申请中阻挡层的材料可以包括SiCN和SiON中至少一种，在此不作限定。
在本申请中，第一介质层、第二介质层和第三介质层的材料可以相同，也可以不相同，在此不作限定。
第二方面，本申请实施例还提供了一种存储器，该存储器可以包括控制器，以及与该控制器连接的如第一方面或第一方面的各种实施方式所述的存储阵列。具体地，控制器可以访问存储阵列，从存储阵列中读取数据或者向存储阵列写入数据。由于该存储器解决问题的原理与前述一种存储阵列相似，因此该存储器的实施可以参见前述存储阵列的实施，重复之处不再赘述。
第三方面，本申请实施例还提供了一种电子设备，该电子设备包括处理器以及与处理器耦合的存储器，存储器可以是如第二方面所述的存储器。具体地，处理器可以调用存储器中存储的软件程序，以执行相应的方法，实现电子设备的相应功能。
第四方面，本申请实施例还提供了一种存储阵列的制备方法，该制备方法可以包括以下步骤：
在衬底上形成第一导电层，其中第一导电层包括间隔排列的多条位线；
在相邻位线之间形成第一空气隙结构；
在第一导电层上方形成晶体管阵列，其中晶体管阵列中包括多个晶体管，每一晶体管对应连接一条位线，且每一条位线连接至少一个晶体管。
在一种实施例中，在第一导电层上方形成晶体管阵列可以包括：在所述第一导电层上方依次层叠第一介质层、第二导电层和第二介质层；其中，第二导电层包括间隔排列的多条字线，且多条字线与多条位线交错设置；在每一条字线和每一条位线的交错位置处，形成贯穿第一介质层、第二导电层和第二介质层的第一过孔；在每一第一过孔内的形成晶体管。
在一种可行的实现方式中，在衬底上形成第一导电层之后，在第一导电层上方形成第一介质层之前，还可以包括：在第一导电层上方形成与每一第一过孔一一对应的金属托盘，且金属托盘在衬底的正投影覆盖对应的第一过孔在衬底的正投影。
在一种可行的实现方式中，在相邻位线之间形成第一空气隙结构之后，在第一导电层上方形成与每一第一过孔一一对应的金属托盘之前，还可以包括：在第一空气隙结构的顶部形成介质部；在第一导电层上方形成第三介质层；去除第三介质层中与将要形成的金属托盘所对应的区域，形成多个第二过孔；在第一导电层上方形成与每一第一过孔一一对应的金属托盘，包括：在每一第二过孔中形成金属托盘。
示例性的，在相邻位线之间形成第一空气隙结构之后，在所述第一空气隙结构的顶部形成介质部之前，还可以包括：形成覆盖每一条所述位线的上表面以及侧壁的阻挡层；在形成多个第二过孔之后，还可以包括：去除所述第二过孔下方的所述阻挡层。
在另一种可行的实现方式中，在衬底上形成第一导电层，在相邻位线之间形成第一空气隙结构，以及在第一导电层上方形成与每一第一过孔一一对应的金属托盘；可以包括：在衬底中形成多个条形凹槽；形成填充多个条形凹槽的第一导电层，第一导电层包括多条位线，每一条形凹槽中填充一条位线；在衬底上方形成第三介质层；去除第三介质层中与将要形成的金属托盘所对应的区域，形成多个第二过孔；在每一第二过孔中形成金属托盘；去除位于相邻金属托盘之间的第三介质层，形成第二空气隙结构；去除位于相邻位线之间的衬底，形成第一空气隙结构，且第一空气隙结构与第二空气隙结构连通；在第二空气隙结构的顶部形成介质部。
示例性的，在形成第一空气隙结构之后，在第二空气隙结构的顶部形成介质部之前，还可以包括：形成覆盖位线侧壁以及金属托盘侧壁的阻挡层。
示例性的，本申请中介质部的材料可以包括掺杂的二氧化硅(例如掺碳、氟等)、有机聚合物和多孔材料中至少一种。这些材料结构疏松，采用非保型层的方法进行生长，越深的地方生长越慢，从而顶部收拢形成存在空洞的气隙结构。该方法通常是采用等离子体的方式沉积，通过调整脉冲时间、功率，以及改变反应物浓度、压力从而达到上方生长快，下方生长慢的方式。
上述第二方面至第四方面可以达到的技术效果可以参照上述第一方面中任一可能设计可以达到的技术效果说明，这里不再重复赘述。
附图说明
图1为基于BEOL的存储器的结构示意图；
图2a为本申请实施例提供的后道晶体管阵列的俯视结构示意图；
图2b为图2a所示的后道晶体管阵列沿AA’方向的剖面结构示意图；
图2c为图2a所示的后道晶体管阵列沿BB’方向的剖面结构示意图；
图3为本申请实施例提供的存储阵列对应的电路结构示意图；
图4为本申请实施例示例的一种存储阵列的剖面结构示意图；
图5为本申请实施例提供的第一导电层和第一空气隙结构的俯视结构示意图；
图6为本申请实施例示例的另一种存储阵列的剖面结构示意图；
图7为本申请实施例示例的又一种存储阵列的剖面结构示意图；
图8为本申请实施例示例的又一种存储阵列的剖面结构示意图；
图9为本申请实施例提供的金属托盘和第二空气隙结构的俯视结构示意图；
图10为本申请一种实施例提供的存储阵列的制备方法的流程示意图；
图11为本申请另一实施例提供的存储阵列的制备方法的流程示意图；
图12a至图12k为本申请一种实施例提供的制备存储阵列的各步骤对应的结构示意图；
图13为本申请又一实施例提供的存储阵列的制备方法的流程示意图；
图14a至图14k为本申请另一实施例提供的制备存储阵列的各步骤对应的结构示意图；
图15a为本申请一种实施例提供的存储阵列的立体结构示意图；
图15b为图15a所示的存储阵列沿AA’方向的剖面结构示意图；
图15c为图15a所示的存储阵列沿BB’方向的剖面结构示意图；
图16为本申请实施例提供的一种存储器的结构示意图；
图17为本申请实施例提供的一种电子设备的结构示意图；
附图标记说明：
电子设备1000；处理器2；存储器1；控制器200；晶圆衬底10；前道晶体管11；第一金属层12；存储阵列13；第二金属层14；后道晶体管阵列131；电容阵列132；第一介质层01；位线BL、第二介质层02；字线WL；第三介质层03；晶体管T；板线PL；衬底100；第一空气隙结构101；金属托盘102；介质部103；阻挡层104；第二空气隙结构105；沟道层001；源极002；漏极003；栅氧化层004。
具体实施方式
传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)是在前道使用互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)逻辑管作为存储单元的外围电路，带来的负面影响是会造成集成面积的消耗以及成本的增加，而基于后道工艺(Back end of line，BEOL)的存储器能够实现将外围电路移动到存储阵列下方，从而可以显著减少存储器裸片的占位面积。
参见图1，在基于BEOL的存储器中，主要包括晶圆衬底10、前道晶体管11、第一金属层12、存储阵列13和第二金属层14。其中存储阵列13包括后道晶体管阵列131和电容阵列132。参见图2a至图2c，后道晶体管阵列131包括：第一介质层01、多条位线BL、第二介质层02、多条字线WL、第三介质层03、多个过孔和位于每一过孔中的晶体管T。该存储阵列对应的电路结构如图3所示，该存储阵列包括多个存储单元，每一个存储单元包括一个晶体管(1Transistor，1T)和n个电容(n Conventional Capacitors，nC)，简称为1TnC，晶体管T的栅极连接字线WL，源极接位线BL，漏极接电容C的一端电极，电容C的另一端电极接控制端的板线(Plate Line，PL)。在写数据时，通过字线WL控制晶体管T开启，然后通过位线BL向电容C充电从而存储逻辑信息。在读取数据时，通过板线PL控制电容C释放电荷，并拉高字线WL控制晶体管T开启，然后通过位线BL读取相应的电荷，从而得到存储信息。为了提高存储密度，一个有效的方法是提高存储单元中电容C的数量，但是会导致位线BL上的寄生电容增加，相应的存储窗口降低，因此降低位线BL的寄生电容非常重要。
鉴于此，本申请提供了一种可以降低位线的寄生电容的存储阵列、其制备方法、存储器及电子设备。该存储器可以应用于各种数据信息存储领域中，例如，可以应用于处理器、计算机或服务器等电子设备中。当然，本申请实施例中的存储器也可以应用于其他电子设备中，此处不做限定。
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。
在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
参见图4和图5，图4为本申请实施例示例的一种存储阵列13的剖面结构示意图，图5为本申请实施例提供的第一导电层和第一空气隙结构101的俯视结构示意图。该存储阵列13主要包括衬底100，位于该衬底100上的第一导电层和位于该第一导电层上方的晶体管阵列。其中，该第一导电层包括间隔排列的多条位线BL，如图5所示，且相邻位线BL之间具有第一空气隙结构101；晶体管阵列中包括多个晶体管T，每一晶体管T对应连接一条位线BL，且每一条位线BL连接该多个晶体管T中的至少一个晶体管T。在该存储阵列13中，在相邻位线BL之间设置第一空气隙结构101，即用介电常数较低的空气代替常规介质材料，可以降低介质层整体的介电常数，从而降低位线BL的寄生电容，降低位线BL的RC传输延迟，提高存储窗口，进而增加电容的数量，提高存储密度。
示例性的，继续参见图4，该晶体管T阵列具体可以包括：依次层叠在第一导电层上方的第一介质层01、第二金属层14和第二介质层02；第二金属层14包括间隔排列的多条字线WL，且该多条字线WL与该多条位线BL交错设置；在每一条字线WL和每一条位线BL的交错位置处还设置有贯穿第一介质层01、第二金属层14和第二介质层02的第一过孔，每一第一过孔内均设置有一个晶体管T。
在一种可行的实现方式中，继续参见图4，位于第一过孔中的晶体管T可以包括柱状的沟道层001，源极002，漏极003和栅氧化层004。其中，源极002和漏极003分别位于沟道层001的两端；栅氧化层004围绕所述沟道层001设置，字线WL环绕栅氧化层004设置，复用为晶体管T的栅极。其中，源极002可以位于沟道层001的底端与位线BL连接，从而漏极003位于沟道层001的顶端。或者，漏极003可以位于沟道层001的底端与位线BL连接，从而源极002位于沟道层001的顶端。
示例性的，沟道层001可以采用半导体材料形成，例如多晶Si、非晶Si、In-Ga-Zn-O(IGZO)多元化合物、ZnO、ITO、TiO2、MoS2等半导体材料或者它们的任意组合。
示例性的，源极002和漏极003可以采用例如TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导电材料或者它们的任意组合形成，在此不作限定。
在一种实施例中，沟道层001、源极002和漏极003的材料都可以为多晶Si，区别在于沟道层001为轻掺杂，源极002和漏极003为重掺杂。
示例性的，栅氧化层004可以采用SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料、叠层结构以及组合材料的叠层结构形成，在此不作限定。
示例性的，第一导电层可以采用金属等导电性材料形成，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导电材料或者它们的任意组合。
示例性的，第二导电层可以采用金属等导电性材料形成，例如TiN、Ti、Au、W、Mo、ITO、Al、Cu、Ru、Ag等导电材料或者它们的任意组合。
示例性的，在本申请中，还包括堆叠于所述晶体管T阵列的每一所述晶体管T上的至少一个电容。对应的电路结构如图3所示。晶体管T接电容C的一端电极，电容C的另一端电极接控制端的板线PL。在写数据时，通过字线WL控制晶体管T开启，然后通过位线BL向电容C充电从而存储逻辑信息。在读取数据时，通过板线PL控制电容C释放电荷，并拉高字线WL控制晶体管T开启，然后通过位线BL读取相应的电荷，从而得到存储信息。在本申请中，由于位线BL之间具有第一空气隙结构101，因此位线BL上的寄生电容较低，可以增加每一晶体管T连接的电容的数量，从而提高存储密度。
在具体实施时，晶体管T的体积较大，在晶体管T阵列下方设置第一空气隙结构101可能会导致存储阵列13整体结构不稳定。因此，示例性的，参见图6，图6为本申请实施例示例的另一种存储阵列13的剖面结构示意图。在本申请中还可以包括：位于每一位线BL与每一第一过孔之间的金属托盘102，且金属托盘102在衬底100的正投影覆盖第一过孔在衬底100的正投影。即每一晶体管T的下方均设置有一个金属托盘102，用金属托盘102来承载晶体管T，避免由于设置第一空气隙结构101导致的结构不稳定。
在一种可行的实现方式中，参见图7，图7为本申请实施例示例的又一种存储阵列13的剖面结构示意图。该存储阵列13中还可以包括：位于第一导电层与第一介质层01之间的第三介质层03以及贯穿第三介质层03的多个第二过孔；金属托盘102位于第二过孔内，这样将金属托盘102设置在第二介质层02中，有利于金属托盘102的形成。
继续参见图7，为了增加结构的稳定性，该存储阵列13还可以在相邻的位线BL之间且位于第一空气隙结构101顶部的介质部103。
示例性的，继续参见图7，该存储阵列13还可以包括覆盖位线BL侧壁的阻挡层104。利用阻挡层104可以防止在后续形成介质部103时损伤第一导电层，从而可以对第一导电层起到保护作用。
在另一种实施例中，如图8和图9所示，图8为本申请实施例示例的又一种存储阵列13的剖面结构示意图；图9为本申请实施例提供的金属托盘102和第二空气隙结构105的俯视结构示意图。该存储阵列13中还可以包括位于相邻的金属托盘102之间的第二空气隙结构105，且第二空气隙结构105与第一空气隙结构101连通。从而可以增大存储阵列13中空气隙结构的体积，从而进一步降低位线BL的寄生电容。
继续参见图8，为了增加结构的稳定性，本申请中还可以包括位于相邻的金属托盘102之间且位于第二空气隙结构105顶部的介质部103。
继续参见图8，该存储阵列13还可以包括：覆盖位线BL侧壁以及金属托盘102侧壁的阻挡层104。利用阻挡层104可以防止在后续形成介质部103时损伤第一导电层，从而可以对第一导电层起到保护作用。
在具体实施时，本申请中的介质部103可以采低介电常数的材料形成。示例性的，该介质部103的材料可以包括掺杂的二氧化硅(例如掺碳、氟等)、有机聚合物和多孔材料中至少一种。
示例性的，本申请中阻挡层104的材料可以包括SiCN和SiON中至少一种，在此不作限定。
在本申请中，第一介质层01、第二介质层02和第三介质层03的材料可以相同，也可以不相同，在此不作限定。
基于同一技术构思，本申请实施还提供了一种存储阵列13的制备方法。参见图10，图10为本申请一种实施例提供的存储阵列13的制备方法的流程示意图。该制备方法可以包括以下步骤：
S101、在衬底100上形成第一导电层，其中第一导电层包括间隔排列的多条位线BL；
S102、在相邻位线BL之间形成第一空气隙结构101；
S103、在第一导电层上方形成晶体管T阵列，其中晶体管T阵列中包括多个晶体管T，每一晶体管T对应连接一条位线BL，且每一条位线BL连接至少一个晶体管T。
在一种实施例中，在第一导电层上方形成晶体管T阵列可以包括：在所述第一导电层上方依次层叠第一介质层01、第二导电层和第二介质层02；其中，第二导电层包括间隔排列的多条字线WL，且多条字线WL与多条位线BL交错设置；在每一条字线WL和每一条位线BL的交错位置处，形成贯穿第一介质层01、第二导电层和第二介质层02的第一过孔；在每一第一过孔内的形成晶体管T。
在一种可行的实现方式中，在衬底100上形成第一导电层之后，在第一导电层上方形成第一介质层01之前，还可以包括：在第一导电层上方形成与每一第一过孔一一对应的金属托盘102，且金属托盘102在衬底100的正投影覆盖对应的第一过孔在衬底100的正投影。
在一种可行的实现方式中，在相邻位线BL之间形成第一空气隙结构101之后，在第一导电层上方形成与每一第一过孔一一对应的金属托盘102之前，还可以包括：在第一空气隙结构101的顶部形成介质部103；在第一导电层上方形成第三介质层03；去除第三介质层03中与将要形成的金属托盘102所对应的区域，形成多个第二过孔；在第一导电层上方形成与每一第一过孔一一对应的金属托盘102，包括：在每一第二过孔中形成金属托盘102。
示例性的，在相邻位线BL之间形成第一空气隙结构101之后，在所述第一空气隙结构101的顶部形成介质部103之前，还可以包括形成覆盖每一条所述位线BL的上表面以及侧壁的阻挡层104；在形成多个第二过孔之后，还可以包括：去除所述第二过孔下方的所述阻挡层104。
在另一种可行的实现方式中，在衬底100上形成第一导电层，在相邻位线BL之间形成第一空气隙结构101，以及在第一导电层上方形成与每一第一过孔一一对应的金属托盘102；可以包括：
在衬底100中形成多个条形凹槽；
形成填充多个条形凹槽的第一导电层，第一导电层包括多条位线BL，每一条形凹槽中填充一条位线BL；
在衬底100上方形成第三介质层03；
去除第三介质层03中与将要形成的金属托盘102所对应的区域，形成多个第二过孔；
在每一第二过孔中形成金属托盘102；
去除位于相邻金属托盘102之间的第三介质层03，形成第二空气隙结构105；
去除位于相邻位线BL之间的衬底100，形成第一空气隙结构101，且第一空气隙结构101与第二空气隙结构105连通；
在第二空气隙结构105的顶部形成介质部103。
示例性的，在形成第一空气隙结构101之后，在第二空气隙结构105的顶部形成介质部103之前，还可以包括：形成覆盖位线BL侧壁以及金属托盘102侧壁的阻挡层104。
为方便理解本申请实施例提供的存储阵列13，下面结合制备方法对本申请实施例提供的上述存储阵列13进行进一步的说明。需要注意的是，下面实施例仅仅是一些优选实现方法，用于阐述本申请存储阵列13的可行性，不对申请的范围进行限制。
示例一、
参见图11，图11为本申请实施例提供的一种存储阵列13的制备方法的流程示意图。结合图12a至图12k，该制备方法可以包括以下步骤：
S201、如图12a所示，在衬底100中形成多个条形凹槽。
S202、如图12b所示，形成填充多个条形凹槽的第一导电层，第一导电层包括多条位线BL，每一条形凹槽中填充一条位线BL。
S203、如图12c所示，去除位于位线BL之间的衬底100部分，从而在相邻位线BL之间形成第一空气隙结构101。
S204、如图12d所示，形成覆盖位线BL侧壁、位线BL上表面以及第一空气隙结构101底部的阻挡层104。
S205、如图12e所示，在第一空气隙结构101的顶部形成介质部103。
示例性的，该介质部103的材料可以包括掺杂的二氧化硅(例如掺碳、氟等)、有机聚合物和多孔材料中至少一种。这些材料结构疏松，采用非保型层的方法进行生长，越深的地方生长越慢，从而顶部收拢形成存在空洞的气隙结构。该方法通常是采用等离子体的方式沉积，通过调整脉冲时间、功率，以及改变反应物浓度、压力从而达到上方生长快，下方生长慢的方式。
S206、如图12f所示，在介质部103上方形成第三介质层03。
S207、如图12g所示，去除第三介质层03中与将要形成的金属托盘102所对应的区域，形成多个第二过孔，并去除位于位线BL上表面的阻挡层104。
S208、如图12h所示，在每一第二过孔中形成金属托盘102。
S209、如图12i所示，在金属托盘102以及第三介质层03上方依次层叠第一介质层01、第二导电层和第二介质层02；其中，第二导电层包括间隔排列的多条字线WL，且多条字线WL与多条位线BL交错设置。
S210、如图12j所示，在每一条字线WL和每一条位线BL的交错位置处，形成贯穿第一介质层01、第二导电层和第二介质层02的第一过孔。
S211、如图12k所示，在每一第一过孔内的形成晶体管T。
示例二、
参见图13，图13为本申请实施例提供的一种存储阵列13的制备方法的流程示意图。结合图14a至图14k，该制备方法可以包括以下步骤：
S301、如图14a所示，在衬底100中形成多个条形凹槽。
S302、如图14b所示，形成填充多个条形凹槽的第一导电层，第一导电层包括多条位线BL，每一条形凹槽中填充一条位线BL。
S303、如图14c所示，在衬底100上方形成第三介质层03。
S304、如图14d所示，去除第三介质层03中与将要形成的金属托盘102所对应的区域，形成多个第二过孔。
S305、如图14e所示，在每一第二过孔中形成金属托盘102。
S306、如图14f所示，去除位于相邻金属托盘102之间的第三介质层03，形成第二空气隙结构105，并且去除位于相邻位线BL之间的衬底100，形成第一空气隙结构101，且第一空气隙结构101与第二空气隙结构105连通。
S307、如图14g所示，形成覆盖位线BL侧壁以及金属托盘102侧壁、以及金属托盘102上表面和第一空气隙结构101底部的阻挡层104。
S308、如图14h所示，在第二空气隙结构105的顶部形成介质部103。
示例性的，该介质部103的材料可以包括掺杂的二氧化硅(例如掺碳、氟等)、有机聚合物和多孔材料中至少一种。这些材料结构疏松，采用非保型层的方法进行生长，越深的地方生长越慢，从而顶部收拢形成存在空洞的气隙结构。该方法通常是采用等离子体的方式沉积，通过调整脉冲时间、功率，以及改变反应物浓度、压力从而达到上方生长快，下方生长慢的方式。
S309、如图14i所示，在金属托盘102以及介质部103上方依次层叠第一介质层01、第二导电层和第二介质层02；其中，第二导电层包括间隔排列的多条字线WL，且多条字线WL与多条位线BL交错设置。
S310、如图14j所示，在每一条字线WL和每一条位线BL的交错位置处，形成贯穿第一介质层01、第二导电层和第二介质层02的第一过孔，并去除第一过孔对应位置处的阻挡层104。
S311、如图14k所示，在每一第一过孔内的形成晶体管T。
示例一与示例二的主要区别在于：示例一先形成空气隙结构，再形成金属托盘102，示例二先制作金属托盘102，再形成气隙结构；示例二比示例一的金属托盘102更加稳固，空气隙结构更大。
以图15a至图15c所示的存储阵列13为例，该存储阵列13从下至上依次是衬底100、第一导电层、金属托盘102、第一介质层01、第二导电层和第二介质层02。其中，第一导电层中包括5条位线BL，第二导电层中包括3条字线WL，金属托盘102和晶体管T共15个，位线BL之间具有第一空气隙结构101，金属托盘102之间具有第二空气隙结构105。该实施例是理想状态下的气隙结构，即位线BL和金属托盘102之间全是空气。使用软件模拟仿真该实施例与图2a未使用空气隙结构和金属托盘102的实施例，结果显示该实施例的位线BL上电容相对图2a中实施例可以降低约27.3％。
相应地，参见图16，本申请实施例还提供了一种存储器1，该存储器1中包括存储阵列13和与该存储阵列13连接的用于控制该存储阵列13的控制器200，该存储阵列13包括本申请上述实施例提供的任一种存储阵列13。具体地，控制器200可以访问存储阵列13，从存储阵列13中读取数据或者向存储阵列13写入数据。由于该存储器1解决问题的原理与前述一种存储阵列13相似，因此该存储器1的实施可以参见前述存储阵列13的实施，重复之处不再赘述。
相应地，参见图17，本申请实施例还提供了一种电子设备1000，该电子设备1000包括处理器2以及与处理器2耦合的存储器1，存储器1可以是本申请上述实施例提供的任一种存储器1。具体地，处理器2可以调用存储器1中存储的软件程序，以执行相应的方法，实现电子设备1000的相应功能。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (21)
1.一种存储阵列，其特征在于，包括：
衬底；
位于所述衬底上的第一导电层；其中，所述第一导电层包括间隔排列的多条位线；
位于相邻所述位线之间的第一空气隙结构；
位于所述第一导电层上方的晶体管阵列；其中，所述晶体管阵列中包括多个晶体管，每一所述晶体管连接一条所述位线，且每一条所述位线连接至少一个所述晶体管。
2.如权利要求1所述的存储阵列，其特征在于，所述晶体管阵列具体包括：依次层叠在所述第一导电层上方的第一介质层、第二导电层和第二介质层；
所述第二导电层包括间隔排列的多条字线，且所述多条字线与所述多条位线交错设置；
在每一条所述字线和每一条所述位线的交错位置处还设置有贯穿所述第一介质层、所述第二导电层和所述第二介质层的第一过孔，每一所述第一过孔内均设置有一个所述晶体管。
3.如权利要求2所述的存储阵列，其特征在于，还包括：位于每一所述位线与每一所述第一过孔之间的金属托盘，且所述金属托盘在所述衬底的正投影覆盖所述第一过孔在所述衬底的正投影。
4.如权利要求3所述的存储阵列，其特征在于，还包括：位于所述第一导电层与所述第一介质层之间的第三介质层以及贯穿所述第三介质层的多个第二过孔；
所述金属托盘位于所述第二过孔内。
5.如权利要求4所述的存储阵列，其特征在于，还包括位于相邻的所述位线之间且位于所述第一空气隙结构顶部的介质部。
6.如权利要求5所述的存储阵列，其特征在于，还包括覆盖所述位线侧壁的阻挡层。
7.如权利要求3所述的存储阵列，其特征在于，还包括位于相邻的所述金属托盘之间的第二空气隙结构，且所述第二空气隙结构与所述第一空气隙结构连通。
8.如权利要求7所述的存储阵列，其特征在于，还包括位于相邻的所述金属托盘之间且位于所述第二空气隙结构顶部的介质部。
9.如权利要求8所述的存储阵列，其特征在于，还包括覆盖所述位线侧壁以及所述金属托盘侧壁的阻挡层。
10.如权利要求5或8所述的存储阵列，其特征在于，所述介质部的材料包括掺杂的二氧化硅、有机聚合物和多孔材料中至少一种。
11.如权利要求6或9所述的存储阵列，其特征在于，所述阻挡层的材料包括SiCN和SiON中至少一种。
12.如权利要求1-11任一项所述的存储阵列，其特征在于，还包括堆叠于所述晶体管阵列的每一所述晶体管上的至少一个电容。
13.一种存储器，其特征在于，包括控制器和与所述控制器连接的如权利要求1-12任一项所述存储阵列。
14.一种电子设备，其特征在于，包括处理器和与所述处理器耦合的如权利要求13所述的存储器。
15.一种存储阵列的制备方法，其特征在于，包括：
在衬底上形成第一导电层；其中，所述第一导电层包括间隔排列的多条位线；
在相邻所述位线之间形成第一空气隙结构；
在所述第一导电层上方形成晶体管阵列；其中，所述晶体管阵列中包括多个晶体管，每一所述晶体管对应连接一条所述位线，且每一条所述位线连接至少一个所述晶体管。
16.如权利要求15所述的制备方法，其特征在于，在所述第一导电层上方形成晶体管阵列，包括：
在所述第一导电层上方依次层叠第一介质层、第二导电层和第二介质层；其中，所述第二导电层包括间隔排列的多条字线，且所述多条字线与所述多条位线交错设置；
在每一条所述字线和每一条所述位线的交错位置处，形成贯穿所述第一介质层、所述第二导电层和所述第二介质层的第一过孔；
在每一所述第一过孔内的形成所述晶体管。
17.如权利要求16所述的制备方法，其特征在于，在所述衬底上形成所述第一导电层之后，在所述第一导电层上方形成所述第一介质层之前，还包括：
在所述第一导电层上方形成与每一所述第一过孔一一对应的金属托盘，且所述金属托盘在所述衬底的正投影覆盖对应的所述第一过孔在所述衬底的正投影。
18.如权利要求17所述的制备方法，其特征在于，在相邻所述位线之间形成第一空气隙结构之后，在所述第一导电层上方形成与每一所述第一过孔一一对应的金属托盘之前，还包括：
在所述第一空气隙结构的顶部形成介质部；
在所述第一导电层上方形成第三介质层；
去除所述第三介质层中与将要形成的所述金属托盘所对应的区域，形成多个第二过孔；
在所述第一导电层上方形成与每一所述第一过孔一一对应的金属托盘，包括：在每一所述第二过孔中形成所述金属托盘。
19.如权利要求18所述的制备方法，其特征在于，在相邻位线之间形成第一空气隙结构之后，在所述第一空气隙结构的顶部形成介质部之前，还包括：
形成覆盖每一条所述位线的上表面以及侧壁的阻挡层；
在形成多个第二过孔之后，还包括：去除所述第二过孔下方的所述阻挡层。
20.如权利要求17所述的制备方法，其特征在于，在衬底上形成第一导电层，在相邻所述位线之间形成第一空气隙结构，以及在所述第一导电层上方形成与每一所述第一过孔一一对应的金属托盘；包括：
在所述衬底中形成多个条形凹槽；
形成填充所述多个条形凹槽的第一导电层，所述第一导电层包括多条位线，每一所述条形凹槽中填充一条所述位线；
在所述衬底上方形成第三介质层；
去除所述第三介质层中与将要形成的所述金属托盘所对应的区域，形成多个第二过孔；
在每一所述第二过孔中形成所述金属托盘；
去除位于相邻所述金属托盘之间的所述第三介质层，形成第二空气隙结构；
去除位于相邻所述位线之间的所述衬底，形成所述第一空气隙结构，且所述第一空气隙结构与所述第二空气隙结构连通；
在所述第二空气隙结构的顶部形成介质部。
21.如权利要求20所述的制备方法，其特征在于，在形成所述第一空气隙结构之后，在所述第二空气隙结构的顶部形成介质部之前，还包括：
形成覆盖所述位线侧壁以及所述金属托盘侧壁的阻挡层。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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