KR20090035414A - 자기 커패시터를 구비한 디램 셀 - Google Patents

자기 커패시터를 구비한 디램 셀 Download PDF

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KR20090035414A
KR20090035414A KR1020080048539A KR20080048539A KR20090035414A KR 20090035414 A KR20090035414 A KR 20090035414A KR 1020080048539 A KR1020080048539 A KR 1020080048539A KR 20080048539 A KR20080048539 A KR 20080048539A KR 20090035414 A KR20090035414 A KR 20090035414A
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dram
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capacitor
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차이 라이 제임스
알렌 에이건 톰
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노던 라이트 세미컨덕터 코포레이션
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Abstract

본 발명은 기판과, 트랜지스터, 그리고 자기 커패시터를 포함하는 DRAM 셀에 관한 것이다. 기판은 메인 표면을 구비한 반도체 재료로 구성되고, 트랜지스터는 메인 표면에 형성되어 있으며, 자기 커패시터는 금속 층에 형성되어 있다. 트랜지스터는 기판의 메인 표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 트랜지스터는 또한, 상기 소오스 영역과 드레인 영역의 사이에 배치되어 박형 제어 유전체에 의해 상기 기판으로부터 분리되어 있는 제어 게이트를 포함한다. 자기 커패시터는 제1 전극 층과, 상기 제1 전극 층의 표면에 형성된 유전체 층, 그리고 상기 유전체 층의 표면에 형성된 제2 전극 층을 포함한다. 이러한 구성의 DRAM 셀은 밀도 증가와, 제조 공정의 간소화, 그리고 리프레시 비율(refresh rate)을 감소 또는 제거할 수 있는 효과를 갖추고 있다. 또한, 본 발명은 복수 개의 층으로 형성된 자기 커패시터를 구비하는 DRAM 셀에 관한 것이다.
DRAM 셀, 기판, 트랜지스터, 자기 커패시터, 금속 층, 전극 층, 유전체 층

Description

자기 커패시터를 구비한 디램 셀{DRAM CELL WITH MAGNETIC CAPACITOR}
본 발명은 DRAM 셀에 관한 것으로, 보다 구체적으로 설명하자면, 금속 층에 형성된 자기 커패시터를 구비한 DRAM 셀에 관한 것이다.
일 비트당 트랜지스터와 스토리지 커패시터를 포함하는 DRAM(Dynamic Random Access Memory;다이나믹 랜덤 엑세스 메모리) 셀은 전자 시스템에 있어서, 특히 컴퓨터 및 통신 시스템에 있어서 가장 중요한 스토리지 소자로 부상되고 있다. DRAM 셀의 출력 전압은 DRAM 셀의 스토리지 커패시터의 정전 용량 값에 비례하며, 따라서, 스토리지 커패시터는 인가 전압의 증감에 따라 셀의 안정적인 작동을 보장하기 위해서는 만족스러운 수준의 정전 용량 값을 갖추어야 한다.
또한, 통상의 DRAM 셀 구조에 있어서, 커패시터는 결정질 실리콘 층에 형성되는데, 이는 기타 다른 층에서 통상적으로 얻어지는 값보다 높은 정전 용량 값을 필요로 하기 때문이다. 또한, 커패시터는 통상 트랜지스터에 인접하게 배치되며, 필요한 정전 용량 값을 얻기 위해서는 웨이퍼 상의 비교적 넓은 유효 면적을 차지하여야 하는데, 이는 결국 DRAM 셀을 대형화하는 요인이 되며 각각의 비트의 크기에 영향을 미치게 된다.
그러나, DRAM의 비용을 결정하는 데 있어서 가장 큰 요인은 메모리 셀의 밀도이다. 현재 궁극적인 목표는 메모리 셀을 소형화하는 것으로서, 이는 상당 수의 메모리 셀이 단일 실리콘 웨이퍼로부터 한번에 생산될 수 있어야 함을 의미한다. 이는 수율을 향상시켜, 비용 감소를 초래할 수 있다.
이미 이러한 밀도 증가에 유용한 다양한 종류의 DRAM 메모리 셀이 존재하고 있는데, 이들 메모리 셀은 정보 제공을 위해 전하를 저장하기 위한 커패시터의 구조에 따라 구분될 수 있다. 예를 들어, 반도체 기판의 표면적 증가 없이 반도체 기판에 깊은 트렌치(trench)를 형성하는 방식으로 트렌치 타입 커패시터가 형성된다. 이러한 트렌치 타입 커패시터는 DRAM 셀의 크기를 감소시킬 수 있긴 하지만, 제조 공정이 어렵고 복잡하다는 문제가 있다.
게다가, 전술한 바와 같은 이미 유효한 메모리 셀은 고밀도의 장점을 갖추고는 있지만, 메모리를 주기적으로 리프레시(refresh)하는데 드는 비용 문제에 직면하고 있다. 메모리의 각각의 비트를 판독하여 재작성(rewrite)하기 위해서는 추가 회로가 필요하다. 이것은 DRAM 회로를 더 복잡하게 만들어, 결국 메모리가 재충전 사이클에 있을 수도 있기 때문에 시스템에 사용하기에 항상 유용한 것은 아님을 의미한다. 더욱이, 상기와 같은 추가 회로는 밀도 저하를 야기한다. 또한, 비트 값을 저장하기 위해 사용되는 커패시터가 넓은 면적을 차지하기 때문에 DRAM 메모리는 경쟁력을 유지할 수 있을 정도의 크기로 형성되지 못하고 있는 실정이다.
전술한 바와 같은 이유로, DRAM의 밀도가 증가될 수 있으며, 제조 공정이 간단하고, 리프레시 비율(refresh rate)이 감소 되어, 결국 제조 비용이 감소된, 새 로운 DRAM 셀이 요구되고 있다.
본 발명은 메모리 소자의 밀도를 증가시키며, 제조 공정을 간소화하고, 재생률을 감소시켜야 하는 요건을 만족하는 DRAM 셀에 관한 것이다.
따라서, 본 발명의 목적은 DRAM의 메모리 셀의 구조를 소형화하여, 제조 비용을 낮추며, DRAM 집적 회로의 속도를 증가시킬 수 있고, DRAM 집적 회로의 소비 전력을 감소시킬 수 있는 소형 DRAM 셀을 제공하는 것이다.
본 발명의 다른 목적은 종래의 커패시터를 자기 커패시터로 교체하고 또한 이 자기 커패시터를 금속 층에 형성함으로써 커패시터가 차지하는 면적을 감소시키는 것이다.
본 발명의 또 다른 목적은 자기 커패시터를 이용하여 DRAM 리프레시 비율(refresh rate)을 감소시키거나 제거시키는 것이다.
본 발명의 또 다른 목적은 추가의 정전 용량을 제공하도록 복수 개의 층으로 이루어진 자기 커패시터를 구비한 소형 DRAM 셀을 제공하는 것이다.
상기와 같은 목적을 달성하기 위해 안출된 것으로써 본 발명에 따른 제 1 ㅅ실시예에 따른 DRAM 셀은 메인 표면을 갖는 반도체 재료를 구비한 기판과 상기 메인 표면에 형성된 트랜지스터 그리고 상기 트랜지스터 상부에 위치한 금속 층에 형성된 자기 커패시터를 포함하는 것을 특징으로 한다.
여기서, 상기 트랜지스터는 소오스 영역과 드레인 영역 그리고 상기 소오스 영역과 드레인 영역의 사이에 배치되고 박형 제어 유전체에 의해 상기 기판과 분리되어 있는 제어 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 자기 커패시터는 제1 전극 층과 상기 제1 전극 층의 표면에 형성된 유전체 층 그리고 상기 유전체 층의 표면에 형성된 제2 전극 층을 포함하는 것을 특징으로 한다.
또한, 상기 트랜지스터와 자기 커패시터의 사이에 DRAM 셀의 배선 연결을 위한 라우팅(routing) 영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 자기 커패시터는 누출(leakage)이 적거나 전혀 없어, DRAM 리프레시 비율(refresh rate)을 감소시키거나 제거시키는 것을 특징으로 한다.
또한, 상기 DRAM 리프레시 비율(refresh rate)이 제거되는 경우 비휘발성인 것을 특징으로 한다.
그리고, 상기 DRAM 리프레시 비율(refresh rate)이 제거되는 경우 리프레시 회로(refresh circuit)가 제거되는 것을 특징으로 한다.
또한, 상기 자기 커패시터는 환경에 따른 고 준위 방사(high levels of radiation)를 견딜 수 있는 높은 정전 용량 값을 갖는 것을 특징으로 한다.
한편, 본 발명의 제 2 실시예에 따른 DRAM 셀은 메인 표면을 갖는 반도체 재료를 구비한 기판과 상기 메인 표면에 형성된 트랜지스터 그리고 상기 트랜지스터 상부에 위치한 복수 개의 층으로 형성된 자기 커패시터를 포함하며, 상기 복수 개의 층은 DRAM 셀이 보다 큰 정전 용량을 필요로 하는 경우 소정의 정전 용량을 제 공하는 것을 특징으로 한다.
여기서, 상기 트랜지스터는 소오스 영역과 드레인 영역 그리고 상기 소오스 영역과 드레인 영역의 사이에 배치되고 박형 제어 유전체에 의해 상기 기판과 분리되어 있는 제어 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 자기 커패시터는 복수 개의 전극 층 그리고 복수 개의 유전체 층을 포함하며, 상기 복수 개의 유전체 층은 상기 복수 개의 전극 층의 사이에 형성되는 것을 특징으로 한다.
또한, 상기 트랜지스터와 자기 커패시터의 사이에 DRAM 셀의 배선 연결을 위한 라우팅 영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 자기 커패시터는 누출(leakage)이 적거나 전혀 없어, DRAM 리프레시 비율(refresh rate)을 감소시키거나 제거시키는 것을 특징으로 한다.
또한, 상기 DRAM 리프레시 비율(refresh rate)이 제거되는 경우 비휘발성인 것을 특징으로 한다.
그리고, 상기 DRAM 리프레시 비율(refresh rate)이 제거되는 경우 리프레시 회로(refresh circuit)가 제거되는 것을 특징으로 한다.
또한, 상기 자기 커패시터는 환경에 따른 고 준위 방사(high levels of radiation)를 견딜 수 있는 높은 정전 용량 값을 갖는 것을 특징으로 한다.
전술한 바로부터, 본 발명의 소형 DRAM 셀은 DRAM 셀의 밀도를 증가시켜 제조 비용을 낮추어야 한다는 요구를 충족시킨다는 결론을 도출할 수 있다. 이러한 소형 DRAM 셀은 금속 층에 자기 커패시터를 형성함으로써 달성되며, DRAM 집적 회로의 속도를 증가시키는 한편 DRAM 집적 회로의 소비 전력을 감소시킬 수 있는 능력을 갖추고 있다. 이러한 개선된 속도로 인해, 메모리 셀이 SRAM을 대체하도록 사용될 수 있다. 또한, 자기 커패시터는 누출이 적거나 전혀 없어, DRAM 리프레시 비율(refresh rate)을 감소시키거나 제거시킬 수 있다. DRAM 리프레시 비율이 제거되는 경우, 리프레시 회로(refresh circuit)는 제거될 수 있으며, DRAM 셀은 비휘발성이 된다. 따라서, 본 발명은 표준 형태의 전자 메모리를 대체할 수 있다. 또한, 자기 커패시터는 고준위 방사 환경 하에서도 방사선에 강한(radiation hard) 특성을 가진다.
이하에는 본 발명의 두 개의 실시예가 설명되고 있다. 제1 실시예는 금속 층에 형성된 자기 커패시터를 구비한 DRAM 셀에 관한 것이다. 본 발명의 제1 실시예에 따르면, DRAM 셀은 기판과, 트랜지스터, 그리고 자기 커패시터를 포함한다. 기판은 메인 표면을 갖춘 반도체 재료로 구성되고, 트랜지스터가 상기 메인 표면에 형성되어 있으며, 자기 커패시터는 금속 층에 형성되어 있다. 트랜지스터는 기판의 메인 표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 트랜지스터는 또한, 소오스 영역과 드레인 영역의 사이에 배치되어 있으면서 박형 제어 유전체에 의해 기판과 분리되어 있는 제어 게이트를 포함한다. 자기 커패시터는 제1 전극 층과, 이 제1 전극 층의 표면에 형성된 유전체 층, 그리고 유전체 층의 표면에 형성된 제2 전극 층을 포함한다. 자기 커패시터는 누출(leakage)이 적거나 전혀 없 어, DRAM 리프레시 비율(refresh rate)을 감소시키거나 제거시킬 수 있다. DRAM 리프레시 비율이 제거된 경우, 리프레시 회로(refresh circuit)가 제거될 수 있으며, DRAM 셀이 비휘발성이 된다. 또한, 자기 커패시터는 환경에 따른 고 준위의 방사(high level of radiation)를 견딜 수 있는 높은 정전 용량 값을 갖추고 있다.
제2 실시예는 복수 개의 층으로 형성된 자기 커패시터를 구비한 DRAM 셀에 관한 것이다. 본 발명의 제2 실시예에 따르면, DRAM 셀은 기판과, 트랜지스터, 그리고 자기 커패시터를 포함한다. 기판은 메인 표면을 갖춘 반도체 재료로 구성되고, 트랜지스터는 상기 메인 표면에 형성되어 있으며, 자기 커패시터는 복수 개의 층으로 형성되어 있다. 트랜지스터는 기판의 메인 표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 트랜지스터는 또한, 소오스 영역과 드레인 영역의 사이에 배치되어 있으면서 박형 제어 유전체에 의해 기판과 분리되어 있는 제어 게이트를 포함한다. 자기 커패시터는 본 발명이 보다 작은 치수로 형성되거나 단일 층이 충분한 정전 용량 값을 제공하지 못하는 경우 소정의 정전 용량을 제공하도록 복수 개의 층으로 형성되어 있다.
전술한 일반적인 설명 내용 및 이하의 상세한 설명은 단지 예시로써 주어진 것으로서, 청구되고 있는 바와 같은 본 발명의 추가 설명을 제공하기 위한 것임을 이해하여야 한다.
이하 본 발명의 바람직한 실시예에 대한 참조 내용이 상세히 기술되며, 그 예가 첨부 도면에 도시되어 있다. 또한, 이들 첨부 도면 및 서술 내용에 있어서 동일하거나 유사한 부품을 지시하기 위해서는 가능한 한 동일한 도면 부호가 사용 되고 있다.
본 발명의 제1 실시예에 따른 DRAM 셀의 단면도인 도 1을 참조하면, DRAM 셀은 기판(100)과, 트랜지스터(120), 그리고 자기 커패시터(140)를 포함한다. 기판(100)은 메인 표면(102)을 갖춘 반도체 재료로 구성되어 있다. 트랜지스터(120)는 기판(100)의 메인 표면(102)에 형성된 소오스 영역(124)과 드레인 영역(126)을 포함한다. 트랜지스터(120)는 또한, 소오스 영역(124)과 드레인 영역(126)의 사이에 배치되어 있으며 박형 제어 유전체(123)에 의해 기판(100)과 분리되어 있는 제어 게이트(122)를 포함한다. 제어 게이트(122)는 폴리실리콘이며, 박형 제어 유전체(123)는 이산화규소일 수도 있다. 커패시터(140)는 제1 전극 층(142)과, 이 제1 전극 층(142)의 표면에 형성된 유전체 층(144), 그리고 이 유전체 층(144)의 표면에 형성된 제2 전극 층(146)을 포함한다.
커패시터(140)가 트랜지스터(120) 상부의 금속 층에 형성됨에 주목하여야 한다. 통상의 커패시터는 보다 높은 정전 용량 값을 얻기 위해 결정질 실리콘 층에 형성되지만, 현대의 커패시터는 금속 층에 형성되는 경우 필요한 DRAM 정전 용량 값을 얻을 수 있다. 그 결과, 자기 커패시터(140)는 금속 층(160)의 트랜지스터(120)의 상부에 형성될 수 있다. 그러나, 자기 커패시터(140)가 트랜지스터(120)의 바로 위에 형성되어야 하는 것은 아니다. 이와 같이 자기 커패시터(140)의 위치가 결정질 실리콘 층으로부터 금속 층(160)으로 이동되는 경우, DRAM 셀의 총 면적이 상당히 감소될 수 있다. 더욱이, DRAM 셀에 필요한 배선 연결부가 트랜지스터(120)와 자기 커패시터(140)의 사이에 위치한 라우팅(routing) 영역(180)에 배치되어, 보다 높은 강도를 달성할 수 있게 된다.
반도체의 금속 층에 형성된 전술한 바와 같은 자기 커패시터(140)에 의하면, DRAM 재생률(refresh rate)을 감소시키거나 배제시킬 수 있다. 자기 커패시터(140)는 표준 커패시터와 마찬가지로 정보를 저장할 수는 있지만, 누출이 적거나 전혀 없고 높은 정전 용량 값을 갖추고 있다. 이와 같이 누출이 적거나 전혀 없음에 따라 리프레시 비율이 감소 되어 시스템의 작동 시간을 연장할 수 있다. 누출은 리프레시 비율을 완전히 제거시킬 수 있을 정도까지 적어질 수도 있는데, 이 경우 리프레시 회로를 제거할 수 있게 된다. 또한, 리프레시가 전혀 필요 없는 경우, 이렇게 해서 얻어진 메모리는 전력이 소진된 후에도 그 정전 용량 값을 유지한다. 그 결과, 본 발명은 DRAM을 비휘발성 메모리로 전환하며, 플래시(flash) 메모리를 대체하도록 사용될 수 있다. 또한, 자기 커패시터(140)는 고도의 방사 환경 하에서도 방사에 강하다(radiation hard). 이것은 자기 커패시터(140)의 업셋(upset)에 필요한 에너지가 일 비트(bit)를 업셋하기 위한 최대 방사 사양보다 상당히 높아야 하기 때문이다. 그러나, 메모리를 유지하기 위해 저장된 자기 커패시터(140)의 정전 용량은 환경의 영향에 따른 상당한 방사를 견딜 수 있을 만큼 충분히 높으며, 따라서, 자기 커패시터(140)는 방사에 강하다(radiation hard).
또한, 현대의 커패시터의 정전 용량 값은 3,000 이상의 유전 상수와, 보다 박형의 유전체 및 표면 거칠기와 같은 조건에 의해 상당히 증가 되어 왔다. 이것은 자기 커패시터(140)로 하여금 트랜지스터(120)보다 적은 공간을 차지할 수 있도록 한다. 트랜지스터(120)의 게이트 길이가 매우 짧긴 하지만, 자기 커패시 터(140)는 접점(129, 130)과 제어 게이트(122) 그리고 확산 영역(121)을 포함하는 전체 트랜지스터(120)에 상당하는 면적을 갖추고 있다.
이제, 본 발명의 바람직한 제2 실시예에 따른 DRAM 셀의 단면도인 도 2를 참조하면, DRAM 셀은 기판(200)과, 트랜지스터(220), 그리고 자기 커패시터(240)를 포함한다. 기판(200)은 메인 표면(202)을 갖춘 반도체 재료로 구성되어 있다. 트랜지스터(220)는 기판(200)의 메인 표면(202)에 형성된 소오스 영역(224)과 드레인 영역(226)을 포함한다. 트랜지스터(220)는 또한, 소오스 영역(224)과 드레인 영역(226)의 사이에 배치되어 있으며 박형 제어 유전체(223)에 의해 기판(200)과 분리되어 있는 제어 게이트(222)를 포함한다. 제어 게이트(222)는 폴리실리콘이며, 박형 제어 유전체(223)는 이산화규소일 수도 있다.
현대의 커패시터는 금속 층에 형성되는 경우 필요한 DRAM 정전 용량 값을 얻을 수 있다. 그 결과, 자기 커패시터(240)는 트랜지스터(220)의 상부에 형성될 수 있다. 그러나, 자기 커패시터(240)가 트랜지스터(220)의 바로 위에 형성되어야 하는 것은 아니다. 자기 커패시터(240)가 금속 층에 형성되는 경우, DRAM 셀의 총 면적이 상당히 감소 될 수 있다.
커패시터(240)가 제1 전극 층(241)과, 제3 전극 층(243), 그리고 제5 전극 층(245)을 포함하는 복수 개의 층으로 형성될 수 있음에 주목하여야 한다. 커패시터가 단일 층의 정전 용량 값으로는 충분한 정전 용량을 제공하지 않는 경우, 소정의 정전 용량을 제공하기 위해 복수 개의 층이 마련될 수 있다. 또한, 본 발명은 트랜지스터의 크기에 대해 상대적인 커패시터의 크기가 동일한 값을 기준으로 유지 되기 때문에 DRAM 셀의 크기가 보다 작은 치수로 크기가 감소 될 수 있도록 한다. 트랜지스터의 크기가 작아질수록, 트랜지스터가 취급할 수 있는 전류의 양도 적어진다. 즉, DRAM 셀이 트랜지스터의 크기에 비해 보다 많은 양의 정전 용량을 필요로 하는 경우, 커패시터는 추가의 정전 용량을 제공하도록 복수 개의 층으로 형성될 수 있다. 이렇게 해서, 전술한 바와 같은 제2 실시예에 있어서는, 제1 전극 층(241)과, 제3 전극 층(243), 그리고 제5 전극 층(245)이 배치되어 트랜지스터(220)에 소정의 정전 용량을 제공할 수 있다.
더욱이, DRAM 셀용의 필요한 배선 연결부가 트랜지스터(220)와 자기 커패시터(240)의 사이에 위치한 라우팅(routing) 영역(280)에 배치되어, 보다 높은 강도를 달성할 수 있다. 마지막으로, 현대의 커패시터의 정전 용량 값은 3,000 이상의 유전 상수와, 보다 박형의 유전체 및 표면 거칠기와 같은 조건에 의해 상당히 증가 되어 왔다. 이것은 자기 커패시터(240)로 하여금 트랜지스터(220)보다 적은 공간을 차지할 수 있도록 한다. 트랜지스터(220)의 게이트 길이가 매우 짧긴 하지만, 자기 커패시터(240)는 접점(229, 230)과 제어 게이트(222) 그리고 확산 영역(221)을 포함하는 전체 트랜지스터(220)에 상당하는 면적을 구비함에 주목하여야 한다.
전술한 제1 실시예와 제2 실시예의 차이를 들자면, 제2 실시예의 커패시터는 본 발명이 보다 작은 치수로 크기가 감소 되거나 단일 층이 충분한 정전 용량을 제공하지 못하는 경우 소정의 정전 용량을 제공하도록 복수 개의 층으로 구축된다는 점이다.
당해 분야에서 통상의 지식을 가진 자라면, 본 발명의 영역 또는 정신을 벗 어남이 없이 본 발명의 구조에 대한 다양한 수정예 및 변형예가 이루어질 수 있음을 이해할 수 있을 것이다. 전술한 설명 내용은 이하의 특허청구범위 및 그 등가물의 영역 내에 속하는 본 발명의 수정예 및 변형예를 포함하는 것임을 이해하여야 한다.
첨부 도면은 본 발명을 보다 잘 이해할 수 있도록 하기 위해 제공된 것으로서, 본 명세서에 포함되어 명세서의 일부를 구성하고 있다. 이들 도면에는 본 발명의 실시예가 도시되어 있으며, 이하의 서술 내용과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 DRAM 셀의 측단면도.
도 2는 본 발명의 바람직한 제2 실시예에 따른 DRAM 셀의 측단면도.
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 기판 120, 220 : 트랜지스터
140, 240 : 자기 커패시터 122, 222 : 제어 게이트
123, 223 : 박형 제어 유전체 124, 224 : 소오스 영역 126, 226 : 드레인 영역 129, 130, 229, 230: 접점
144 : 유전체 층 160 : 금속층
241: 제1 전극층 242: 제2 유전층
243: 제3 전극층 244: 제4 유전층
245: 제5 전극층

Claims (16)

  1. 메인 표면을 갖는 반도체 재료를 구비한 기판과;
    상기 메인 표면에 형성된 트랜지스터; 그리고
    상기 트랜지스터 상부에 위치한 금속 층에 형성된 자기 커패시터를 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
  2. 제1항에 있어서, 상기 트랜지스터는,
    소오스 영역과;
    드레인 영역; 그리고
    상기 소오스 영역과 드레인 영역의 사이에 배치되고 박형 제어 유전체에 의해 상기 기판과 분리되어 있는 제어 게이트를 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
  3. 제1항에 있어서, 상기 자기 커패시터는,
    제1 전극 층과;
    상기 제1 전극 층의 표면에 형성된 유전체 층; 그리고
    상기 유전체 층의 표면에 형성된 제2 전극 층을 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
  4. 제1항에 있어서, 상기 트랜지스터와 자기 커패시터의 사이에 디램(DRAM) 셀의 배선 연결을 위한 라우팅(routing) 영역을 더 포함하는 것을 특징으로 하는 ㄷ디램(DRAM) 셀.
  5. 제1항에 있어서, 상기 자기 커패시터는 누출(leakage)이 적거나 전혀 없어, 디램(DRAM) 리프레시 비율(refresh rate)을 감소시키거나 제거시키는 것을 특징으로 하는 디램(DRAM) 셀.
  6. 제5항에 있어서, 상기 디램(DRAM) 리프레시 비율(refresh rate)이 제거되는 경우 비휘발성인 것을 특징으로 하는 디램(DRAM) 셀.
  7. 제5항에 있어서, 상기 디램(DRAM) 리프레시 비율(refresh rate)이 제거되는 경우 리프레시 회로(refresh circuit)가 제거되는 것을 특징으로 하는 디램(DRAM) 셀.
  8. 제1항에 있어서, 상기 자기 커패시터는 환경에 따른 고 준위 방사(high levels of radiation)를 견딜 수 있는 높은 정전 용량 값을 갖는 것을 특징으로 하는 디램(DRAM) 셀.
  9. 메인 표면을 갖는 반도체 재료를 구비한 기판과;
    상기 메인 표면에 형성된 트랜지스터; 그리고
    상기 트랜지스터 상부에 위치한 복수 개의 층으로 형성된 자기 커패시터를 포함하며,
    상기 복수 개의 층은 디램(DRAM) 셀이 보다 큰 정전 용량을 필요로 하는 경우 소정의 정전 용량을 제공하는 것을 특징으로 하는 디램(DRAM) 셀.
  10. 제9항에 있어서, 상기 트랜지스터는,
    소오스 영역과;
    드레인 영역; 그리고
    상기 소오스 영역과 드레인 영역의 사이에 배치되고 박형 제어 유전체에 의해 상기 기판과 분리되어 있는 제어 게이트를 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
  11. 제9항에 있어서, 상기 자기 커패시터는,
    복수 개의 전극 층; 그리고
    복수 개의 유전체 층을 포함하며,
    상기 복수 개의 유전체 층은 상기 복수 개의 전극 층의 사이에 형성되는 것을 특징으로 하는 디램(DRAM) 셀.
  12. 제9항에 있어서, 상기 트랜지스터와 자기 커패시터의 사이에 디램(DRAM) 셀 의 배선 연결을 위한 라우팅 영역을 더 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
  13. 제9항에 있어서, 상기 자기 커패시터는 누출(leakage)이 적거나 전혀 없어, 디램(DRAM) 리프레시 비율(refresh rate)을 감소시키거나 제거시키는 것을 특징으로 하는 디램(DRAM) 셀.
  14. 제13항에 있어서, 상기 디램(DRAM) 리프레시 비율(refresh rate)이 제거되는 경우 비휘발성인 것을 특징으로 하는 디램(DRAM) 셀.
  15. 제13항에 있어서, 상기 디램(DRAM) 리프레시 비율(refresh rate)이 제거되는 경우 리프레시 회로(refresh circuit)가 제거되는 것을 특징으로 하는 디램(DRAM) 셀.
  16. 제9항에 있어서, 상기 자기 커패시터는 환경에 따른 고 준위 방사(high levels of radiation)를 견딜 수 있는 높은 정전 용량 값을 갖는 것을 특징으로 하는 디램(DRAM) 셀.
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