KR20090033784A - 금속층에 형성된 캐패시터를 구비한 디램 셀 - Google Patents
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Abstract
디램 셀은 기판, 트랜지스터 그리고 캐패시터를 포함한다. 상기 기판은 메인 표면을 구비한 반도체 물질로 구성되고, 상기 트랜지스터는 상기 메인표면에 형성되며, 상기 캐패시터는 금속층으로 형성된다. 상기 트랜지스터는 상기 기판의 메인 표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 또한, 상기 트랜지스터는 상기 소오스 영역과 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 기판으로부터 이격되는 제어 게이트를 포함한다. 상기 캐패시터는 제1 전극층, 제1 전극층의 표면 상에 형성된 유전층, 그리고 상기 유전층의 표면 상에 형성된 제2 전극층을 포함한다. 상기와 같은 디램 셀은 밀도를 증가시키고 제조공정을 단순화시킨다. 또한, 다중층으로 형성된 캐패시터를 구비하는 디램(DRAM) 셀이 제공된다.
디램 셀, 기판, 트랜지스터, 캐패시터, 금속층
Description
본 발명은 디램 셀에 관한 것이다. 더욱 상세하게는, 본 발명은 금속층으로 형성된 캐패시터를 구비한 디램 셀에 관한 것이다.
비트당 하나의 트랜지스터와 하나의 저장 캐패시터를 포함하는 동적 랜덤 액세스 메모리(디램(DRAM))는 전자 시스템, 특히 컴퓨터 및 통신 시스템에서 가장 중요한 저장 요소가 되어 왔다. 디램 셀의 출력 전압은 디램 셀의 저장 캐패시터의 캐패시턴스값에 비례하고, 따라서 저장 캐패시터는 인가 전압이 축소됨에 따라 셀의 안정적인 작동을 확보하도록 충분한 캐패시턴스값을 가져야 한다.
더욱이, 종래의 디램 셀 구조에 있어서, 캐패시터는 결정 실리콘층으로 형성되는데, 이는 그 이외의 층에서 통상적으로 얻어지는 것보다 더 높은 값의 캐패시턴스가 요구되기 때문이다. 또한, 캐패시터는 통상적으로 트랜지스터에 인접하여 위치하고, 필요로 하는 캐패시턴스값들을 얻기 위해 웨이퍼 상에서 상대적으로 넓고 비중있는 영역을 차지한다. 이는 디램 셀의 크기를 증가시키고, 각 비트의 크기에 좋지 않은 영향을 미친다.
한편, 디램 가격의 주된 결정요소는 메모리 셀의 밀도이다. 소형화된 메모리 셀들을 가지는 것이 목표이며, 이는 더 많은 메모리 셀들을 하나의 실리콘 웨이퍼로부터 한번에 제조해낼 수 있다는 것을 의미한다. 이에 의해 수율이 향상될 수 있고, 따라서 비용이 감소된다.
밀도를 증가시킬 수 있도록 이미 상용화된 여러 형태의 디램 메모리 셀들이 존재하고, 이러한 메모리 셀들은 정보 전하를 저장하기 위한 캐패시터의 구조에 따라 나뉠 수 있다. 예를 들어, 트랜치형 캐패시터는 반도체 기판의 표면적을 늘리지 않고 반도체 기판에 깊은 트랜치를 형성함으로써 이루어진다. 이러한 트랜치형 캐패시터는 디램셀의 크기를 줄일 수 있지만, 제조공정이 어렵고 복잡하다.
상술한 이유들로 인해, 디램의 밀도가 증가될 수 있고 공정이 단순화되어 제조비용을 감소시킬 수 있는 새로운 디램 셀이 요구되고 있다.
본 발명은 메모리 장치의 밀도 증가와 제조공정의 단순화 요구를 만족시키는 디램 셀에 관한 것이다.
따라서, 본 발명의 목적은 디램에서 메모리 셀들의 구조를 소형화함으로써 제조비용을 낮추고, 디램 집적회로의 속도를 증가시키며, 누설과 디램 집적회로에 의해 소비되는 전력을 감소시킬 수 있는 소형 디램 셀을 제공하는 것이다.
본 발명의 다른 목적은 캐패시터를 금속층으로 형성시킴으로써 캐패시터가 차지하는 면적을 감소시키는 것이다.
본 발명의 또 다른 목적은 추가적인 캐패시턴스를 제공하기 위해 다중층으로 형성된 캐패시터를 구비하는 또 다른 소형 디램 셀을 제공하는 것이다.
상기와 같은 목적을 달성하기 위해 본 발명의 제 1 실시예에 따른 DRAM 셀은메인표면을 구비한 반도체 물질을 가지는 기판과 상기 메인표면에 형성된 트랜지스터 그리고 상기 트랜지스터의 상부에 위치하는 금속층에 형성된 캐패시터를 포함하는 것을 특징으로 한다.
여기서, 상기 트랜지스터는 소오스 영역과 드레인 영역 그리고 상기 소오스 영역과 상기 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 캐패시터는 제1 전극층과 상기 제1 전극층의 표면 상에 형성된 유전층 그리고 상기 유전층의 표면 상에 형성된 제2 전극층을 포함하는 것을 특징으로 한다.
또한, 상기 디램 셀의 배선 연결을 위해 상기 트랜지스터와 상기 캐패시터 사이에 라우팅 영역을 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 제 2 실시예에 따른 DRAM 셀은 메인표면을 구비한 반도체 물질로 형성된 기판과 상기 메인표면에 형성된 트랜지스터 그리고 상기 트랜지스터의 상부에 위치하는 다수의 금속층으로 형성된 캐패시터를 포함하고, 상기 다수의 금속층은 상기 디램 셀이 더 높은 캐패시턴스를 필요로 하는 경우 소정의 캐패시턴스를 제공하는 것을 특징으로 한다.
여기서, 상기 트랜지스터는 소오스 영역과 드레인 영역 그리고 상기 소오스 영역과 상기 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 캐패시터는 다수의 전극층과 다수의 유전층을 포함하고,
상기 다수의 유전층은 상기 다수의 전극층 사이에 형성되는 것을 특징으로 한다.
또한, 상기 디램 셀의 배선연결을 위해 상기 트랜지스터와 상기 캐패시터 사이에 라우팅 영역을 더 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 소형 디램 셀은 디램 셀의 밀도 증가에 대한 요구를 만족시킴으로써 제조비용을 낮출 수 있다. 소형 디램 셀은 캐패시터를 금속층에 형성시킴으로써 달성될 수 있고, 디램 집적회로의 속도를 증가시키며 누설과 디램 집적회로에 의해 소비되는 전력을 감소시킬 수 있다.
본 발명의 두 실시예를 설명하기로 한다. 제1 실시예는 금속층으로 형성된 캐패시터를 구비하는 디램 셀이다. 본 발명의 제1 실시예에 따르면, 디램 셀은 기판, 트랜지스터 그리고 캐패시터를 포함한다. 상기 기판은 메인표면을 구비한 반도체 물질로 구성되고, 상기 트랜지스터는 메인표면에 형성되며, 상기 캐패시터는 상기 트랜지스터 상부의 금속층에 형성된다. 상기 트랜지스터는 기판의 메인표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 또한, 상기 트랜지스터는 상기 소 오스 영역과 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함한다. 상기 캐패시터는 제1 전극층, 제1 전극층의 표면 상에 형성된 유전층, 그리고 유전층의 표면 상에 형성된 제2 전극층을 포함한다.
제2 실시예는 다중층으로 형성된 캐패시터를 구비하는 디램 셀이다. 본 발명의 제2 실시예에 따르면, 디램 셀은 기판, 트랜지스터 그리고 캐패시터를 포함한다. 상기 기판은 메인표면을 구비한 반도체 물질로 구성되고, 상기 트랜지스터는 메인표면에 형성되며, 상기 캐패시터는 다중 금속층에 형성된다. 트랜지스터는 상기 기판의 메인표면에 형성된 소오스 영역과 드레인 영역을 포함한다. 또한, 상기 트랜지스터는 상기 소오스 영역과 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함한다. 본 발명이 더 작은 부피로 축소되거나 단일의 층으로 충분한 캐패시턴스를 제공하지 못할 때 원하는 캐패시턴스를 제공할 수 있도록 캐패시터가 다중층으로 형성된다.
전술한 본 발명의 일반적인 설명과 아래의 상세한 설명은 예시적인 것으로, 청구범위에 기재된 본 발명에 대한 부가적 설명을 제공하기 위한 것이라는 점을 알아야 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 동일하거나 유사한 부분은 가능한 경우 도면과 설명에서 동일한 참조번호로 표시하기로 한다.
도1을 참조한다. 도1은 본 발명의 제1 실시예에 따른 디램 셀의 단면도이다. 디램 셀은 기판(100), 트랜지스터(120) 그리고 캐패시터(140)를 포함한다. 상기 기판(100)은 메인표면(102)을 구비한 반도체 물질로 구성된다. 상기 트랜지스터(120)는 기판(100)의 메인표면(102)에 형성된 소오스 영역(124)과 드레인 영역(126)을 포함한다. 또한, 상기 트랜지스터(120)는 소오스 영역(124)과 드레인 영역(126) 사이에 위치하고 박형의 제어 유전체(123)에 의해 상기 기판(100)으로부터 이격되는 제어 게이트(122)를 포함한다. 상기 제어 게이트(122)는 다결정 실리콘(polysilicon)이고, 박형의 제어 유전체(123)는 이산화 실리콘(silicon dioxide)일 수 있다. 캐패시터(140)는 제1 전극층(142), 제1 전극층(142)의 표면 상에 형성된 유전층(144), 그리고 유전층(144)의 표면 상에 형성된 제2 전극층(146)을 포함한다.
상기 캐패시터(140)가 상기 트랜지스터(120) 상부의 금속층에 형성된다는 점을 주목할 필요가 있다. 종래의 캐패시터는 더 높은 값의 캐패시턴스를 얻기 위해 결정 실리콘층에 형성된다. 그러나, 최근의 캐패시터는 금속층에 형성될 때, 필요로 하는 디램 캐패시턴스값을 얻을 수 있다. 그에 따라, 캐패시터(140)는 트랜지스터(120)의 상부 금속층에 형성될 수 있다. 그러나, 캐패시터(140)는 트랜지스터(120)의 상측에 바로 형성될 필요는 없다. 캐패시터(140)가 결정 실리콘층에서 금속층으로 이동될 때, 디램 셀의 전체 면적은 상당히 감소될 수 있다. 게다가, 디램 셀에서 필요한 배선연결구조는 트랜지스터(120)와 캐패시터(140) 사이에 위치하는 라우팅 영역(180)에 배치될 수 있으며, 이에 의해 더 큰 강도를 얻을 수 있게 된다.
또한, 최근 캐패시터의 캐패시턴스값은 3000 이상의 유전상수, 더 얇은 유전체 및 표면거칠기를 가지고 획기적으로 증가되어 왔다. 이에 의해, 캐패시터(140)는 트랜지스터(120)보다 공간을 덜 차지할 수 있게 된다. 트랜지스터(120)의 게이트 길이가 매우 짧더라도 캐패시터(140)는 접점(129, 130), 제어 게이트(122) 및 확산 영역(121)을 포함하는 전체 트랜지스터(120)를 위한 면적을 가짐을 주목한다.
도2를 참조한다. 도2는 본 발명의 제2 실시예에 따른 디램 셀의 단면도이다. 디램 셀은 기판(200), 트랜지스터(220) 그리고 캐패시터(240)로 이루어진다. 기판(200)은 주표면(202)과 함께 반도체 물질로 구성된다. 트랜지스터(220)는 기판(200)의 주표면(202)에 형성된 소오스 영역(224)과 드레인 영역(226)을 포함한다. 또한, 트랜지스터(220)는 소오스 영역(224)과 드레인 영역(226) 사이에 위치하고 박형의 제어 유전체(223)에 의해 기판(200)으로부터 이격되는 제어 게이트(222)를 포함한다. 제어 게이트(222)는 다결정 실리콘(polysilicon)이고, 박형의 제어 유전체(223)는 이산화 실리콘(silicon dioxide)일 수 있다. 캐패시터(240)는 제1 전극층(241), 제1 전극층(241)의 표면 상에 형성된 제2 유전층(242), 제2 유전층(242)의 표면 상에 형성된 제3 전극층(243), 제3 전극층(243)의 표면 상에 형성된 제4 유전층(244), 그리고 제4 유전층(244)의 표면 상에 형성된 제5 전극층(245)을 포함한다.
최근의 캐패시터는 금속층에 형성될 때, 필요로 하는 디램 캐패시턴스값을 얻을 수 있다. 그에 따라, 캐패시터(240)는 트랜지스터(220)의 상측에 형성될 수 있다. 그러나, 캐패시터(240)는 트랜지스터(220)의 상측에 바로 형성될 필요는 없 다. 캐패시터(240)가 금속층으로 형성될 때, 디램 셀의 전체 면적은 상당히 감소될 수 있다.
캐패시터(240)는 제1 전극층(241), 제3 전극층(243) 및 제5 전극층(245)으로 된 다중 금속층으로 형성됨을 주목할 필요가 있다. 캐패시터가 단일층의 캐패시턴스로 충분한 캐패시턴스를 제공하지 않는 경우에는 원하는 캐패시턴스를 제공하도록 다중층이 배치될 수 있다. 이에 더하여, 트랜지스터 크기에 대한 상대적인 캐패시터 크기가 대략 동일하게 유지되기 때문에, 본 발명에 따르면 더 작은 부피로 축소될 수 있다. 트랜지스터의 크기가 더 작아질수록 트랜지스터가 처리할 수 있는 전류의 양 또한 더 작아진다. 이것은 디램 셀이 트랜지스터의 크기에 대해 상대적으로 더 큰 캐패시턴스값을 필요로 할 때 그러하다. 캐패시터는 추가적인 캐패시턴스를 제공하도록 다중 금속층으로 형성될 수 있다. 따라서, 제2 실시예에 있어서, 제1 전극층(241), 제3 전극층(243) 및 제5 전극층(245)은 소정의 캐패시턴스를 트랜지스터(220)에 제공하도록 배치된다.
게다가, 디램 셀에서 필요한 배선연결구조는 트랜지스터(220)와 캐패시터(240) 사이에 위치하는 라우팅 영역(280)에 배치될 수 있으며, 이에 의해 더 큰 강도를 얻을 수 있게 된다. 최근 캐패시터의 캐패시턴스값은 3000 이상의 유전상수, 더 얇은 유전체 및 표면거칠기를 가지고 획기적으로 증가되어 왔다. 이에 의해, 캐패시터(240)는 트랜지스터(220)보다 공간을 덜 차지할 수 있게 된다. 트랜지스터(220)의 게이트 길이가 매우 짧더라도 캐패시터(240)는 접점(229, 230), 제어 게이트(222) 및 확산 영역(221)을 포함하는 전체 트랜지스터(220)를 위한 면적을 가짐을 주목한다.
제1 실시예와 제2 실시예 사이의 차이점은 본 발명이 더 작은 부피로 축소되거나 단일의 층으로 충분한 캐패시턴스를 제공하지 못할 때 원하는 캐패시턴스를 제공할 수 있도록 제2 실시예의 캐패시터가 다중층으로 형성된다는 것이다.
당업자라면 본 발명의 권리범위 또는 기술적 사상을 벗어나지 않는 범위에서 상술한 본 발명의 실시예에 대한 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위와 그것과 균등한 것들에 속하는 모든 수정 및 변경을 포함하는 것이다.
첨부된 도면은 본 발명의 이해를 돕기 위해 포함된 것으로 본 출원에 포함되어 그 일부를 구성하고 있다. 도면은 본 발명의 실시예를 보여주는 것으로 상세한 설명과 함께 본 발명의 원리를 설명하는데 이용된다.
도1은 본 발명의 제1 실시예에 따른 디램 셀의 측단면도이다.
도2는 본 발명의 제2 실시예에 따른 디램 셀의 측단면도이다.
**도면의 주요 부분에 대한 부호의 설명**
100, 200: 기판 102, 202: 주표면
120, 220: 트랜지스터 121, 221: 확산 영역
122, 222: 제어 게이트 123, 223: 제어 유전체
124, 224: 소오스 영역 126, 226: 드레인 영역
129, 130, 229, 230: 접점 140, 240: 캐패시터
142: 제1 전극층 144: 유전층
146: 제2 전극층 180, 280: 라우팅 영역
241: 제1 전극층 242: 제2 유전층
243: 제3 전극층 244: 제4 유전층
245: 제5 전극층
Claims (8)
- 메인표면을 구비한 반도체 물질을 가지는 기판;상기 메인표면에 형성된 트랜지스터; 그리고상기 트랜지스터의 상부에 위치하는 금속층에 형성된 캐패시터로 이루어지는 것을 특징으로 하는 디램(DRAM) 셀.
- 제1항에 있어서,상기 트랜지스터는소오스 영역;드레인 영역; 그리고상기 소오스 영역과 상기 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
- 제1항에 있어서,상기 캐패시터는제1 전극층;상기 제1 전극층의 표면 상에 형성된 유전층; 그리고상기 유전층의 표면 상에 형성된 제2 전극층을 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
- 제1항에 있어서,상기 디램 셀의 배선 연결을 위해 상기 트랜지스터와 상기 캐패시터 사이에 라우팅 영역을 더 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
- 메인표면을 구비한 반도체 물질로 형성된 기판;상기 메인표면에 형성된 트랜지스터; 그리고상기 트랜지스터의 상부에 위치하는 다수의 금속층으로 형성된 캐패시터를 포함하고,상기 다수의 금속층은 상기 디램(DRAM) 셀이 더 높은 캐패시턴스를 필요로 하는 경우 소정의 캐패시턴스를 제공하는 것을 특징으로 하는 디램(DRAM) 셀.
- 제5항에 있어서,상기 트랜지스터는소오스 영역과;드레인 영역; 그리고상기 소오스 영역과 상기 드레인 영역 사이에 위치하고 박형의 제어 유전체에 의해 상기 기판으로부터 이격되는 제어 게이트를 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
- 제5항에 있어서,상기 캐패시터는다수의 전극층과 다수의 유전층을 포함하고,상기 다수의 유전층은 상기 다수의 전극층 사이에 형성되는 것을 특징으로 하는 디램(DRAM) 셀.
- 제5항에 있어서,상기 디램 셀의 배선연결을 위해 상기 트랜지스터와 상기 캐패시터 사이에 라우팅 영역을 더 포함하는 것을 특징으로 하는 디램(DRAM) 셀.
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