JP2011003892A

JP2011003892A - Ｄｒａｍセル

Info

Publication number: JP2011003892A
Application number: JP2010118325A
Authority: JP
Inventors: James Chyi Lai; ジェイムスチーライ
Original assignee: Northern Lights Semiconductor Corp
Current assignee: Northern Lights Semiconductor Corp
Priority date: 2009-06-18
Filing date: 2010-05-24
Publication date: 2011-01-06
Also published as: CN101930981B; KR20100136423A; TW201103125A; CN101930981A

Abstract

【課題】ＤＲＡＭセルの密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができるＤＲＡＭセルを提供する。
【解決手段】ＤＲＡＭセルは、半導体材料からなり、主表面１０２を有する基板１００と、主表面１０２に形成されたトランジスタ１２０と、トランジスタ１２０の上方に設けた金属層に形成した磁器コンデンサ１４０とを備える。磁器コンデンサ１４０は、第１の磁性層１４２と、第１の磁性層１４２上に形成した誘電体層１４４と、誘電体層１４４上に形成した第２の磁性層１４６とを有する。誘電体層１４４が非導電性材料からなり、第１の磁性層１４２及び第２の磁性層１４６がＣｏＮｉＦｅ合金からなる。
【選択図】図１

Description

本発明は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＤＲＡＭ）セルに関し、特に、金属層に磁器コンデンサが形成されたＤＲＡＭセルに関する。

ＤＲＡＭセルは、一般に各ビットにトランジスタ及び記憶コンデンサが含まれ、電子システムにおいて最も重要な記憶素子であり、特に、コンピュータ及び通信システムの分野において重要であった。ＤＲＡＭセルの出力電圧は、ＤＲＡＭセルの記憶コンデンサの容量値と正比例の関係にある。そのため、印加電圧が変化したときでもセルの動作が安定するように、記憶コンデンサは十分な容量値が必要であった。

従来のＤＲＡＭセルの構造では、その他の層で得られるよりも高い容量値を得るために、コンデンサを結晶シリコン層に形成していた。しかし、コンデンサは、一般に必要な容量値を得るためにトランジスタの横に配置され、ウェーハ上の重要な空間を大きく占有することがあった。そのため、ＤＲＡＭセルが大きくなり、各ビットのサイズに悪影響を及ぼすことがあった。

ＤＲＡＭのコストは、主にメモリセルの密度により決定されるため、このメモリセルは小さいほどよい。つまり、１枚のシリコンウェーハから１度により多くのＤＲＡＭセルが生産できるようにするということである。また、これにより収率が向上し、コストが下がる。

現在、密度が高いＤＲＡＭメモリセルにはいくつかの種類がある。これらのメモリセルは、情報の電荷を蓄積するコンデンサの構造に応じて分けられる。例えば、半導体基板の表面領域を増大させずに、半導体基板中に深いトレンチが形成されたトレンチ型キャパシタがあった。しかし、このようなトレンチ型キャパシタは、ＤＲＡＭセルのサイズを縮小させることができたが、製造工程が困難で複雑であるという欠点があった。

その上、これら現在すでにあるメモリセルは密度が高かったが、メモリを定期的にリフレッシュする必要があった。そのため、メモリ中の各ビットをリード及びリライトするための付加的な回路が必要であった。しかし、これはＤＲＡＭ回路を複雑にし、メモリがリフレッシュサイクルを行っているときもあるため、システムがいつも利用できるとは限らなかった。その上、付加的な回路により密度が低下することもあった。またコンデンサが大きな空間を占める場合、ＤＲＡＭメモリのサイズが大きくなり、競争力が低下することがあった。

本発明の目的は、ＤＲＡＭセルの密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができるＤＲＡＭセルを提供することにある。

（１）半導体材料からなり、主表面を有する基板と、前記主表面に形成されたトランジスタと、前記トランジスタの上方に設けた金属層に形成した磁器コンデンサと、を備え、前記磁器コンデンサは、第１の磁性層と、前記第１の磁性層上に形成した誘電体層と、前記誘電体層上に形成した第２の磁性層と、を有し、前記誘電体層が非導電性材料からなり、前記第１の磁性層及び前記第２の磁性層がＣｏＮｉＦｅ合金からなることを特徴とするＤＲＡＭセルを提供する。

（２）前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成され、制御用誘電薄膜により前記基板と隔離された制御ゲートと、を有することを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（３）前記第１の磁性層のダイポール方向と、前記第２の磁性層のダイポール方向とは反対であることを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（４）前記第１の磁性層から前記第２の磁性層までの距離は１００Åより大きいことを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（５）前記第１の磁性層及び前記第２の磁性層には、ＧＭＣ効果が発生することを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（６）前記第１の磁性層及び前記第２の磁性層は、各層の厚さが約１ｎｍである多層薄膜を堆積して形成することを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（７）前記トランジスタと前記磁器コンデンサとの間に配置され、前記ＤＲＡＭセルの配線接続を提供する配線領域をさらに備えることを特徴とする（１）に記載のＤＲＡＭセルを提供する。

（８）半導体材料からなり、主表面を有する基板と、前記主表面に形成されたトランジスタと、前記トランジスタの上方に設けた複数の金属層に形成した磁器コンデンサと、を備え、前記磁器コンデンサは、複数の磁性層と、互いに隣接した前記磁性層の間にそれぞれ設けた複数の誘電体層と、を有し、前記誘電体層が非導電性材料からなり、前記磁性層がＣｏＮｉＦｅ合金からなることを特徴とするＤＲＡＭセルを提供する。

（９）前記トランジスタは、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板と隔離された制御ゲートと、を有することを特徴とする（８）に記載のＤＲＡＭセルを提供する。

（１０）前記磁性層は、各層の厚さが約１ｎｍである多層薄膜を堆積して形成することを特徴とする（８）に記載のＤＲＡＭセルを提供する。

本発明の磁器コンデンサを有するＤＲＡＭセルは、メモリ素子の密度を向上させ、製造工程を簡素化し、リフレッシュレートを下げることができる。

本発明の第１実施形態によるＤＲＡＭセルを示す断面図である。誘電体層から電荷が逃げることを防ぐ状態を示す模式図である。本発明の第２実施形態によるＤＲＡＭセルを示す断面図である。

以下、本発明の実施形態を図面に基づいて説明する。なお、これによって本発明が限定されるものではない。

（第１実施形態）
図１を参照する。図１は、本発明の第１実施形態によるＤＲＡＭセルを示す断面図である。このＤＲＡＭセルは、基板１００、トランジスタ１２０及び磁器コンデンサ１４０を含む。この磁器コンデンサ１４０は、ＭｃＲＡＭ（ＭａｇｎｅｔｉｃＣａｐａｃｉｔｏｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と呼ばれる。以下ではＤＲＡＭで説明する。

基板１００は、半導体材料からなり、主表面１０２を有する。トランジスタ１２０は、ソース領域１２４、ドレイン領域１２６及び制御ゲート１２２を含む。ソース領域１２４及びドレイン領域１２６は、基板１００の主表面１０２に形成されている。制御ゲート１２２は、ソース領域１２４とドレイン領域１２６との間に形成され、制御用誘電薄膜１２３により基板１００と隔離されている。制御ゲート１２２は、ポリシリコンからなり、制御用誘電薄膜１２３は、二酸化ケイ素からなる。

磁器コンデンサ１４０は、第１の磁性層１４２と、第１の磁性層１４２上に形成した誘電体層１４４と、誘電体層１４４上に形成した第２の磁性層１４６とを含む。誘電体層１４４は、非導電性材料からなる。第１実施形態の非導電性材料はＳｉＯ_２である。第１の磁性層１４２及び第２の磁性層１４６は、磁性材料からなり、本実施形態の第１の磁性層１４２及び第２の磁性層１４６は、ＣｏＮｉＦｅ合金からなる。第１の磁性層１４２から第２の磁性層１４６までの距離は１００Åより大きい。

容量は次式（１）で表すことができる。

ここで、Ｃは磁器コンデンサ１４０の容量であり、

は、定数である（約８．８５ｅ−１２）。

は、第１の磁性層１４２と第２の磁性層１４６との間の誘電率である。Ａは、第１の磁性層１４２及び第２の磁性層１４６の面積である。ｒは、第１の磁性層１４２から第２の磁性層１４６までの距離である。数式（１）によると、第１の磁性層１４２と第２の磁性層１４６との間の誘電率

が増加すると、磁器コンデンサ１４０の容量Ｃが増加する。

ＧＭＣ（ＧｉａｎｔＭａｇｎｅｔｉｃＣａｐａｃｉｔａｎｃｅ）効果が発生すると、誘電率

が増大する。ＧＭＣは、電子をさらに密集させることができる電荷トラップに類似しているため、第１の磁性層１４２と第２の磁性層１４６との間の電子密度を増加させることができる。第１の磁性層１４２及び第２の磁性層１４６は、誘電体層１４４から電荷が逃げることを防ぐ磁界を提供することができる。

図１Ａを参照する。図１Ａは、誘電体層から電荷が逃げることを防ぐ状態を示す模式図である。第１実施形態では、第１の磁性層１４２のダイポール１４１の方向と、第２の磁性層１４６のダイポール１４７との方向とが反対の場合、第１の磁性層１４２及び第２の磁性層１４６に磁界１４８が発生し、誘電体層１４４から電荷が逃げることを防ぐことができる。言い換えると、磁界１４８が提供する付加的な力により電子をさらに密集させるため、第１の磁性層１４２と第２の磁性層１４６との間の電子密度を高めることができる。また、磁界１４８の中に電子が捕捉されるため、キャパシタのリーク電流及び自己放電効果はほとんど発生しない。

そのため、この磁界により、数式（１）の容量値を次式（２）のように調整することができる。

ここで、Ｃは磁器コンデンサ１４０の容量であり、

は、定数である（約８．８５ｅ−１２）。

は、磁界１４８が発生させるＧＭＣであり、ｆは、変調係数（ｍｏｄｉｆｉｅｄｆａｃｔｏｒ）である（約〜１０^６−１０^１２）。Ａは、第１の磁性層１４２及び第２の磁性層１４６の面積である。ｒは、第１の磁性層１４２から第２の磁性層１４６までの距離である。

言い換えると、数式（２）によると、磁界１４８の増加に伴い、容量Ｃが増加する。本実施形態では、第１の磁性層１４２及び第２の磁性層１４６は、多層薄膜を堆積して形成し、各層の厚さは約１ｎｍである。そのため、磁界１４８は、第１の磁性層１４２及び第２の磁性層１４６の薄膜を形成することにより増加する。言い換えると、磁界１４８を増加させるために、元の第１の磁性層１４２及び第２の磁性層１４６上に薄膜を付加的に形成してもよい。

ここで、矢印“→”は、磁性層のダイポール方向を表すが、ダイポール方向はこれだけに限定されるわけではない。

表１は、磁器コンデンサと従来のコンデンサの容量値との比較を表す。

第１の磁性層１４２及び第２の磁性層１４６のＧＭＣ変調係数（ｆ）（〜１０^６−１０^１２）であるため、磁器コンデンサの容量値は、従来のコンデンサの容量値より大幅に高い。

ここで、磁器コンデンサ１４０は、トランジスタ１２０の上方に設けられた金属層に形成される。従来、キャパシタは、大きな容量値を得るために、結晶シリコン層に形成されていたが、第１実施形態では、ＤＲＡＭに必要な容量値を得るために金属層に形成されている。つまり、磁器コンデンサ１４０は、トランジスタ１２０の上方に設けた金属層に形成されている。しかし、磁器コンデンサ１４０は、必ずしもトランジスタ１２０の真上に形成されなくともよく、結晶シリコン層でなく金属層に形成した場合、ＤＲＡＭセルが占有する全体の領域を大幅に縮小することができる。また、ＤＲＡＭセルの必要な配線は、ＤＲＡＭの密度を向上させるために、トランジスタ１２０と磁器コンデンサ１４０との間に設けられた配線領域１８０に接続されている。

金属層へ磁器コンデンサ１４０を形成すると、ＤＲＡＭのリフレッシュレートを低減させたり、ゼロにすることができる。磁器コンデンサ１４０は、一般の標準コンデンサのデータ保存のような機能を備える以外に、リーク電流が少量又は全く無く、容量値が高いという特徴を備える。リーク電流が少量であるため、ＤＲＡＭのリフレッシュレートが低下すると、システム動作の時間が多くなる。リーク電流が非常に少ないか全く無い場合、リフレッシュ（ｒｅｆｒｅｓｈ）の必要がなく、リフレッシュ回路を省略することができる。さらに、更新する必要が無い場合、電源が無くなってもデータは失われず、不揮発性メモリとして用いてフラッシュメモリを代替することができる。さらに、磁器コンデンサ１４０は、放射量が高い環境からくる高放射量に耐え、磁器コンデンサ１４０の破壊に必要なエネルギが一般規格の放射量より遥かに多くなければならないため、磁器コンデンサ１４０が保存するエネルギは、高い放射量に対抗するのに十分である。

また、第１実施形態の磁器コンデンサは、容量が大きく、誘電率が３０００より大きく、誘電体層が薄く、表面が粗いなどの特性を備えているため、磁器コンデンサ１４０が占有する空間はトランジスタ１２０より小さい。ここで、トランジスタ１２０のゲート長さは非常に小さいが、磁器コンデンサ１４０は、接触パッド１２９，１３０、制御ゲート１２２及び拡散領域１２１を含むトランジスタ１２０を収納するのに十分な大きさの領域を有する。

（第２実施形態）
図２を参照する。図２は、本発明の第２実施形態によるＤＲＡＭセルを示す断面図である。このＤＲＡＭセルは、基板２００、トランジスタ２２０及び磁器コンデンサ２４０を含む。基板２００は、半導体材料からなり、主表面２０２を有する。トランジスタ２２０は、ソース領域２２４、ドレイン領域２２６及び制御ゲート２２２を含む。ソース領域２２４及びドレイン領域２２６は、基板２００の主表面２０２に形成されている。制御ゲート２２２は、ソース領域２２４とドレイン領域２２６との間に形成され、制御用誘電薄膜２２３により基板２００と隔離されている。制御ゲート２２２は、ポリシリコンからなり、制御用誘電薄膜２２３は、二酸化ケイ素からなってもよい。磁器コンデンサ２４０は、第１の磁性層２４１と、第１の磁性層２４１上に形成した第２の誘電体層２４２と、第２の誘電体層２４２上に形成した第３の磁性層２４３と、第３の磁性層２４３上に形成した第４の誘電体層２４４と、第４の誘電体層２４４上に形成した第５の磁性層２４５とを含む。

第２実施形態では、キャパシタを金属層に形成し、この方法により形成するキャパシタは、ＤＲＡＭに必要な容量を提供する。そのため、磁器コンデンサ２４０は、トランジスタ２２０の上方に設けられた金属層に形成する。ただし、磁器コンデンサ２４０は、必ずしもトランジスタ２２０の真上に形成する必要はなく、磁器コンデンサ２４０が結晶シリコン層でなく金属層に形成される場合、ＤＲＡＭセルが占有する全体の領域を大幅に縮小することができる。

ここで、磁器コンデンサ２４０は、第１の磁性層２４１、第３の磁性層２４３及び第５の磁性層２４５を含む複数の金属層からなる。一層の金属層を有する磁器コンデンサでは容量値を十分に提供できない場合、複数の金属層を有する磁器コンデンサにより所望の付加的な容量値を得てもよい。さらに、磁器コンデンサのサイズとトランジスタのサイズとが略同じであるため、第２実施形態のサイズを比較的小さくすることができる。トランジスタの縮小に伴い、トランジスタが制御する電流も少なくなり、この際、トランジスタのサイズと相対的に、ＤＲＡＭセルには比較的大きな容量値が必要となる。そのため、付加的な容量値を得るために、複数の金属層を有する磁器トランジスタが必要である。第２実施形態では、トランジスタ２２０に必要な付加的な容量値を得るために、第１の磁性層２４１、第３の磁性層２４３及び第５の磁性層２４５が設けられている。また、ＤＲＡＭセルに必要な配線は、ＤＲＡＭの密度を向上させるために、トランジスタ２２０と磁器コンデンサ２４０との間に設けられた配線領域２８０に接続されている。

また、第２実施形態の磁器コンデンサは、容量が大きく、誘電率が３０００より大きく、誘電体層が薄く、表面が粗いなどの特性を備えているため、磁器コンデンサ２４０が占有する空間はトランジスタ２２０より小さい。ここで、トランジスタ２２０のゲート長さは非常に小さいが、磁器コンデンサ２４０は、接触パッド２２９，２３０、制御ゲート２２２及び拡散領域２２１を含むトランジスタ２２０を収納するのに十分な大きさの領域を有する。

第２実施形態は、第１実施形態と異なり、磁器コンデンサが複数層であり、１層の金属層の磁器コンデンサでは十分な容量が提供できなかったり、ＤＲＡＭセルが小さい場合でも、複数層の磁器コンデンサにより所望の容量を得ることができる。

上述したことから分かるように、本発明のＤＲＡＭセルは、トランジスタの上方に磁器コンデンサを形成することにより、磁器コンデンサが占有する空間を低減させ、ＤＲＡＭセルの速度を向上させ、リーク電流及び消費電力を低減させることができる。このように速度が向上するため、このメモリーセルによりＳＲＡＭを代替することができる。その上、磁器コンデンサのリーク電流が少ないか全く無いため、ＤＲＡＭのリフレッシュレートが低減されたり全く無くなる。リフレッシュレートが全く無くなった場合、リフレッシュ回路を省略し、不揮発性メモリとして用いることができる。そのため、本発明は、他の態様のメモリを代替することができる。さらに、この磁器コンデンサは、放射線レベルが高い環境下でも耐えられる耐放射線性を備えている。

当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の精神と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明の特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。

１００基板
１０２主表面
１２０トランジスタ
１２１拡散領域
１２２制御ゲート
１２３制御用誘電薄膜
１２４ソース領域
１２６ドレイン領域
１２９接触パッド
１３０接触パッド
１４０磁器コンデンサ
１４１ダイポール
１４２第１の磁性層
１４４誘電体層
１４６第２の磁性層
１４７ダイポール
１４８磁界
１８０配線領域
２００基板
２０２主表面
２２０トランジスタ
２２１拡散領域
２２２制御ゲート
２２３制御用誘電薄膜
２２４ソース領域
２２６ドレイン領域
２２９接触パッド
２３０接触パッド
２４０磁器コンデンサ
２４１第１の磁性層
２４２第２の誘電体層
２４３第３の磁性層
２４４第４の誘電体層
２４５第５の磁性層
２８０配線領域

Claims

半導体材料からなり、主表面を有する基板と、
前記主表面に形成されたトランジスタと、
前記トランジスタの上方に設けた金属層に形成した磁器コンデンサと、を備え、
前記磁器コンデンサは、
第１の磁性層と、
前記第１の磁性層上に形成した誘電体層と、
前記誘電体層上に形成した第２の磁性層と、を有し、
前記誘電体層が非導電性材料からなり、前記第１の磁性層及び前記第２の磁性層がＣｏＮｉＦｅ合金からなることを特徴とするＤＲＡＭセル。
前記トランジスタは、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成され、制御用誘電薄膜により前記基板と隔離された制御ゲートと、を有することを特徴とする請求項１に記載のＤＲＡＭセル。
前記第１の磁性層のダイポール方向と、前記第２の磁性層のダイポール方向とは反対であることを特徴とする請求項１に記載のＤＲＡＭセル。
前記第１の磁性層から前記第２の磁性層までの距離は１００Åより大きいことを特徴とする請求項１に記載のＤＲＡＭセル。
前記第１の磁性層及び前記第２の磁性層には、ＧＭＣ効果が発生することを特徴とする請求項１に記載のＤＲＡＭセル。
前記第１の磁性層及び前記第２の磁性層は、各層の厚さが約１ｎｍである多層薄膜を堆積して形成することを特徴とする請求項１に記載のＤＲＡＭセル。
前記トランジスタと前記磁器コンデンサとの間に配置され、前記ＤＲＡＭセルの配線接続を提供する配線領域をさらに備えることを特徴とする請求項１に記載のＤＲＡＭセル。
半導体材料からなり、主表面を有する基板と、
前記主表面に形成されたトランジスタと、
前記トランジスタの上方に設けた複数の金属層に形成した磁器コンデンサと、を備え、
前記磁器コンデンサは、
複数の磁性層と、
互いに隣接した前記磁性層の間にそれぞれ設けた複数の誘電体層と、を有し、
前記誘電体層が非導電性材料からなり、前記磁性層がＣｏＮｉＦｅ合金からなることを特徴とするＤＲＡＭセル。
前記トランジスタは、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間に配置され、制御用誘電薄膜により前記基板と隔離された制御ゲートと、を有することを特徴とする請求項８に記載のＤＲＡＭセル。
前記磁性層は、各層の厚さが約１ｎｍである多層薄膜を堆積して形成することを特徴とする請求項８に記載のＤＲＡＭセル。