TWI529859B - 半導體記憶體裝置和其驅動方法 - Google Patents

半導體記憶體裝置和其驅動方法 Download PDF

Info

Publication number
TWI529859B
TWI529859B TW100102294A TW100102294A TWI529859B TW I529859 B TWI529859 B TW I529859B TW 100102294 A TW100102294 A TW 100102294A TW 100102294 A TW100102294 A TW 100102294A TW I529859 B TWI529859 B TW I529859B
Authority
TW
Taiwan
Prior art keywords
transistor
line
capacitor
source
drain
Prior art date
Application number
TW100102294A
Other languages
English (en)
Other versions
TW201205724A (en
Inventor
山崎舜平
竹村保彥
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201205724A publication Critical patent/TW201205724A/zh
Application granted granted Critical
Publication of TWI529859B publication Critical patent/TWI529859B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Description

半導體記憶體裝置和其驅動方法
本發明有關使用半導體的記憶體裝置。
存在著使用半導體之許多種記憶體裝置。例如，可給定動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可電拭除及編程僅讀記憶體(EEPROM)、快閃記憶體、及其類似物。
在DRAM中，資料係藉由保持電荷於記憶體胞格中所設置的電容器中而予以儲存。然而，即使當使用於開關的電晶體係在截止(off)狀態之中時，微量的漏電流亦會產生於源極與汲極之間；因而，資料會在相對短的時間(最長數十秒)內失去。因此，資料需以某一循環(通常，數十毫秒)而被重寫入(再新)。
在SRAM中，資料係藉由使用正反器電路的雙穩態來加以保持。雖然CMOS反相器係大致地使用於SRAM的正反器電路中，但因為使用六個電晶體於一記憶體胞格之中，所以SRAM的積集度低於DRAM的積集度。此外，當未施加電力時，會失去資料。
另一方面，在EEPROM或快閃記憶體中，所謂浮動閘極係設置於通道與閘極之間且電荷係儲存於該浮動閘極中，藉以保持資料。儲存於浮動閘極中之電荷即使在對電晶體停止電源供應後，亦會被保持著，此係該等記憶體為何被稱為非揮發性記憶體的緣故。例如，可參考專利文獻1以供快閃記憶體的說明之用。特別地，在下文中，將稱呼該等記憶體為浮動閘極非揮發性記憶體(FGNVM)。
因為可將一些階之資料(多值資料)儲存於FGNVM中的一記憶體胞格中，所以儲存容量可變大。進一步地，因為在NAND型快閃記憶體中可大大地減少接觸孔的數目，所以可使積集度增加至某一程度。
然而，在習知FGNVM中，於對浮動閘極注入電荷或去除電荷時需要高壓。由於此，將無法避免閘極絕緣膜的劣化，且無法無限度地重複著寫入及拭除。進一步地，由於高壓的施加，當達到某一積集度(50奈米或更小的線寬)時，鄰接記憶體胞格之間的干擾會發生；因此，需保持某一距離於該等記憶體胞格之間。
[參考文件]
[專利文獻]
[專利文獻1]日本公開專利申請案第S57-105889號
如上述地，習知半導體記憶體裝置具有優點及缺點。其中即使在關閉電源供應之後仍可將資料保持一天或更久，較佳地一年或更久，更佳地十年或更久的半導體記憶體裝置係所欲的。此外，較佳地，在寫入次數上並無限制，且所欲的是，可執行寫入十億次或更多次。
再者，積集度亦係重要的。當最小線寬係F時，由一記憶體胞格所占有的面積係100F2至150F2於習知SRAM中，8F2於習知DRAM中，4F2至6F2於習知NAND型快閃記憶體中，以及6F2至12F2於習知NOR型快閃記憶體中；然而，所欲的是，該面積係40F2或更小，較佳地10F2或更小，更佳地5F2或更小。
從上述觀點可知，DRAM或SRAM並非較佳的，因為當關閉電源供應時會失去資料；關於SRAM，亦未達成所需的積集度。雖然FGNVM具有在關閉電源供應後至少保持資料十年的優點，但寫入的次數僅係十萬次或更少。
鑑於上述，本發明實施例之目的在於提供一種半導體記憶體裝置，其中均符合以下三個條件：資料可予以保持一小時或更久，較佳地一天或更久，更佳地十年或更久；寫入次數可為一百萬次或更多；以及積集度係40F2或更小，較佳地10F2或更小，更佳地5F2或更小。注意的是，在此說明書中，資料保持時間係針對記憶體胞格中所保持的電荷數量減少至最初數量之90%所需的時間。
進一步地，本發明實施例之目的在於提供一種具有新穎結構之記憶體裝置和其驅動方法。特別地，本發明實施例之目的在於提供其中可降低功率消耗的記憶體裝置及其中可降低功率消耗的驅動方法。
將敘述本發明於下文；且將簡單地說明此說明書中所使用之術語。首先，電晶體之源極及汲極的名稱常係根據所施加的電位來加以決定；然而，在此說明書中，為便利起見，當稱呼它們的其中一者為源極時，則叫另一者為汲極且它們並無特殊之區別。因此，在此說明書中之源極可被選擇性地稱為汲極。
在本發明之第一結構中，一記憶體胞格包含當作寫入電晶體之其中源極與汲極間的漏電流小之電晶體、另一電晶體(讀取電晶體)、及電容器，且複數個記憶體胞格係以矩陣而配置。進一步地，做為連接至該等者之佈線，係製備五種佈線，亦即，寫入字線、寫入位元線、讀取字線、讀取位元線、及偏壓線。
寫入電晶體之汲極係連接至讀取電晶體之閘極及電容器的一電極。進一步地，寫入電晶體之閘極係連接至寫入字線；寫入電晶體之源極係連接至寫入位元線；讀取電晶體之源極係連接至讀取位元線；讀取電晶體之汲極係連接至偏壓線；以及電容器的另一電極係連接至讀取字線。
在截止狀態中的寫入電晶體中，較佳地，源極與汲極間之漏電流係1×10-20A或更小，更佳地1×10-21A或更小(於其中電晶體係在使用中之溫度時，例如25℃)，或1×10-20A或更小(於85℃時)。在一般的矽半導體之情況中，要實現具有該小的值之漏電流係困難的；然而，藉由處理其中能隙係3電子伏特或更大之半導體而獲得電晶體，特別地，氧化物半導體於適宜的情形中，則可獲得該值。因此，較佳地使用氧化物半導體於寫入電晶體。不用多說地，若漏電流可藉由使用矽半導體或其他種半導體之另一方法而使具有小於或等於上述值之值時，則並不排除該等半導體的使用。
雖然可使用各式各樣已知之材料做為氧化物半導體，但具備大於或等於3電子伏特且小於3.6電子伏特之能隙的材料係所欲的。此外，所企望的是，使用其中電子親合勢係4電子伏特或更大，更佳地，係大於或等於4電子伏特且小於4.9電子伏特的材料。在該等材料中，可使用其中載子濃度係小於1×1014cm-3，較佳地，係小於1×1011cm-3之者。例如，本發明人所發現的是，藉由符合該等條件之氧化物半導體所顯現的半導體特徵與在室溫，甚至與在150℃所觀察的該等半導體特徵幾乎無所差異。
關於讀取電晶體，雖然在截止狀態中之源極與汲極間的漏電流上並無限制，但為了要增加讀取率，使用可高速操作之電晶體係所欲的。較佳地，係使用具有10奈秒或更小之開關速度的電晶體。進一步地，在寫入電晶體及讀取電晶體二者之中，閘極漏電流(閘極與源極間或閘極與汲極間之漏電流)需極小；而且，在電容器中，內部漏電流(電極間之漏電流)亦需要小。較佳地，在其中電晶體或電容器係在使用中之溫度時(例如，25℃)，各自的漏電流係1×10-20A為更小，較佳地係1×10-21A或更小。
與FGNVM的情況不一樣的是，在電容器的電容上並無特殊的限制；然而，因為當電容器的尺寸增加時，積集度會減少，所以電容器的面積係大於或等於讀取電晶體之通道區的面積(在其中通道區係矩形的情況中，通道寬度×通道長度)之十分之一且小於讀取電晶體之通道區的面積之二倍，較佳地係大於或等於讀取電晶體之通道區的面積之十分之一且小於讀取電晶體之通道區的面積。較佳地，電容器的面積係100平方奈米至0.01平方微米。
做為電容器的電介質，諸如氧化鉿、氧化鑭、氧化釔、或氧化鋁之材料可視需要地被使用，且相對電容率可為10或更大，較佳地，15或更大。較佳地，電容器的電容係10fF或更小，以致使半導體記憶體裝置可高速操作。
寫入字線，寫入位元線，讀取位元線，偏壓線，及讀取字線係以矩陣而配置；寫入字線係較佳地正交於寫入位元線，且讀取位元線係較佳地平行於偏壓線，以致使執行矩陣驅動。此外，寫入字線係較佳地平行於讀取字線。
具有上述結構的記憶體胞格係描繪於第1A圖之中。在此，將敘述第n列及第m行中之記憶體胞格做為實例。在第1A圖中，係描繪包含寫入電晶體Tr1(n,m)、讀取電晶體Tr2(n,m)、及電容器C(n,m)的記憶體胞格。此處，寫入電晶體Tr1(n,m)之汲極係連接至讀取電晶體Tr2(n,m)之閘極及電容器C(n,m)的一電極。
進一步地，寫入電晶體Tr1(n,m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n,m)之源極係連接至寫入位元線Rm；讀取電晶體Tr2(n,m)之源極係連接至讀取位元線Om；讀取電晶體Tr2(n,m)之汲極係連接至偏壓線Sm；以及電容器C(n,m)的另一電極係連接至讀取字線Pn。
在第1A圖中，寫入字線Qn係平行於讀取字線Pn，且寫入位元線Rm、讀取位元線Om、及偏壓線Sm係彼此互相平行。進一步地，寫入字線Qn及讀取字線Pn係正交於寫入位元線Rm、讀取位元線Om、及偏壓線Sm。
在第1B圖中，係描繪第n列及第m行中之記憶體胞格及在該記憶體胞格周圍的部分。例如，由該圖可知的是，每一列二佈線且每一行三佈線係必要的；因而，在N列及M行的矩陣中需要(2N+3M)個佈線。
為了要使資料寫入於第1A圖中所描繪的記憶體胞格中，寫入電晶體Tr1(n,m)係藉由施加適當的電位至寫入字線Qn而導通。由於此時之寫入位元線Rm的電位，電荷會注入至寫入電晶體Tr1(n,m)的汲極側。在此時所注入之電荷的數量係根據寫入位元線Rm的電位，讀取電晶體Tr2(n,m)的閘極電容，電容器C(n,m)的電容，及其類似者而定；且因而，在其中該等情形係相同的情況中，結果幾乎一直相同，且變化很小。以此方式，可寫資料。
然後，藉由施加不同的適當電位至寫入字線Qn而關閉寫入電晶體Tr1(n,m)。在截止狀態中之寫入電晶體Tr1(n,m)中的漏電流係1×10-20A或更小，而在寫入電晶體Tr1(n,m)之汲極側的電荷則藉以照原狀地被保持極長的時間。
當讀取資料時，係施加適當的電位至讀取字線Pn且監測讀取電晶體Tr2(n,m)的狀態。例如，假定有二狀態做為資料，亦即，其中不具有電荷於寫入電晶體Tr1(n,m)之汲極側的狀態以及其中具有正電荷於寫入電晶體Tr1(n,m)之汲極側的狀態。而且，假定的是，讀取電晶體Tr2(n,m)係n通道電晶體；偏壓線Sm係保持於適當的正電位；以及低於或等於讀取電晶體Tr2(n,m)之臨限值的適當電位係施加至讀取字線Pn。
在其中不具有電荷的情況中，因為讀取電晶體Tr2(n,m)之閘極的電位係低於或等於該臨限值，所以讀取電晶體Tr2(n,m)係在截止狀態中，且源極與汲極之間的電阻極高。因此，讀取位元線Om的電位與偏壓線Sm的電位係大不相同。然而，當具有正電荷於寫入電晶體Tr1(n,m)的汲極側時，在某些情況中，可使讀取電晶體Tr2(n,m)導通，即使在當讀取字線Pn的電位係低於或等於該臨限值時亦然；因而，在某些情況中，該讀取位元線Om的電位係與偏壓線Sm的電位相同或極為接近。以此方式，可知道所保持之資料為何者。
透過相同原理的使用，可知道其中儲存於1記憶體胞格中之電荷數量所對應的階。在讀取時之電路係等效地描繪於第4A圖之中。藉由改變寫入時之寫入位元線Rm的電位，在寫入電晶體Tr1之汲極側的電荷Q的值係在四階(Q0、Q1、Q2、及Q3，其中Q0<Q1<Q2<Q3，且Q0係0或更大)。在讀取時，可將寫入電晶體Tr1(n,m)視為絕緣物，且因此，係與寫入字線Qn及寫入位元線Rm自圖式一起省略。
依據電荷Q的值，讀取電晶體Tr2(n,m)的表觀特徵會改變。當讀取位元線Om的電位係0，偏壓線Sm的電位係VSH(>0)，且讀取字線Pn的電位改變時，在讀取電晶體Tr2(n,m)中所流動之電流量會改變。該狀態係描繪於第4B圖之中。
在其中保持最大量之電荷的情況中(Q=Q3)，即使當Vg係負時，足夠大的電流量仍會流動且讀取電晶體Tr2導通。例如，讀取電晶體Tr2係在當Vg=VP1時導通。為了要使讀取電晶體Tr2關閉，Vg需為足夠大的負值(例如，VPL)。自左邊起之第二曲線顯示其中電荷數量係第二大的情況(Q=Q2)。此時，讀取電晶體Tr2係在當Vg=VP2時導通。另一方面，當Vg=VP1時，讀取電晶體Tr2係在截止狀態中。在其中電荷數量係第三大的情況中(Q=Q1)，當Vg=VP2時，讀取電晶體Tr2係在截止狀態中，但是當Vg=VP3時會導通。在其中Q=Q0的情況中，讀取電晶體Tr2係在截止狀態中，即使當Vg=VP3時亦然。
也就是說，藉由施加某些位準的電位至讀取字線Pn，則可知道所保持的電荷數量。首先，Vg=VPL。在此情況中，讀取電晶體Tr2係在截止狀態中，而不管所保持的電荷數量。然後，當Vg=VP1時，讀取電晶體Tr2係僅在當所保持之電荷數量係Q3時才導通。若讀取電晶體Tr2係在此階導通時，則可判斷所保持之電荷數量係Q3。
當Vg=VP2時，讀取電晶體Tr2係僅在當所保持時之電荷數量係Q3或Q2時才導通。若讀取電晶體Tr2係在此階才第一次導通時，則可判斷所保持之電荷數量係Q2。
當Vg=VP3時，讀取電晶體Tr2係僅在當所保持之電荷數量係Q3、Q2、或Q1時才導通。若讀取電晶體Tr2係在此階才第一次導通時，則可判斷所保持之電荷數量係Q1。若甚至在此階時之讀取電晶體Tr2亦未導通時，則可判斷電荷數量係Q0。以此方式，可寫入及讀取四階時的資料(2位元)。不用多說地，以相似之方式，可寫入及讀取諸如八階時的資料(3位元)或十六階時的資料(4位元)之更多的資料。
如上述地，為了要使更多資料藉由將保持於記憶體胞格中之電荷數量做成複數個階而儲存，則所保持之電荷數量中的變化小係必要的。此係因為當電荷數量中的變化大時，需使第4B圖中之VPL、VP1、VP2、及VP3間之每一個間隙變大。依據本發明之第一結構的矩陣型半導體記憶體裝置係適用於此目的，因為所保持之電荷數量中的變化小。
進一步地，在FGNVM中，於寫入或拭除時需施加極高的電壓至電晶體；相反地，依據本發明之實施例，在寫入及讀取二者時可減低所施加至電晶體的電壓。因此，電容器的電容及讀取電晶體的閘極電容無需限制彼此太多。
大致地，當電容器的電容大於讀取電晶體的閘極電容時，所施加至偏壓線及讀取字線之電壓的大部分會被施加至讀取電晶體之閘極，且因而，施加至讀取電晶體之閘極的電壓變高。因此，可以以更低的電壓來讀取資料。
另一方面，當電容器的電容小於讀取電晶體的閘極電容時，所施加至偏壓線及讀取字線之電壓的大部分會被施加至電容器，施加於偏壓線與讀取字線間之電壓的大部分會被施加至電容器，且因而，所施加至讀取電晶體之閘極的電壓變低。因此，除非施加更高的電壓於讀取字線與偏壓線之間，否則無法讀取資料。
然而，當與FGNVM之情況中所需的電壓相較時，在本發明之實施例中，於寫入及讀取二者時之用於電晶體所需的絕對電壓係大大地降低。典型地，該絕對電壓係0.5伏至3伏；即使電容器之電容係讀取電晶體之閘極電容的三分之一，所施加至記憶體胞格之電壓係最高9伏時亦然。此外，該電壓並未被直接施加至電晶體的閘極絕緣膜。因而，電晶體並不會由於高壓而劣化。
此使本發明之實施例與習知之FGNVM明確地不同。做為習知之FGNVM的實例，將參照第13A至13D圖來敘述NAND型快閃記憶體之記憶體胞格。第13A圖係第n列及第m行中之記憶體胞格的頂視圖以及圍繞該記憶體胞格的部分。在其中形成元件分離區151於上的半導體晶圓之上，浮動閘極153與控制閘極154係堆疊著，且雜質區152係設置於半導體晶圓之上。
控制閘極154用作字線(…，Wm-1，Wm，Wm+1，…)。雖然雜質區係分離而一部分與浮動閘極153重疊，但在操作時，該等雜質區係連接至位元線(…，Bm-1，Bm，Bm+1，…)。
第13B圖係沿著第13A圖中之鏈接點X1至點X2的直線所取得之橫剖面視圖。在半導體晶圓150之上，浮動閘極153與控制控極154係堆疊著，且進一步地，雜質區152係以此方式而設置，使得雜質區152的邊緣係與浮動閘極153及控制閘極154的邊緣對齊。絕緣膜155及絕緣膜156係分別設置於半導體晶圓150與浮動閘極153之間以及浮動閘極153與控制閘極154之間。
第13C圖係沿著第13A圖中之鏈接點Y1至點Y2的直線所取得之橫剖面視圖。在半導體晶圓150之上，元件分離區151係設置且浮動閘極153及控制閘極154係堆疊於其上。絕緣膜155及絕緣膜156係分別設置於半導體晶圓150與浮動閘極153之間以及浮動閘極153與控制閘極154之間。
此記憶體胞格可藉由第13D圖中所描繪的電路來予以表示。也就是說，使用浮動閘極153及半導體晶圓150而絕緣膜155介於其間做為電介質所形成的電容器C1，與使用浮動閘極153及控制閘極154而絕緣膜156介於其間做為電介質所形成的電容器C2係串聯連接。
順便一提地，在FGNVM之此記憶體胞格中，C1需極小於C2。此係因為在寫入資料時或在拭除資料時，需施加高壓(10伏或更高)於半導體晶圓150(或雜質區152)與浮動閘極153之間。
若C1=C2時，則為了要使半導體晶圓150(或雜質區152)與浮動閘極153之間的電壓成為10伏，必須施加如20伏一樣高的電壓於控制閘極154與半導體晶圓150(或雜質區152)之間。
因此，在FGNVM中，所欲的是，C1的尺寸小於或等於C2的尺寸之一半。然而，當如上述地使C2比C1更大時，記憶體胞格的形狀會受到限制。如第13C圖中所描繪地，其中電容器C1所需之面積S1係記憶體胞格之電晶體的(通道寬度×通道長度)，且幾乎係由最小寬度所決定。
另一方面，電容器C2的面積S2係與浮動閘極153之頂部表面的表面面積約略地相同。因此，可僅藉由使浮動閘極153過度地大而使電容器C2製成足夠地大。從上述理由可知，在習知FGNVM中，記憶體胞格的面積係極度地大。
因為在本發明之實施例中並無該限制，所以可更自由地決定電容器的位置，可使每一個記憶體胞格的面積更小，且可進一步地增加半導體記憶體裝置的積集度。
在本發明的第二結構中，寫入位元線係代替本發明之上述第一結構中的讀取位元線。具有該結構的記憶體胞格係描繪於第5A圖之中。在此，將敘述第n列及第m行中的記憶體胞格做為實例。在第5A圖中，描繪包含寫入電晶體Tr1(n,m)、讀取電晶體Tr2(n,m)、及電容器C(n,m)的記憶體胞格。寫入電晶體Tr1(n,m)之汲極係連接至讀取電晶體Tr2(n,m)之閘極及電容器C(n,m)的一電極。
進一步地，寫入電晶體Tr1(n,m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n,m)之源極係連接至寫入位元線Rm；讀取電晶體Tr2(n,m)之源極亦係連接至寫入位元線Rm；讀取電晶體Tr2(n,m)之汲極係連接至偏壓線Sm；以及電容器C(n,m)的另一電極係連接至讀取字線Pn。
在第5B圖中，描繪第n列及第m行中之記憶體胞格以及在該記憶體胞格周圍的部分。例如，由該圖可知的是，每一列二佈線且每一行二佈線係必要的；因而，在N列及M行的矩陣中需要(2N+2M)個佈線。寫入位元線係代替本發明之第一結構的讀取位元線，而可藉以使佈線的數目小於本發明第一結構之佈線的數目。
在本發明的第三結構中，偏壓線係代替本發明之上述第一結構的另一行中的讀取位元線。具有該結構的記憶體胞格係描繪於第14A圖之中。在此，將敘述第n列及第m行中的記憶體胞格做為實例。在第14A圖中，描繪包含寫入電晶體Tr1(n,m)、讀取電晶體Tr2(n,m)、及電容器C(n,m)的記憶體胞格。寫入電晶體Tr1(n,m)之汲極係連接至讀取電晶體Tr2(n,m)之閘極及電容器(n,m)的一電極。
進一步地，寫入電晶體Tr1(n,m)之閘極係連接至寫入字線Qn；寫入電晶體Tr1(n,m)之源極係連接至寫入位元線Rm；讀取電晶體Tr2(n,m)之源極係連接至鄰接之行的偏壓線Sm-1；讀取電晶體Tr2(n,m)之汲極係連接至偏壓線Sm；以及電容器C(n,m)的另一電極係連接至讀取字線Pn。
在第14B圖中，描繪第n列及第m行中之記憶體胞格以及在該記憶體胞格周圍的部分。例如，由該圖可知的是，每一列二佈線、每一行二佈線、及在第一行中之一偏壓線係必要的；因而，在N列及M行的矩陣中需要(2N+2M+1)個佈線。該偏壓線係代替本發明第一結構的另一行中之讀取位元線，而可藉以使佈線的數目小於本發明第一結構之佈線的數目。
雖然該三個結構係在上文被敘述為用以達成該等目的之手段，但不同的解決方法亦係揭示於此說明書之中。進一步地，該等目的亦可藉由對上述三個結構做成明顯於熟習本項技術的該等人士之修正，或藉由用以達成此說明書中所揭示之該等目的的任何手段而予以達成。因此，用以達成上述目的之手段並未受限於上述之三個結構。
藉由使用上述該等結構的任一者，至少可達成上述該等目的的其中一者。在上述該等結構的每一者中，因為寫入操作係藉由普通地使電晶體導通或關閉而執行，所以並不會發生其中FGNVM所遭受之絕緣膜劣化的問題。因此，在上述該等結構中之寫入的次數可極大於在FGNVM中之寫入的次數。藉由使情形最佳化，則即使在執行寫入十億次之後，所測量的電晶體之主要特徵(臨限電壓，導通狀態電流，及S值)的改變亦在測量誤差的範圍中，或僅係小於1%。
此外，電荷可藉由使所使用的電晶體在截止狀態中之源極與汲極間的漏電流、所使用的電晶體中之閘極漏電流、及電容器中的內部漏電流符合上述情形，而被保持一小時或更久，較佳地一天或更久。並且，藉由使用較佳的情形，可將電荷保持一年或更久，或十年或更久。
在其中電荷係由於漏電流而降低的情況中，可與習知之DRAM相似地執行再新；在再新操作之間的間距係根據可保持電荷之期間的週期而決定。在其中電荷係保持長的週期之情況中，僅只按月一次或按年一次的再新係必要的。其中在習知之DRAM中所需的頻繁更新則非為必要的，且因而，可降低半導體記憶體裝置的功率消耗。
注意的是，在習知之DRAM中，每次當讀取資料時，需再一次之寫入資料的操作；相反地，在依據本發明實施例之半導體記憶體裝置中，該操作係不必要的，因為資料並未由於讀取該資料的操作而失去。此一特性可習知地實現於SRAM中；然而，在依據本發明實施例的半導體記憶體裝置中，使用於1記憶體胞格中之電晶體的數目係5或更少，大致地係2，而小於習知SRAM的情況中之數目。再者，當該等電晶體的其中一者係以薄膜形狀而使用氧化物半導體來予以形成時，因為可將該電晶體堆疊於習知的矽半導體之上，所以可獲得增大的積集度。
與習知之FGNVM的情況不一樣地，因為在如上述之本發明實施例中的記憶體胞格尺寸上並無限制，所以積集度可藉由減少電容器的面積而增加。
進一步地，在具有上述結構的半導體記憶體裝置中，並不需要FGNVM中之用於寫入及拭除所需的高壓。在FGNVM的其中一者之所謂快閃記憶體中，甚至為了要使一記憶體胞格的資料被重寫入，在預定區域中之資料需使用高壓來予以集體地拭除。在此方面，於依據本發明實施例的半導體記憶體裝置中，重寫入係每一列地執行，且因此，透過最小必要的操作而完成。
進一步地，因為在FGNVM中之電荷係在熱不平衡狀態中以一方向而注入至浮動閘極，所以在電荷數量中的變化大。根據保持在浮動閘極中的電荷數量之複數個階的資料可予以儲存。然而，當考慮電荷數量中的變化時，約4階(2位元)之資料係通用的。為了要儲存更多數位元的資料，則需使用更高的電壓。
相反地，在本發明之一實施例中，電荷係可逆地注入，且因而，變化小；例如，在讀取電晶體的臨限值中，由於電荷之注入的變化可為0.5伏或更小。因此，更多階之資料可在更窄的電壓範圍內被保持於一記憶體胞格中；結果，可減低用於寫入或讀取的電壓。例如，使用以寫入或讀取4位元(16階)之資料的電壓可為10伏或更低。
因為在本發明實施例中所使用的電壓係相對地低，所以諸如與鄰接元件之干擾或對鄰接元件之信號漏洩的現象係比FGNVM中更不可能發生；且此外，在模擬中之一記憶體胞格的一側之長度可小至10奈米。
為了要進一步增加本發明之此功效，在其中電晶體係在使用中的溫度處，所使用之電晶體的S值可大於或等於59mV/dec且小於或等於70mV/dec，較佳地，大於或等於59mV/dec且小於或等於63mV/dec。當然在此方式中，可降低整個半導體記憶體裝置中之臨限值的變化。尤其，當寫入電晶體具有在上述範圍中的S值時，在寫入資料時之電荷數量的變化會變小。此外，當讀取電晶體具有上述範圍中的S值時，可精細地設定將在讀取時被施加至讀取字線的電位。在處理多值資料於半導體記憶體裝置中的情況中，該等特性係有利的。
在下文中，將參照圖式來敘述實施例。然而，該等實施例可以以各式各樣的模式而實施。熟習於本項技藝之該等人士將立即理解的是，模式及細節可以以各式各樣的方法來加以改變，而不會背離本發明之精神及範疇。因此，本發明不應被解讀為受限於下文之該等實施例的說明。請注意的是，在下文所述之本發明的結構中，相同的部分或具有相似功能的部分係藉由相同的參考符號而予以表示，且其說明不再重複。
進一步地，在下文所述之該等實施例中，為易於瞭解的緣故，脈波的時序、寬度、高度、或其類似者係解說為具有固定值；然而，為顧及本發明之精神，可易於瞭解的是，脈波的時序無需一定要同步，或脈波的寬度或高度無需一定要固定。
[實施例1]
在此實施例中，將敘述第1A及1B圖中所描繪之半導體記憶體電路的操作。在此，寫入電晶體Tr1及讀取電晶體Tr2二者均係n通道電晶體。首先，將參照第2A及2B圖來敘述寫入方法。在寫入時，讀取位元線(…，Om-1，Om，Om+1，…)、偏壓線(…，Sm-1，Sm，Sm+1，…)、及讀取字線(…，Pn-1，Pn，Pn+1，…)係保持於恆定電位。雖然電位可根據佈線的種類而有所差異，但是在此之任一佈線的電位係設定為0伏。
在此狀態中，脈波係順序施加至寫入字線(…，Qn-1，Qn，Qn+1，…)，以致使寫入電晶體開啟/關閉。在此，當未施加脈波時之寫入字線的電位係VQL且該脈波的電位係VQH。如第2A圖中所描繪地，藉由順序施加脈波於每一列中，寫入電晶體會每一列地開啟/關閉。針對其中脈波連續之時間，可考慮寫入電晶體的特徵而決定。
雖然在施加脈波之期間的週期係防止彼此相互重疊於圖式中，但例如，在施加脈波至Qn-1之期間的週期會與在施加脈波至Qn之期間的週期部分地重疊。此外，VQL必須低於或等於寫入電晶體Tr1的臨限值，且可設定為例如-2伏。進一步，VQH必須高於或等於寫入電晶體Tr1的臨限值，且可設定為例如+2伏。
同時，信號係施加至寫入位元線(…，Rm-1，Rm，Rm+1，…)。所施加至寫入位元線的信號包含複數個脈波，且該等脈波的高度可不同。在此，該等脈波具有4位準的高度VRL，VRL+α，VRL+2α，及VRL+3α(α>0)。該脈波並不與對寫入字線之脈波完全地同步，而是較佳地，在施加脈波至寫入字線之後的預定週期(τ1)後被施加，且較佳地，在停止施加脈波至寫入字線之後的預定週期(τ2)後被停止施加。在此，可將τ1及τ2設定以致使τ1<τ2或τ1>τ2；然而，針對電路的設計，較佳的是，將它們設定使得τ1=τ2。
在第n列及第m行中之記憶體胞格的狀態係描繪於第2B圖之中。此處，寫入字線Qn的電位係VQH，且因而，寫入電晶體Tr1(n,m)係在導通狀態中。因此，寫入電晶體Tr1(n,m)的汲極(亦即，讀取電晶體Tr2(n,m)的閘極)係在此時之寫入位元線Rm的電位VRL+3α或在接近此電位的電位。
以此方式，可決定各個記憶體胞格中之電位。根據各個記憶體胞格中的電位，可決定各個寫入電晶體Tr1之汲極側所產生的電荷數量。在此，當對應於電位VRL的電荷數量係Q0，對應於電位VRL+α係Q1，對應於電位VRL+2α係Q2，及對應於電位VRL+3α係Q3時。在各個記憶體胞格中的電荷數量係顯示於第1表之中。
電荷數量Q0，電荷數量Q1，電荷數量Q2，及電荷數量Q3對應於已參照第4B圖所描述之該等電荷數量。上述電荷可藉由適當地保持寫入字線的電位而保持很長的時間(10小時或更久)。
其次，將參照第3A及3B圖來敘述讀取方法。如第3B圖中所描繪地，在讀取時，恆定的電位係施加至寫入字線(…，Qn-1，Qn，Qn+1，…)和寫入位元線(…，Rm-1，Rm，Rm+1，…)。施加低於或等於寫入電晶體之臨限值的電位至該等寫入字線係必要的。雖然在此，寫入字線的電位係保持於VQL，且寫入位元線的電位係保持於VRL，但該等線可保持於另一電位。進一步地，偏壓線(…，Sm-1，Sm，Sm+1，…)亦係保持於恆定電位VSH。例如，可將電位VSH設定為+1伏。此外，具有適當大小的負載(電阻)係連接至讀取位元線(…，Qm-1，Qm，Qm+1，…)的末端，且該負載之末端係保持於恆定電位(在此，0伏)。
除了當施加脈波之外，讀取字線的電位係保持於VPL。然後，如第3A圖中所描繪地，脈波係順序施加至讀取字線(…，Pn-1，Pn，Pn+1，…)。首先，最初之脈波的高度係VP1，且該脈波係施加至所有列；接著，在VP2之高度的脈波係順序施加至讀取字線。然後，在VP3之高度的脈波係順序施加至讀取字線。讀取係以此方式而執行。在上述說明中，VPL、VP1、VP2、及VP3對應於已參照第4B圖所描述之該等電位。
透過上述步驟，讀取電晶體Tr2係在某些情況中由於脈波的施加而導通。例如，如已參照第4B圖所描述地，其中電荷數量係Q3之記憶體胞格的讀取電晶體Tr2係透過VP1高度之最低的脈波而導通；因此，具有電荷數量Q3之記憶體胞格可藉由觀察讀取位元線(…，Om-1，Om，Om+1，…)之電位來予以指明。此係因為當讀取電晶體Tr2導通時，讀取位元線的電位會變成接近偏壓線。
在第3A圖之中，於當施加脈波至讀取字線Pn-1時的時候，讀取位元線Om+1的電位會增加(產生脈波)；於當施加脈波至讀取字線Pn時的時候，讀取位元線Om的電位會增加。由此事實來看，可指明的是，在第(n-1)列及第(m+1)行中之記憶體胞格中的電荷數量以及在第n列及第m行中之記憶體胞格中的電荷數量係Q3。
然後，在其中施加VP2高度的脈波至讀取字線的情況中，其中電荷數量係Q3或Q2之記憶體胞格的讀取電晶體導通；因此，以相似之方式，可知道具有Q3或Q2之電荷數量的記憶體胞格。同樣地，在其中施加VP3高度的脈波至讀取字線的情況中，讀取位元線的電位亦係根據電荷數量而改變。
讀取係因而完成。寫入於記憶體胞格中之資料則可藉由記錄每一個記憶體胞格中的脈波產生次數而獲知。例如，依據第3A圖，在第n列及第m行中的記憶體胞格中，脈波係產生三次以供一讀取操作之用。此係因為所保持的電荷係Q3，以致使讀取電晶體Tr2回應於施加至讀取字線Pn之所有脈波而導通，且讀取位元線Om具有與偏壓線Sm相同的電位或讀取位元線Om的電位變成接近於該偏壓線Sm的電位。
另一方面，在第(n+1)列及第(m-1)行中的記憶體胞格中，並無脈波產生。此係因為在記憶體胞格Q0中之電荷數量最小，且即使透過VP3高度之最高脈波的脈波，讀取電晶體Tr2仍不導通。在此方式中，產生於各個記憶體胞格中之脈波數目的合計結果係顯示於第2表中。以此方式，可讀取每一個記憶體胞格中所儲存之資料。
[實施例2]
在此實施例中，將敘述第5A及5B圖中所描繪之半導體記憶體電路的操作。在此，寫入電晶體Tr1及讀取電晶體Tr2二者均係n通道電晶體。在此實施例中，在實施例1中之寫入位元線係取代讀取位元線。如上述，藉由使用此結構，半導體記憶體裝置的佈線數目可比實施例1中的佈線數目更小。
寫入方法係與實施例1中的寫入方法幾乎相同。偏壓線(…，Sm-1，Sm，Sm+1，…)及讀取字線(…，Pn-1，Pn，Pn+1，…)係保持於恆定電位。雖然電位可根據佈線的種類而有所差異，但是在此之任一佈線的電位係設定為0伏。
然後，脈波係如第2A圖中所描繪地順序施加至寫入字線(…，Qn-1，Qn，Qn+1，…)，以致使寫入電晶體開啟/關閉。同時，信號係施加至寫入位元線(…，Rm-1，Rm，Rm+1，…)，以致使資料寫入於記憶體胞格中。保持於每一個記憶體胞格中的電荷數量係與實施例1中所述之顯示於第1表中的電荷數量相似。
接著，將參照第6A及6B圖來敘述讀取方法。在以下實例中，資料係每一列而順序讀取；而且，僅在特定的記憶體胞格之中的資料可以以相似的方式而讀取。如第6B圖中所描繪地，在讀取時，恆定的電位係施加至寫入字線(…，Qn-1，Qn，Qn+1，…)。施加低於或等於寫入電晶體之臨限值的電位至該等寫入字線係必要的。在此，雖然寫入字線的電位係保持於VQL，但可將該線保持於另一電位。進一步地，偏壓線(…，Sm-1，Sm，Sm+1，…)亦係保持於恆定電位VSH。例如，可將電位VSH設定為+1伏。此外，具有適當大小的負載(電阻)係連接至寫入位元線(…，Rm-1，Rm，Rm+1，…)的末端，且該負載的末端係保持於恆定電位(在此，0伏)。
除了當施加脈波之外，讀取字線(…，Pn-1，Pn，Pn+1，…)的電位係保持於VPL。然後，如第6A圖中所描繪地，脈波係順序施加至讀取字線(…，Pn-1，Pn，Pn+1，…)。首先，最初之脈波的高度係VP1，且該脈波係施加至所有列；接著，在VP2之高度的脈波係順序施加至讀取字線。然後，在VP3之高度的脈波係順序施加至讀取字線。讀取係以此方式而執行。在上述說明中，VPL、VP1、VP2、及VP3對應於已參照第4B圖所描述之該等電位。
此時，藉由監測寫入位元線Rm之電位，可知道回應於脈波對讀取字線之讀取電晶體Tr2的狀態(導通狀態或截止狀態)。細節係與實施例1中之該等細節相同，且因此，將予以省略。
[實施例3]
在此實施例中，將敘述實施例2中所述之半導體記憶體裝置的形狀和製造方法。在此實施例中，包含鋅和銦的氧化物半導體係使用於寫入電晶體Tr1，且單晶矽半導體係使用於讀取電晶體Tr2。因此，使用其中寫入電晶體Tr1係設置於讀取電晶體Tr2之上的堆疊結構。
也就是說，使用設置於單晶矽基板上之單晶矽半導體的絕緣閘極電晶體係使用做為讀取電晶體Tr2，且其中使用氧化物半導體於半導體層的電晶體係形成於其上，做為寫入電晶體Tr1。注意的是，雖然在此實施例中係敘述其中將半導體記憶體裝置形成於單晶矽基板之實例，但可選擇性地將半導體記憶體裝置設置於另一種半導體基板或絕緣基板之上。
在此實施例中之半導體記憶體裝置的記憶體胞格之佈局實例係描繪於第7A至7C圖之中。在第7A圖中，係描繪設置在單晶矽基板上的主要佈線、主要電極、及其類似物。元件分離區102係設置於該基板之上。進一步地，包含導電材料或摻雜矽之佈線106c及佈線106d係形成於除了元件分離區102之外的區域中，且係分別連接至讀取電晶體Tr2的源極106a及汲極106b。該等佈線106c及106d分別用作寫入位元線及偏壓線。源極106a及汲極106b係以讀取電晶體Tr2的閘極電極111而彼此互相分離。源極106a係設置有連接電極110，以便連接至上方層之中的佈線。
集中在使用氧化物半導體之電晶體上的主要佈線，主要電極，及其類似物係描繪於第7B圖之中。在第7B圖中所描繪之該等佈線，電極，及其類似物係形成於第7A圖中所描繪的電路上。具有島狀形狀的氧化物半導體區112，寫入字線114a，及讀取字線114b係形成於該處。寫入字線114a的一部分與氧化物半導體區112重疊，且用作寫入電晶體Tr1的閘極電極。該氧化物半導體區112係與下方層中之閘極電極111實體地接觸。電容器C係形成於其中讀取字線114b與閘極電極111重疊的部分之中。
第7C圖描繪其中第7A圖中所描繪之結構與其中第7B圖中所描繪之結構重疊的結構。在第7C圖中，為了要看到重疊，係將該等結構彼此互相偏移少許。注意的是，點A、B、C、及D表示整個第7A至7C圖中之相同位置。雖然可適當選擇該等元件的設計準則，但較佳的是，每一個電晶體的通道寬度係大於或等於10奈米且小於或等於0.4微米，以及其之通道長度係大於或等於10奈米且小於或等於0.4微米，以供積集度的增加之用。
注意的是，與閘極電極111部分地重疊之讀取字線114b(亦即，電容器)的寬度係與寫入電晶體之寫入字線的寬度(通道寬度)幾乎相同於第7A至7C圖之中；然而，較佳地，其係大於或等於0.5倍的通道寬度且小於或等於1.5倍的通道寬度。
在下文中，將敘述具有上述結構之半導體記憶體裝置的製造方法。第8A至8E圖及第9A至9D圖係沿著第7A至7C圖中之鏈接點A至點B的線所取得的橫剖面視圖。首先，透過已知之半導體製造技術的使用，在單晶矽基板101之上，形成元件分離區102；使用摻雜矽而形成雜質區105a及105b；形成閘極絕緣膜103；以及形成虛擬閘極104，如第8A圖中所描繪地。
側壁可設置於虛擬閘極104的側表面之上。較佳地，閘極絕緣膜的厚度係10奈米或更大，以致使漏電流的產生被抑制。為了要使閘極電容小於將於稍後被形成之電容器的電容，較佳地，使用諸如氧化矽之具有相對低的電介質常數之材料做為閘極絕緣膜的材料。
可將矽化物區設置於雜質區105a及105b之上，使得導電率增加。在此說明書中，以上述方式所形成的矽化物區及雜質區係稱為源極106a及汲極106b。如參照第7A圖所敘述地，該等區域係連接至作用為寫入位元線的佈線106c及作用為偏壓線的佈線106d。
接著，如第8B圖中所描繪地形成層間絕緣體107。該層間絕緣體107可形成為單層或多層，且可包含用以造成電晶體的通道中之畸變的應力襯墊。然後，該層間絕緣體107係藉由化學機械硏磨(CMP)法之蝕刻而予以平坦化；該蝕刻係停止於當暴露出虛擬閘極104時。之後，如第8C圖中所描繪地，孔部分108係藉由選擇性地去除該虛擬閘極而形成。此外，如第8D圖中所描繪地，亦形成接觸孔109。
然後，沈積包含導電材料的單層之膜或堆疊層之膜且使平坦化，藉以分別形成閘極電極111及連接電極110於孔部分108及接觸孔109之中，如第8E圖所示。之後，可執行使用諸如氬之稀有氣體的離子之表面處理，藉以降低層間絕緣體107之表面的氫濃度。與稍後將被形成之氧化物半導體膜形成歐姆接觸的材料係較佳地做為閘極電極111及連接電極110的材料。
該材料之實例係其中功函數W幾乎與氧化物半導體的電子親合勢Φ(氧化物半導體之傳導帶的最下端與真空能階之間的能隙)相同或比該電子親合勢Φ更小的材料。換言之，可滿足W<Φ+0.3[電子伏特]。例如，可給定鈦、鉬、及氮化鈦。
然後，具有3奈米至30奈米之厚度的氧化物半導體膜係藉由濺鍍法而形成。除了濺鍍法之外的方法可使用做為用以形成氧化物半導體膜的方法。較佳地，該氧化物半導體包含鋅和銦。如第9A圖中所描繪地，具有島狀形狀的氧化物半導體區112係藉由蝕刻該氧化物半導體膜而形成。該氧化物半導體區112可接受熱處理，以致使半導體特徵增進。因而，閘極電極111係與氧化物半導體區112接觸，以及連接電極110係與氧化物半導體區112接觸。
接著，如第9B圖中所描繪地，閘極絕緣膜113係藉由諸如濺鍍法之已知的沈積方法而形成。為了要使漏電流的產生降低，較佳地，閘極絕緣膜113的厚度係20奈米或更大，且較佳地，在閘極絕緣膜中的氫濃度係1×10-19cm-3或更小。氧化矽，氧化鋁，氧化鉿，氧化鑭，氮化鋁，或其類似物可使用於閘極絕緣膜。該閘極絕緣膜113用作電容器的電介質，且係較佳地使用具有10或更大之相對電容率的材料而形成。
熱處理可在形成閘極絕緣膜之後執行，以便增進半導體特徵。之後，寫入字線114a及讀取字線114b(未顯示於第9A至9D圖之中)係使用導電材料而形成。寫入字線114a的一部分用作使用氧化物半導體之電晶體的閘極電極。做為寫入字線114a及讀取字線114b之材料，其中功函數係比氧化物半導體之電子親合勢大0.5電子伏特的材料係較佳的。可給定鎢，金，鉑，p型矽，及其類似物做為實例。
然後，如第9C圖中所描繪地，比氧化物半導體更容易被氧化之元素的離子係藉由用以佈植離子之已知方法而被佈植至氧化物半導體區。該元素之實例係鈦，鋅，鎂，矽，磷，硼，及其類似物。大致地，硼及磷常使用於習知的半導體處理中，且因而，易於被使用；尤其，做為將被佈植至上述薄的閘極絕緣膜113或氧化物半導體區112之離子，其中原子量係大於硼離子之原子量的磷離子係較佳的。
在氧化物半導體中，氧缺乏係由於上述離子之佈植所造成，且n型導電性顯現。氧化物半導體係與矽半導體不同，其中許多氧化物半導體可獲得高的導電率而無需熱處理，該熱處理係在矽半導體的情況中用以在離子佈植之後恢後晶體度所需的。不用多說地，熱處理可在離子佈植之後執行於氧化物半導體上。在此方式中，可將顯現n型導電性之區域115a及115b形成於氧化物半導體區112之中。較佳的是，將離子佈植之條件設定使得該等區域中的載子(電子)濃度係1×10-19cm-3或更多。
基本元件結構係透過上述步驟而完成。之後，形成單層薄膜或多層薄膜的層間絕緣體117。使層間絕緣體117的表面平坦化且形成到達氧化物半導體區的接觸孔，以及將連接電極116嵌入於其中。接著，形成佈線118。該佈線118係與作用為寫入位元線之佈線106c並聯，且係形成使得佈線106c的實質電阻降低。可將相似的佈線設置為與寫入字線114a及讀取字線114b並聯。以此方式，可製造出第9D圖中所描繪之半導體記憶體裝置的記憶體胞格。
第10圖係沿著第7A至7C圖中之鏈接點C至點D的線所取得的橫剖面視圖。如該圖式中所描繪地，具有閘極絕緣膜113做為電介質的電容器120係形成於閘極電極111與讀取字線114b之間。電容器120的電容係由閘極電極111與讀取字線114b之重疊部分的大小所決定；電容器120的面積係較佳地大於或等於100平方奈米且小於或等於0.01平方微米。
從半導體記憶體裝置之積集度增加的觀點，電容器120的面積係較佳地小於或等於二倍之由讀取電晶體Tr2的通道寬度及通道長度所決定的面積(下文中稱為STr1)，較佳地大於或等於十分之一的STr1且小於STr1。
[實施例4]
在此實施例中，將參照第11A至11D圖來敘述與實施例3中之製造方法不同的半導體記憶體裝置之記憶體胞格的製造方法。與實施例3相似地，形成元件分離區102、源極、汲極、閘極絕緣膜、及虛擬閘極於單晶矽基板101之上。然後，在形成層間絕緣體107之後，使層間絕緣體107平坦化，且同時執行蝕刻，使得虛擬電極被選擇性地去除，藉以形成孔部分108，如第11A圖中所描繪地。此外，形成接觸孔109。
然後，使用導電材料來形成膜，以便嵌入於孔部分108及接觸孔109之中。使該膜圖案化，藉以形成電極110a及電極111a。此時之電極110a與電極111a間的距離係使用氧化物半導體之電晶體的通道長度。與實施例3中之閘極電極111及連接電極110相似地，所使用的導電材料可顧及氧化物半導體的電子親合勢而加以選擇。較佳的是，至少將其中功函數係幾乎相等於或小於氧化物半導體之電子親合勢的導電材料設置於與將於稍後被形成之氧化物半導體膜接觸部分之中。
進一步地，如第11B圖中所描繪地，使包含氧化矽或其類似物之絕緣膜119形成為適當的厚度。之後，將絕緣膜119以及電極110a及111a蝕刻且使平坦化，如第11C圖中所描繪地。透過上述步驟，可獲得讀取電晶體的連接電極110b及閘極電極111b。該絕緣膜119係蝕刻以便成為絕緣膜119a。
然後，形成具有3奈米至10奈米之厚度的氧化物半導體膜112a。可使該氧化物半導體膜112a接受熱處理，以致使半導體特徵增進。氧化物半導體膜之電阻率係製成為10×1010Ωm或更大。因此，閘極電極111b係與氧化物半導體膜112a接觸，且連接電極110b係與氧化物半導體膜112a接觸。
之後，如第11D圖中所描繪地形成閘極絕緣膜113及閘極電極114c。與實施例3中之寫入字線114a及讀取字線114b相似地，閘極電極114c之材料可顧及氧化物半導體的電子親合勢而加以選擇。依據此實施例，與實施例3不一樣地，電晶體特徵可無需離子佈植而獲得。
[實施例5]
在實施例2中所述的半導體記憶體裝置中，實施例1中所敘述之半導體記憶體裝置中的寫入位元線係取代讀取位元線。然而，在此結構中，於寫入時，會具有功率消耗增加的問題，其係由於以下理由所造成。
例如，正電荷係保持於第n列及第m行中的記憶體胞格中，且因而，記憶體胞格的讀取電晶體Tr2(n,m)係在某些情況中導通。此電晶體之汲極係連接至偏壓線Sm，且源極係連接至寫入位元線Rm。在寫入時，偏壓線Sm係保持於恆定電位；另一方面，寫入位元線Rm的電位會改變，因為資料係寫入於相同行之中的另一記憶體胞格中。因而，電流會在寫入時流動於讀取電晶體Tr2(n,m)的源極與汲極之間。
為了要防止該電流，可以以與所施加至寫入位元線Rm之信號相同的相位來施加與所施加至寫入位元線Rm之信號相同的信號至偏壓線，使得偏壓線Sm的電位與寫入位元線Rm的電位相同。選擇性地，所施加至偏壓線Sm之信號可與所施加至寫入位元線Rm之信號同步。
第12A圖係用以描繪此實施例中之所施加至第n列及第m行中的記憶體胞格之電位的圖式。在圖式中所描繪的狀態中，寫入字線Qn的電位係VQH，且寫入電晶體Tr1(n,m)係導通。因此，在寫入電晶體Tr1(n,m)的汲極側之電位係與寫入位元線Rm的電位相同或接近。在此，讀取電晶體Tr2(n,m)係導通。
當連接至讀取電晶體Tr2(n,m)之源極的寫入位元線Rm之電位與連接至讀取電晶體Tr2(n,m)之汲極的偏壓線Sm之電位彼此互相不同時，電流會在根據讀取電晶體Tr2(n,m)之閘極的電位之某些情況中，流動於讀取電晶體Tr2(n,m)的源極與汲極之間。然而，在此實施例中，理論上，電流並不會流動於讀取電晶體Tr2(n,m)的源極與汲極之間，因為寫入位元線Rm的電位及偏壓線Sm的電位係設定為彼此相等。
即使當寫入位元線Rm的電位與偏壓線Sm的電位並非相同時，流動於讀取電晶體Tr2(n,m)的源極與汲極之間的電流亦可藉由調整偏壓線Sm的電位為寫入位元線Rm的電位，使得有效電位差足夠地小，而予以充分地降低。為了要獲得此實施例之功效，較佳地，偏壓線Sm的電位之相位係自寫入位元線Rm的電位之相位偏置5%或更小。
如第12B圖中所描繪地，開關電晶體Tr3可設置於輸入信號至半導體記憶體裝置中之矩陣的部分，以便施加該信號至偏壓線。開關電晶體Tr3係設置於每一行之中，且其之源極及汲極係分別連接至每一行中之寫入位元線及偏壓線。開關電晶體之閘極係連接至控制線T，該控制線T係與寫入位元線及偏壓線正交。
藉由在寫入時施加適當的信號至T，而所有偏壓線係在浮動狀態中，則所有開關電晶體Tr3可導通，且偏壓線及寫入位元線可為幾乎相同的電位於每一行之中。雖然在第12B圖中所描繪的方法係其中寫入位元線及偏壓線係透過開關電晶體Tr3之使用而在幾乎相同的電位，但選擇性地，可使用複數個電晶體、二極體、電容器、或其類似物而設置具有相似功能的機制。
[實施例6]
在此實施例中，將敘述第14A及14B圖中所描繪之半導體記憶體電路的操作。因為在第14A及14B圖中所描繪之半導體記憶體裝置亦可藉由此實施例中所敘述的方法之外的方法來加以操作，所以應注意的是，操作該半導體記憶體電路的方法未必一定要受限於此實施例中所述的方法。
在此實施例中，寫入電晶體Tr1及讀取電晶體Tr2二者均係n通道電晶體。在此實施例中，偏壓線係取代實施例1中所敘述之半導體記憶體裝置的另一行中的讀取位元線。如上述地，藉由使用此結構，半導體記憶體裝置之佈線的數目可小於實施例1中之佈線的數目。
寫入方法係與實施例1中的寫入方法幾乎相同。偏壓線(…，Sm-1，Sm，Sm+1，…)及讀取字線(…，Pn-1，Pn，Pn+1，…)係保持於恆定電位。雖然電位可根據佈線的種類而有所差異，但是在此之任一佈線的電位係設定為0伏。
然後，脈波係如第2A圖中所描繪地順利施加至寫入字線(…，Qn-1，Qn，Qn+1，…)，以致使寫入電晶體開啟/關閉。同時，信號係施加至寫入位元線(…，Rm-1，Rm，Rm+1，…)，以致使資料寫入於記憶體胞格中。保持於每一個記憶體胞格中的電荷數量係與實施例1中所述之顯示於第1表中的電荷數量相似。
接著，將參照第15A及15B圖、第16A及16B、及第17A至17E圖來敘述讀取方法。如第15B圖中所描繪地，在讀取時，恆定的電位係施加至寫入字線(…，Qn-1，Qn，Qn+1，…)。施加低於或等於寫入電晶體之臨限值的電位至該等寫入字線係必要的。在此，雖然寫入字線的電位係保持於VQL，但可將該線保持於另一電位。
進一步地，偏壓線(…，Sm-1，Sm，Sm+1，…)係保持於電位VSH或電位VSL(VSH>VSL)或連接至電位判斷電路，根據其中執行讀取之行而定。該電位判斷電路可包含用以供應電位的裝置。該電位判斷電路係設置用於每一行，且當執行讀取於第m行中的記憶體胞格之中時，電性連接至該第m行中的偏壓線Sm。
該電位判斷電路至少包含能連接至偏壓線之佈線的端子，電位測量裝置，電容器，以及切換電容器的連接於電位測量裝置與端子之間的切換機制。偏壓線Sm係在讀取第m行中之資料時，藉由該切換機制而連接至電容器及電位測量裝置的其中一者。
在第m行中之電位判斷電路以及用以供應VSL及/或VSH至偏壓線Sm的裝置係描繪於第16B圖之中。偏壓線Sm可藉由開關SW1m而連接至電位判斷電路及該裝置的其中一者。如第16B圖中所描繪地，在第m行中的電位判斷電路包含開關SW2m、電位測量裝置Vm、電容器Cm、及連接至用以供應電位VSL之裝置的端子。該開關SW2m連接該電容器至偏壓線Sm側之任一佈線，該端子，及該電位測量裝置Vm。除了當執行資料的讀取之外，電容器的電位係較佳地藉由連接該電容器至該端子而被設定為VSL。
用以讀取第n列及第m行中之資料的方法係敘述於下文。在讀取時之第14A圖中所描繪的電路係藉由第16A圖中所描繪的等效電路而表示。因此，在第n列及第m行中之記憶體胞格及在記憶體胞格周圍的記憶體胞格係在讀取時被表示為第16B圖中所描繪的矩陣。當讀取第m行中之記憶體胞格中的資料時，在第(m-1)行及該第(m-1)行的左側之行中的偏壓線之電位係設定為VSH，且在第(m+1)行及該第(m+1)行的右側之行中的偏壓線之電位係設定為VSL。
在第m行中之偏壓線Sm的電位係在該第m行中之該偏壓線Sm連接至電位判斷電路之前，藉由開關SW1m而設定為VSL。然後，偏壓線Sm及電位判斷電路係藉由開關SW1m而彼此互相連接。此時，在該電位判斷電路中，偏壓線Sm及電容器Cm係彼此互相連接。電力係儲存於電容器Cm中，以致使電容器Cm在偏壓線Sm側的電位係VSL。
在偏壓線Sm-1之左側的記憶體胞格及在偏壓線Sm+1之右側的記憶體胞格之讀取電晶體的每一者之中，源極與汲極係在相同的電位且電流並不流動；因此，可將該等記憶體胞格視為並不存在於該電路中。除了連接至讀取字線Pn之記憶體胞格外的記憶體胞格亦可視為並不存在於該電路之中，因為其中之讀取電晶體係在截止狀態中。
因而，如第17A圖中所描繪地，可視為作用成為該電路之一部分的電路係在第n列及第m行中的記憶體胞格以及在第n列及第(m+1)行中的記憶體胞格，而偏壓線Sm設置於其間，尤其，包含讀取電晶體Tr2(n,m)及讀取電晶體Tr2(n,m+1)在其中心部分中。該等電晶體係依據在第n列中之讀取字線Pn的電位而開啟/關閉。
所認為的是，在截止狀態中的電晶體會變成極高的電阻且會斷開電路。此狀態可表示為具有極小電容的電晶體。另一方面，即使在導通狀態中，電晶體仍具有有限度的電阻。因此，根據讀取電晶體Tr2(n,m)及讀取電晶體Tr2(n,m+1)之導通狀態及截止狀態的組合(亦即，在第n列及第m行中之記憶體胞格中的資料以及在第n列及第(m+1)行中之記憶體胞格中的資料之組合)，可獲得第17B至17E圖中所描繪的等效電路。
例如，當讀取電晶體Tr2(n,m)係在截止狀態之中且讀取電晶體Tr2(n,m+1)係在導通狀態之中時，則形成第17B圖中所描繪的電路。同樣地，當讀取電晶體Tr2(n,m)係在導通狀態之中且讀取電晶體Tr2(n,m+1)係在截止狀態之中時，則形成第17C圖中所描繪的電路。當讀取電晶體Tr2(n,m)及讀取電晶體Tr2(n,m+1)係均在導通狀態之中時，則形成第17D圖中所描繪的電路。當讀取電晶體Tr2(n,m)及讀取電晶體Tr2(n,m+1)係均在截止狀態之中時，則形成第17E圖中所描繪的電路。
電晶體的尺寸或形狀愈均一，則電晶體的電阻會彼此愈接近。完全相同尺寸的電晶體具有相同的電阻。因為使用於記憶體胞格中的電晶體係設計為具有相同的體積、尺寸、材料、或形狀，所以可認為該等電晶體具有幾乎相同的電阻。
理想地，當電路變穩定且電流停止流動時(亦即，當恆定的狀態實現；換言之，當對應於該狀態的電荷係儲存於電容器Cm之中時)，在偏壓線Sm側之電容器Cm的電位係VSL於第17B圖中、VSH於第17C圖中，VSH/2於第17D圖中，以及VSL於第17E圖中。在第17E圖中，因為偏壓線的狀態並未自最初狀態改變，所以在偏壓線Sm側之電容器Cm的電位係VSL。
在此，不管讀取電晶體Tr2(n,m+1)的狀態為何者，當讀取電晶體Tr2(n,m)係在截止狀態之中時(在第17B圖中所描繪的狀態以及在第17E圖中所描繪的狀態)，在偏壓線Sm側之電容器Cm的電位係VSL。選擇性地，不管讀取電晶體Tr2(n,m+1)的狀態，當讀取電晶體Tr2(n,m)係在導通狀態之中時(在第17C圖中所描繪的狀態以及在第17D圖中所描繪的狀態)，在偏壓線Sm側之電容器Cm的電位具有除VSL之外的值。因此，藉由觀察偏壓線Sm側之電容器Cm的電位，可知道讀取電晶體Tr2(n,m)的狀態。
VSH的值及VSL的值可分別為例如+1伏及0伏。在偏壓線側之電容器Cm的電位可藉由開關SW2m來連接電容器Cm及電位測量裝置Vm而予以測量。在其中接地電位係0伏且觀察到除了0伏之外，若干電荷係藉由電位測量裝置Vm而儲存於電容器Cm中的情況中，可獲知的是，讀取電晶體Tr2(n,m)係在導通狀態之中。另一方面，在其中電容器Cm之電位係0伏的情況中，可獲知的是，讀取電晶體Tr2(n,m)係在截止狀態之中。
也就是說，在其中第1表中所示之資料係輸入於記憶體胞格之中的情況中，當輸入第15A圖中所描繪的脈波至讀取字線Pn-1、Pn、及Pn+1時，可觀察到在第15A圖中所描繪為Vm之實例的電位之改變。在此，VPL、VP1、VP2、及VP3對應於參照第4B圖所敘述之該等電位。
雖然當與第3A圖中所描繪為Om之脈波相較時，第15A圖中所描繪之該等脈波在波的高度上並非均一的。但第15A圖中所描繪之脈波的數目係與第3A圖中所描繪為Om之脈波的數目相同。換言之，與實施例1相似地，可計數對應於每一個記憶體胞格之脈波的數目，而藉以獲知保持於該記憶體胞格中之多值的資料。
在上述實例中，於第(m-1)行及該第(m-1)行的左側之行中的偏壓線之電位係設定為VSH，且於第(m+1)行及該第(m+1)行的右側之行中的偏壓線之電位係設定為VSL；然而，可將第(m-1)行及該(m-1)行的左側之行中的偏壓線之電位設定為VSL，且可將第(m+1)行及該第(m+1)行的右側之行中的偏壓線之電位設定為VSH。
[實施例7]
如實施例5中所指出地，存在有其中功率消耗會在寫入時增加於實施例2中所述之半導體記憶體裝置的驅動方法中之問題。在此實施例中，將敘述其中可降低功率消耗的驅動方法。
在此實施例中，於除了當執行寫入於所選擇之列的時間之外的週期期間，在該列中之讀取字線的電位係保持於使讀取電晶體關閉之電位而不管寫入電晶體之汲極側的電荷數量為何者。例如，在其中讀取電晶體係n通道電晶體的情況中，讀取字線係保持於足夠高的負電位處。在其中保持於寫入電晶體之汲極側的電荷數量之值係在於第4B圖中所描繪之四階(Q1，Q1，Q2，及Q3)的其中任一者處，且讀取字線的電位係例如VPL或更低的情況中，讀取電晶體在所有時間係在截止狀態中，且因而，電流並不流動於讀取電晶體的源極與汲極之間。
具體而言，寫入係如下文所述地進行。偏壓線Sm保持為具有例如0之恆定值於第5A圖中之第n列及第m行的記憶體胞格中。進一步地，當寫入資料時，讀取字線Pn的電位亦被設定為例如0。當寫入字線Qn的電位係VQH時，寫入電晶體Tr1(n,m)導通。在其中寫入位元線Rm具有任一電位的情況中，讀取電晶體Tr2(n,m)之閘極的電位係高於或等於臨限值，且讀取電晶體Tr2(n,m)亦導通。然後，在某些情況中，僅在當寫入資料於此記憶體胞格之中時的週期期間，電流才會流動於讀取電晶體Tr2(n,m)的源極與汲極之間。
接著，將敘述另一列中之記憶體胞格中的寫入。而且，在該情況中，偏壓線Sm的電位係0。另一方面，脈波係恆定地施加至寫入位元線Rm，以致使寫入執行於另一列中。寫入字線Qn的電位變成VQL，且寫入電晶體Tr1(n,m)係在截止狀態中。另一方面，讀取字線Pn的電位係設定為VPL或更低(VPL>VQL)。
因而，不管保持於寫入電晶體Tr1(n,m)之汲極側的電荷數量為何者，讀取電晶體Tr2(n,m)係在截止狀態之中。因此，電流並不流動於讀取電晶體Tr2(n,m)的源極與汲極之間。注意的是，因為施加至寫入電晶體Tr1(n,m)之汲極的電位係高於VQL，所以寫入電晶體Tr1(n,m)並未導通。
在此實施例中，雖然在寫入於讀取電晶體之列中時的某些情況中，電流會流動於讀取電晶體的源極與汲極之間，但該電流可在寫入於其他列時被截止。因此，雖然更多的功率會比實施例5更消耗於此實施例中，但此實施例中之功率消耗可以以相對容易的方式而比實施例2中之功率消耗更少。
此申請案係根據2010年1月22日在日本專利局所申請之日本專利申請案序號2010-012417，該申請案的全部內容係結合於本文以供參考。
101．．．單晶矽基板
102,151．．．元件分離區
103,113．．．閘極絕緣膜
104．．．虛擬閘極
105a,105b,152．．．雜質區
106a．．．源極
106b．．．汲極
106c,106d,118．．．佈線
107,117．．．層間絕緣體
108．．．孔部分
109．．．接觸孔
110,110b,116．．．連接電極
110a,111a．．．電極
111,111b,114c．．．閘極電極
112．．．氧化物半導體區
112a．．．氧化物半導體膜
114a．．．寫入字線
114b．．．讀取字線
115a,115b．．．顯現n型導電性之區域
119,119a,155,156．．．絕緣膜
120．．．電容器
150．．．半導體晶圓
153．．．浮動閘極
154．．．控制閘極
在附圖中：
第1A及1B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第2A及2B圖係描繪依據實施例1之半導體記憶體裝置的驅動方法(寫入)之圖式；
第3A及3B圖係描繪依據實施例1之半導體記憶體裝置的驅動方法(讀取)之圖式；
第4A及4B圖係描繪依據本發明實施例之讀取複數個階之資料的原理之圖式；
第5A及5B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第6A及6B圖係描繪依據實施例2之半導體記憶體裝置的驅動方法(讀取)之圖式；
第7A至7C圖係描繪依據實施例3之半導體記憶體裝置之佈線的佈局及其類似者之圖式；
第8A至8E圖係描繪依據實施例3之半導體記憶體裝置的製造步驟之圖式；
第9A至9D圖係描繪依據實施例3之半導體記憶體裝置的製造步驟之圖式；
第10圖係依據實施例3之半導體記憶體裝置的橫剖面視圖；
第11A至11D圖係描繪依據實施例4之半導體記憶體裝置的製造步驟之圖式；
第12A及12B圖係依據實施例5之半導體記憶體裝置的電路圖；
第13A至13D圖係描繪習知之FGNVM(NAND型快閃記憶體)的結構之圖式；
第14A及14B圖係描繪依據本發明實施例之半導體記憶體裝置的實例之圖式；
第15A及15B圖係描繪依據實施例6之半導體記憶體裝置的驅動方法(讀取)之圖式；
第16A及16B圖係描繪依據實施例6之半導體記憶體裝置的驅動方法(讀取)之圖式；以及
第17A至17E圖係描繪依據實施例6之半導體記憶體裝置的驅動方法(讀取)之圖式。
Rm．．．寫入位元線
Sm．．．偏壓線
Pn．．．讀取字線
Qn．．．寫入字線
Tr1(n,m)．．．寫入電晶體
Tr2(n,m)．．．讀取電晶體
C(n,m)．．．電容器

Claims (28)

  1. 一種半導體記憶體裝置，包含：第一線；第二線；第三線；第四線；第五線；以及記憶體胞格，包含：第一電晶體；第二電晶體；以及電容器，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第二電晶體之閘極及該電容器之電極的其中一者，其中該第一電晶體之閘極係電性連接至該第一線，其中該第一電晶體之源極及該汲極的另一者係電性連接至該第五線，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第三線，其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第四線，其中該電容器之該等電極的另一者係電性連接至該第二線，其中該第一電晶體包含半導體層，該半導體層包括氧化物半導體， 其中該電容器是形成在該第二線與該第二電晶體之該閘極重疊的部分中，且其中該電容器的面積係比該第二電晶體之通道區面積小二倍。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中該第二線的寬度係大於或等於該第一電晶體之通道寬度的0.5倍且小於或等於該第一電晶體之該通道寬度的1.5倍。
  3. 如申請專利範圍第1項之半導體記憶體裝置，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小。
  4. 如申請專利範圍第1項之半導體記憶體裝置，其中該氧化物半導體的載子濃度係小於1×1014cm-3。
  5. 一種半導體記憶體裝置，包含：第一線；第二線；第三線；第四線；以及記憶體胞格，包含：第一電晶體；第二電晶體；以及電容器，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第二電晶體之閘極及該電容器之電極的其中一者， 其中該第一電晶體之閘極係電性連接至該第一線，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該第三線，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第三線，其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第四線，其中該電容器之該等電極的另一者係電性連接至該第二線，其中該第一電晶體包含半導體層，該半導體層包括氧化物半導體，其中該電容器係形成在該第二線與該第二電晶體之該閘極重疊的部分中，且其中該電容器的面積係比該第二電晶體之通道區面積小二倍。
  6. 如申請專利範圍第5項之半導體記憶體裝置，其中該第二線的寬度係大於或等於該第一電晶體之通道寬度的0.5倍且小於或等於該第一電晶體之該通道寬度的1.5倍。
  7. 如申請專利範圍第5項之半導體記憶體裝置，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×1020A或更小。
  8. 如申請專利範圍第5項之半導體記憶體裝置，其中該氧化物半導體的載子濃度係小於1×1014cm-3。
  9. 一種半導體記憶體裝置，包含：第一線；第二線；第三線；第四線；第五線；第六線；第一記憶體胞格，包括第一電晶體、第二電晶體、及第一電容器；以及第二記憶體胞格，包括第三電晶體、第四電晶體、及第二電容器，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第二電晶體之閘極及該第一電容器之電極的其中一者，其中該第一電晶體之閘極係電性連接至該第一線，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該第五線，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第三線，其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第四線，其中該第一電容器之該等電極的另一者係電性連接至該第二線，其中該第一電晶體包含第一半導體層，該第一半導體 層包含氧化物半導體，其中該第一電容器係形成在該第二線與該第二電晶體之該閘極重疊的部分中，其中該第一電容器的面積係比該第二電晶體之通道區面積小二倍，其中該第三電晶體之源極及汲極的其中一者係電性連接至該第四電晶體之閘極及該第二電容器之電極的其中一者，其中該第三電晶體之閘極係電性連接至該第一線，其中該第三電晶體之該源極及該汲極的另一者係電性連接至該第六線，其中該第四電晶體之源極及汲極的其中一者係電性連接至該第三線，其中該第二電容器之該等電極的另一者係電性連接至該第二線，其中該第三電晶體包含第二半導體層，該第二半導體層包含該氧化物半導體，且其中該第二電容器的面積係比該第四電晶體之通道區面積小二倍。
  10. 如申請專利範圍第9項之半導體記憶體裝置，其中該第二線的寬度係大於或等於該第一電晶體及該第三電晶體之通道寬度的0.5倍且小於或等於該第一電晶體及該第三電晶體之該通道寬度的1.5倍。
  11. 如申請專利範圍第9項之半導體記憶體裝置， 其中該第一電晶體的該源極與該汲極間之漏電流在25℃的溫度時係1×10-20A或更小，且其中該第三電晶體的該源極與該汲極間之漏電流在25℃的溫度時係1×10-20A或更小。
  12. 如申請專利範圍第9項之半導體記憶體裝置，其中該第一電晶體及該第三電晶體之該氧化物半導體的載子濃度係各自地小於1×1014cm-3。
  13. 一種半導體記憶體裝置的驅動方法，該半導體記憶體裝置包含：第一線；第二線；以及記憶體胞格，包括第一電晶體、第二電晶體、及電容器，其中該第一電晶體包含包括氧化物半導體的半導體層，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第一線，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該電容器及該第二電晶體之閘極，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第一線，且其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第二線，該驅動方法包含以下步驟：開啟該第一電晶體；透過該第一線及該第一電晶體以供應第一電位至該第二電晶體之該閘極及該電容器；供應第二電位至該第二線；以及 藉由關閉該第一電晶體而保持該第一電位於該第二電晶體之該閘極及該電容器中，其中供應該第一電位之該步驟係與供應該第二電位之該步驟同時地執行，且其中該第一電位之位準係與該第二電位之位準相同。
  14. 如申請專利範圍第13項之半導體記憶體裝置的驅動方法，其中該電容器的面積係比該第二電晶體之通道區面積小二倍。
  15. 如申請專利範圍第13項之半導體記憶體裝置的驅動方法，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小。
  16. 如申請專利範圍第13項之半導體記憶體裝置的驅動方法，其中該氧化物半導體的載子濃度係小於1×1014cm-3。
  17. 一種半導體記憶體裝置的驅動方法，該半導體記憶體裝置包含：第一線；第二線；第一記憶體胞格，包括第一電晶體、第二電晶體、及第一電容器，其中該第一電晶體包含包括氧化物半導體的第一半導體層，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第一線，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該第一電容器之電極的其中一者及該第二電晶體之閘極，其中該第一電容器之 該等電極的另一者係電性連接至該第二線，且其中該第二電晶體之源極及汲極的其中一者係電性連接至該第一線；以及第二記憶體胞格，包括第三電晶體、第四電晶體、及第二電容器，其中該第三電晶體包含包括該氧化物半導體的第二半導體層，其中該第三電晶體之源極及汲極的其中一者係電性連接至該第一線，且其中該第三電晶體之該源極及該汲極的另一者係電性連接至該第二電容器之電極的其中一者及該第四電晶體之閘極，該驅動方法包含以下步驟：開啟該第一電晶體；透過該第一線及該第一電晶體以供應第一電位至該第二電晶體之該閘極及該第一電容器；藉由關閉該第一電晶體而保持該第一電位於該第二電晶體之該閘極及該第一電容器中；開啟該第三電晶體；保持該第二線之電位於第二電位，使得該第二電晶體維持關閉，而不管該第二電晶體之該閘極及該第一電容器中之該第一電位的位準；當保持該第二線之該電位於該第二電位時的同時，透過該第一線及該第三電晶體以供應第三電位至該第四電晶體之該閘極及該第二電容器；以及藉由關閉該第三電晶體而保持該第三電位於該第四電晶體之該閘極及該第二電容器。
  18. 如申請專利範圍第17項之半導體記憶體裝置的驅動方法，其中該第一電容器的面積係比該第二電晶體之通道區面積小二倍，且其中該第二電容器的面積係比該第四電晶體之通道區面積小二倍。
  19. 如申請專利範圍第17項之半導體記憶體裝置的驅動方法，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小，且其中在截止狀態中之該第三電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小。
  20. 如申請專利範圍第17項之半導體記憶體裝置的驅動方法，其中該第一電晶體及該第三電晶體之該氧化物半導體的載子濃度係各自地小於1×1014cm-3。
  21. 一種半導體記憶體裝置的驅動方法，該半導體記憶體裝置包含：第一線；第二線；第一記憶體胞格，包括第一電晶體、第二電晶體、及電容器，其中該第一電晶體包含包括氧化物半導體的半導體層，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第一線，其中該第一電晶體之該源極及該汲極的另一者係電性連接至該電容器及該第二電晶體之閘 極，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第一線，且其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第二線；以及第三電晶體，其中該第三電晶體之源極及汲極的其中一者係電性連接至該第一線，且其中該第三電晶體之該源極及該汲極的另一者係電性連接至該第二線，該驅動方法包含以下步驟：開啟該第三電晶體；開啟該第一電晶體；當該第三電晶體係在導通狀態中之同時，透過該第一線以供應電位至該第二電晶體之該閘極且至該第二線；以及藉由關閉該第一電晶體而保持該電位。
  22. 如申請專利範圍第21項之半導體記憶體裝置的驅動方法，其中該電容器的面積係比該第二電晶體之通道區面積小二倍。
  23. 如申請專利範圍第21項之半導體記憶體裝置的驅動方法，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小，且其中在截止狀態中之該第三電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小。
  24. 如申請專利範圍第21項之半導體記憶體裝置的驅動方法，其中該氧化物半導體的載子濃度係小於1×1014 cm-3。
  25. 一種半導體裝置，包含：第一線；第二線；第三線；第四線；以及記憶體胞格，包含：第一電晶體；第二電晶體；及電容器，其中該第一電晶體之源極及汲極的其中一者係電性連接至該第二電晶體之閘極以及該電容器之電極的其中一者，其中該第一電晶體之閘極係電性連接至該第一線，其中該第二電晶體之源極及汲極的其中一者係電性連接至該第三線，其中該第二電晶體之該源極及該汲極的另一者係電性連接至該第四線，其中該電容器之該等電極的另一者係電性連接至該第二線，其中該第一電晶體包含半導體層，該半導體層包括氧化物半導體，其中該電容器的面積係比該第二電晶體之通道區面積小二倍， 其中該半導體裝置組態以將複數個階的資料寫入該記憶體胞格，其中該半導體裝置組態以從該記憶體胞格讀取該複數個階的資料，且其中該複數個階的資料係大於或等於三個階的資料。
  26. 如申請專利範圍第25項之半導體裝置，其中該第二線的寬度係大於或等於該第一電晶體之通道寬度的0.5倍且小於或等於該第一電晶體之該通道寬度的1.5倍。
  27. 如申請專利範圍第25項之半導體裝置，其中在截止狀態中之該第一電晶體的該源極與該汲極間之漏電流於25℃的溫度時係1×10-20A或更小。
  28. 如申請專利範圍第25項之半導體裝置，其中該氧化物半導體的載子濃度係小於1×1014cm-3。
TW100102294A 2010-01-22 2011-01-21 半導體記憶體裝置和其驅動方法 TWI529859B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010012417 2010-01-22

Publications (2)

Publication Number Publication Date
TW201205724A TW201205724A (en) 2012-02-01
TWI529859B true TWI529859B (zh) 2016-04-11

Family

ID=44306655

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102294A TWI529859B (zh) 2010-01-22 2011-01-21 半導體記憶體裝置和其驅動方法

Country Status (6)

Country Link
US (3) US8395931B2 (zh)
JP (2) JP5619634B2 (zh)
KR (2) KR20180043383A (zh)
CN (1) CN102714209B (zh)
TW (1) TWI529859B (zh)
WO (1) WO2011089852A1 (zh)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
KR102015762B1 (ko) * 2010-02-19 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8837203B2 (en) * 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
DE112012004307B4 (de) 2011-10-14 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10192875B2 (en) * 2014-10-14 2019-01-29 Ememory Technology Inc. Non-volatile memory with protective stress gate
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9716852B2 (en) * 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
US9773787B2 (en) * 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR20180130581A (ko) * 2016-08-31 2018-12-07 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
KR102171724B1 (ko) * 2016-08-31 2020-10-30 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
TWI785043B (zh) * 2017-09-12 2022-12-01 日商松下知識產權經營股份有限公司 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法
US10985162B2 (en) * 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
JP6753986B2 (ja) * 2019-07-04 2020-09-09 株式会社半導体エネルギー研究所 半導体装置
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614749A (en) * 1969-06-02 1971-10-19 Burroughs Corp Information storage device
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6260191A (ja) 1985-09-11 1987-03-16 Nec Corp 半導体メモリセル
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244763A (ja) * 1988-08-05 1990-02-14 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2719237B2 (ja) * 1990-12-20 1998-02-25 シャープ株式会社 ダイナミック型半導体記憶装置
JPH0529571A (ja) 1991-07-19 1993-02-05 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5459686A (en) * 1993-10-15 1995-10-17 Solidas Corporation Multiple level random access memory
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
KR0146075B1 (ko) * 1995-05-25 1998-11-02 문정환 반도체 메모리 셀
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
TW449746B (en) * 1998-10-23 2001-08-11 Kaitech Engineering Inc Semiconductor memory device and method of making same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6094368A (en) * 1999-03-04 2000-07-25 Invox Technology Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP2001351386A (ja) 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
GB0225353D0 (en) * 2002-10-31 2002-12-11 Amersham Biosciences Kk Chip-based resonator and liquid-phase sensor
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7609546B2 (en) * 2007-10-15 2009-10-27 Rao G R Mohan Multivalue memory storage with two gating transistors
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714184B (zh) 2009-12-28 2016-05-18 株式会社半导体能源研究所 半导体器件
CN102714208B (zh) 2010-01-15 2015-05-20 株式会社半导体能源研究所 半导体装置
KR101848516B1 (ko) 2010-01-15 2018-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101811204B1 (ko) * 2010-02-12 2017-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
TWI511236B (zh) * 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置

Also Published As

Publication number Publication date
US20130194858A1 (en) 2013-08-01
US20140355333A1 (en) 2014-12-04
JP5813840B2 (ja) 2015-11-17
JP2015038799A (ja) 2015-02-26
JP5619634B2 (ja) 2014-11-05
CN102714209A (zh) 2012-10-03
US8395931B2 (en) 2013-03-12
WO2011089852A1 (en) 2011-07-28
KR20180043383A (ko) 2018-04-27
US9336858B2 (en) 2016-05-10
CN102714209B (zh) 2015-09-16
US8811066B2 (en) 2014-08-19
TW201205724A (en) 2012-02-01
US20110182110A1 (en) 2011-07-28
KR101855060B1 (ko) 2018-05-09
JP2011171726A (ja) 2011-09-01
KR20120116493A (ko) 2012-10-22

Similar Documents

Publication Publication Date Title
TWI529859B (zh) 半導體記憶體裝置和其驅動方法
TWI532041B (zh) 半導體記憶體裝置
JP5651524B2 (ja) 半導体メモリ装置
US8437165B2 (en) Semiconductor memory device and semiconductor device
JP5544326B2 (ja) 半導体装置
TWI606446B (zh) 半導體記憶體裝置，其驅動方法及製造半導體裝置之方法
JP6174230B2 (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees