CN102714209A - 半导体存储器件及其驱动方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，该半导体器件通过将在关断状态下在源极与漏极之间的泄漏电流小的晶体管用作写晶体管来存储数据。在写晶体管的漏极与读晶体管的栅极连接以及写晶体管的漏极与电容器的一个电极连接的包含多个存储单元的矩阵中，写晶体管的栅极与写字线连接；写晶体管的源极与写位线连接；以及读晶体管的源极和漏极与读位线和偏压线连接。为了减少布线的数量，写位线或偏压线替换另一列中的读位线。

Description

半导体存储器件及其驱动方法
技术领域
本发明涉及使用半导体的存储器件。
背景技术
有许多种使用半导体的存储器件。例如，能够给出动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）、电可擦除可编程只读存储器（EEPROM）、闪存（flash memory）等。
在DRAM中，通过将电荷保持于设置于存储单元中的电容器内来存储数据。但是，即使在用于开关的晶体管处于关断状态时，在源极与漏极之间也会产生少量的泄漏电流；因而，数据在相对短的时间（最长为几十秒）内就会丢失。因此，数据需要按一定的周期（通常为几十毫秒）来重写（刷新）。
在SRAM中，通过利用触发器电路的双稳态来保持数据。尽管CMOS反相器通常使用于SRAM的触发器电路中，但是由于在一个存储单元中使用六个晶体管，因而SRAM的集成度低于DRAM的集成度。另外，在没有供电时，数据丢失。
另一方面，在EEPROM或闪存内，所谓的浮置栅极被设置于沟道与栅极之间，并且电荷被存储于浮置栅极中，由此保持数据。存储于浮置栅极中的电荷即使在对晶体管的供电停止之后也得以保持，这就是为何这些存储器被称为非易失性存储器的原因。例如，专利文献1能够涉及闪存的描述。特别地，这些存储器在下文称为浮置栅极非易失性存储器（FGNVM）。
由于在某些级别的数据（多值数据）能够存储于FGNVM中的一个存储单元内，因而存储容量可能很大。此外，由于在NAND型闪存中能够显著地减少接触孔的数量，因而能够将集成度提高至某一程度。
但是，在传统的FGNVM中，在对浮置栅极注入电荷或者去除电荷时需要高电压。由于此，无法避免栅极绝缘膜的劣化，并且无法没有限制地重复写入和擦除。此外，通过施加高电压，当达到特定的集成度（50nm或更小的线宽）时在相邻的存储单元之间发生干扰；因此，在存储单元之间需要保持特定的距离。
[参考文献]
[专利文献]
[专利文献1]日本公开专利申请No.S57-105889
发明内容
如上所述，传统的半导体存储器件既有优点也有缺点。即使在关闭电源之后数据也能够保持于其内达一天或更长，优选地为一年或更长，更优选地为十年或更长的半导体存储器件是所期望的。另外，优选的是，对写入的次数没有限定，并且希望写入能够执行十亿次或更多。
而且，集成度同样是重要的。当最小线宽为F时，由一个存储单元所占用的面积在传统的SRAM中为100F2-150F2，在传统的DRAM中为8F2，在传统的NAND型闪存中为4F2-6F2，以及在传统的NOR型闪存中为6F2-12F2；但是，希望面积为40F2或更小，优选地为10F2或更小，更优选地为5F2或更小。
根据上述方面，DRAM或SRAM并不是优选的，因为在关闭电源时数据会丢失；至于SRAM，则是达不到所需的集成度。尽管FGNVM具有在关闭电源之后数据可保持至少十年的优点，但是写入的次数为十万次或更少。
鉴于上述情况，本发明的实施例的一个目的是提供满足以下全部三个条件的半导体存储器件：数据能够保持一小时或更长，优选地为一天或更长，更优选地为十年或更长；写入的次数能够为一百万次或更多；以及集成度为40F2或更小，优选地为10F2或更小，更优选地为5F2或更小。注意，在本说明书中，数据保持时间是使保持于存储单元内的电荷量减少至初始量的90％所需要的时间。
此外，本发明的实施例的一个目的是提供具有新型结构的存储器件及其驱动方法。特别地，本发明的实施例的一个目的是提供其中功率消耗能够得以降低的存储器件以及其中功率消耗能够得以降低的驱动方法。
本发明将在下文描述；在说明书中使用的术语被简要地描述。首先，晶体管的源极和漏极的名称通常根据所施加的电位来确定；但是，在本说明书中，为方便起见，当它们中的一个被称为源极时，另一个就被称为漏极，并且它们并不进行特别地区分。因此，源极在本说明书中能够可替换地称为漏极。
在本发明的第一结构中，一个存储单元包括作为写晶体管的晶体管（在该晶体管中，源极与漏极之间的泄漏电流是小的）、另一晶体管（读晶体管）及电容器，并且多个存储单元按矩阵来排布。此外，作为连接到这些元件的布线，准备了五种布线：写字线、写位线、读字线、读位线及偏压线。
写晶体管的漏极与读晶体管的栅极及电容器的一个电极连接。此外，写晶体管的栅极与写字线连接；写晶体管的源极与写位线连接；读晶体管的源极与读位线连接；读晶体管的漏极与偏压线连接；以及电容器的另一电极与读字线连接。
在处于关断状态的写晶体管中，在源极与漏极之间的泄漏电流优选为1×10-20A或更小，更优选地在其中晶体管所使用的温度（例如，25°C）下为1×10-21A或更小，或者在85°C下为1×10-20A或更小。在一般的硅半导体的情况下，难以实现具有如此小的值的泄漏电流；但是，在通过处理其带隙为3电子伏特或更大的半导体（特别是在优选条件下的氧化物半导体）而获得的晶体管中，能够实现该值。因此，氧化物半导体优选地用于写晶体管。毋庸置疑，如果能够通过使用硅半导体或其他种类的半导体的别的方法来使泄漏电流具有小于或等于上述值的值，则不排除使用此类半导体。
尽管能够将各种已知的材料用作氧化物半导体，但是具有大于或等于3电子伏特且小于3.6电子伏特的带隙的材料是所期望的。另外，希望使用其电子亲和势为4电子伏特或更大，更优选地为大于或等于4电子伏特且小于4.9电子伏特的材料。在此类材料当中，可以使用其载流子浓度小于1×1014cm-3，优选地小于1×1011cm-3的材料。本发明人发现：由满足此类条件的氧化物半导体所展示出的半导体特性与在室温下，甚至是在例如150°C下观察到的那些特性几乎没有区别。
至于读晶体管，尽管对在关断状态下的源极与漏极之间的泄漏电流没有限定，但是为了提高读取速度，希望使用可在高速下操作的晶体管。优选的是使用具有10纳秒或更小的开关速度的晶体管。此外，在写晶体管和读晶体管中，栅极泄漏电流（在栅极与源极之间的或者在栅极与漏极之间的泄漏电流）需要是极其小的；同样地，在电容器中，内部泄漏电流（在电极之间的泄漏电流）需要是小的。在其中晶体管或电容器所使用的温度（例如，25°C）下，每个泄漏电流优选地为1×10-20A或更小，更优选地为1×10-21A或更小。
与FGNVM的情形不同，对电容器的容量没有特别的限定；但是，由于集成度随着电容器的尺寸增大而减小，因而电容器的面积大于或等于读晶体管的沟道区的面积（沟道宽度×沟道长度，在沟道区为矩形的情况下）的1/10且小于该沟道区面积的2倍，优选地大于或等于读晶体管的沟道区的面积1/10且小于读晶体管的沟道区的面积。电容器的面积优选为100nm2-0.01μm2。
作为电容器的电介质，根据需要来使用诸如氧化铪、氧化镧、氧化钇或氧化铝之类的材料，并且相对介电常数可以是10或更大，优选为15或更大。电容器的容量优选为10fF或更小，使得半导体存储器件在高速下操作。
写字线、写位线、读位线、偏压线及读字线按矩阵来排布；写字线优选为垂直于写位线，而读位线优选为平行于偏压线，从而执行矩阵驱动。另外，写字线优选为平行于读字线。
在图1A中示出了具有上述结构的存储单元。在此，在第n行和第m列中的存储单元作为示例来描述。在图1A中，示出了包括写晶体管Tr1(n,m)、读晶体管Tr2(n,m)及电容器C(n,m)的存储单元。在此，写晶体管Tr1(n,m)的漏极与读晶体管Tr2(n,m)的栅极以及电容器C(n,m)的一个电极连接。
此外，写晶体管Tr1(n,m)的栅极与写字线Qn连接；写晶体管Tr1(n,m)的源极与写位线Rm连接；读晶体管Tr2(n,m)的源极与读位线Om连接；读晶体管Tr2(n,m)的漏极与偏压线Sm连接；以及电容器C(n,m)的另一电极与读字线Pn连接。
在图1A中，写字线Qn平行于读字线Pn，并且写位线Rm、读位线Om及偏压线Sm相互平行。此外，写字线Qn和读字线Pn垂直于写位线Rm、读位线Om及偏压线Sm。
在图1B中，示出了在第n行和第m列中的存储单元以及在存储单元周围的部分。如图中所明显示出的，需要每行两个布线以及每列三个布线；因而，在N行和M列的矩阵中需要（2N+3M）个布线。
为了将数据写入图1A所示的存储单元内，通过给写字线Qn施加适当的电位来使写晶体管Tr1(n,m)导通。通过写位线Rm在此时的电位，电荷被注入写晶体管Tr1(n,m)的漏极侧。此时所注入的电荷量根据写位线Rm的电位、读晶体管Tr2(n,m)的栅极电容、电容器C(n,m)的容量等来确定，并且因而在条件相同的情况下结果总是几乎相同的，且变化是小的。以此方式，数据被写入。
然后，通过给写字线Qn施加不同的适当电位，写晶体管Tr1(n,m)关断。在处于关断状态的写晶体管Tr1(n,m)中的泄漏电流为1×10-20A或更小，由此在写晶体管Tr1(n,m)的漏极侧上的电荷按照其原样保持达极为长的时间。
当数据被读取时，适当的电位被施加于读字线Pn，并且读晶体管Tr2(n,m)的状态被监视。例如，假定有两种数据状态：其中在写晶体管Tr1(n,m)的漏极侧上没有电荷的状态，以及其中在写晶体管Tr1(n,m)的漏极侧上有正电荷的状态。同样假定：读晶体管Tr2(n,m)是n沟道晶体管；偏压线Sm被保持在适当的正电位；以及将低于或等于读晶体管Tr2(n,m)的阈值的适当电位施加于读字线Pn。
在没有电荷的状态中，由于读晶体管Tr2(n,m)的栅极的电位低于或等于阈值，因而读晶体管Tr2(n,m)处于关断状态，并且在源极与漏极之间的电阻是极其高的。因此，读位线Om的电位极不同于偏压线Sm的电位。但是，当在写晶体管Tr1(n,m)的漏极侧上有正电荷时，在某些情况下，即使在读字线Pn的电位低于或等于阈值时，读晶体管Tr2(n,m)也可以导通；因此，读位线Om的电位在某些情况下与偏压线Sm的电位相同或者极为接近。以此方式，能够知道什么数据被保持着。
利用相同的原理，能够知道与存储于1个存储单元内的电荷量对应的级别。在图4A中等效地示出了读取时的电路。通过在写入时改变写位线Rm的电位，在写晶体管Tr1的漏极侧上的电荷Q的值处于四个级别（Q0、Q1、Q2和Q3，其中Q0<Q1<Q2<Q3，以及Q0为0或更大）。在读取时，写晶体管Tr1(n,m)能够被看作是绝缘体，并且因而与写字线Qn和写位线Rm一起从图中省去。
根据电荷Q的值，读晶体管Tr2(n,m)的表观特性被改变。当读位线Om的电位为0时，偏压线Sm的电位为VSH（>0），以及读字线Pn的电位被改变，在读晶体管Tr2(n,m)内流动的电流量改变。图4B示出了该状态。
在最大的电荷量被保持（Q=Q3）的情况下，即使在Vg为负时，也有足够大的电流量流过并且使读晶体管Tr2导通。例如，读晶体管Tr2在Vg=VP1时导通。为了使读晶体管Tr2关断，Vg需要是足够大的负值（例如，VPL）。左起第二条曲线示出电荷量是第二大（Q=Q2）的情况。此时，读晶体管Tr2在Vg=VP2时导通。另一方面，读晶体管Tr2在Vg=VP1时处于关断状态。在电荷量为第三大（Q=Q1）的情况下，读晶体管Tr2在Vg=VP2时处于关断状态，但是在Vg=VP3时导通。在Q=Q0的情况下，读晶体管Tr2即使在Vg=VP3时也处于关断状态。
也就是说，通过给读字线Pn施加处于某些电平的电位，能够知道所保持的电荷量。首先，Vg=VPL。在这种情况下，读晶体管Tr2处于关断状态，与所保持的电荷量无关。然后，当Vg=VP1时，读晶体管Tr2仅在所保持的电荷量为Q3时导通。如果读晶体管Tr2在该级别被导通，则能够判断所保持的电荷量为Q3。
当Vg=VP2时，读晶体管Tr2仅在所保持的电荷量为Q3或Q2时导通。如果读晶体管Tr2在该级别第一次导通，则能够判断所保持的电荷量为Q2。
当Vg=VP3时，读晶体管Tr2仅在所保持的电荷量为Q3、Q2或Q1时导通。如果读晶体管Tr2在该级别第一次导通，则能够判断所保持的电荷量为Q1。如果读晶体管Tr2即使在该级别也不导通，则能够判断电荷量为Q0。以此方式，能够写入和读取4个级别的数据（2位）。毋庸置疑，以类似的方式，能够写入和读取多很多的数据，例如，8个级别的数据（3位）或者16个级别的数据（4位）。
如上所述，为了通过使保持于存储单元内的电荷量处于多个级别来存储大量的数据，必要的是所保持的电荷量的变化是小的。这是因为当电荷量的变化大时，则需要使图4B中的VPL、VP1、VP2及VP3之间的各个间隙更大。根据本发明的第一结构的矩阵型半导体存储器件适用于该用途，因为所保持的电荷量的变化小。
此外，在FGNVM中，在写入或擦除时需要给晶体管施加极高的电压；另一方面，根据本发明的一种实施例，施加于晶体管的电压在写入时和在读取时都能够是较低的。因而，电容器的容量和读晶体管的栅极电容并没有那么多地彼此制约。
一般地，当电容器的容量大于读晶体管的栅极电容时，施加于偏压线和读字线的大量电压被施加于读晶体管的栅极，并且因而施加于读晶体管的栅极的电压是高的。因此，数据能够以较低的电压来读取。
另一方面，当电容器的容量小于读晶体管的栅极电容时，施加于偏压线和读字线的大量电压被施加于电容器，施加于偏压线和读字线之间的大量电压被施加于电容器，并且因而施加于读晶体管的栅极的电压是低的。因此，数据无法读取，除非在读字线和偏压线之间施加更高的电压。
但是，在本发明的一种实施例中，当与FGNVM的情形中所需要的电压相比，在写入时和在读取时晶体管所需的绝对电压要低得多。该绝对电压典型为0.5-3伏；即使电容器的容量是读晶体管的栅极电容的1/3，施加于存储单元的电压最高也只有9伏。另外，该电压并不直接施加于晶体管的栅极绝缘膜。因而，晶体管并没有因高电压而劣化。
这使得本发明的实施例的确不同于传统的FGNVM。作为传统的FGNVM的示例，NAND型闪存的存储单元参照图13A到13D来描述。图13A是在第n行和第m列中的存储单元以及在存储单元周围的部分的顶视图。在元件分隔区151形成于其上的半导体晶片之上，浮置栅极153和控制栅极154被堆叠，并且杂质区152被设置于半导体晶片之上。
控制栅极154用作字线（…，Wm-1，Wm，Wm+1，…）。此外，尽管杂质区在与浮置栅极153重叠的部分被分离，但是杂质区在操作时与位线（…，Bm-1，Bm，Bm+1，…）连接。
图13B是沿着图13A中将点X1连接至点X2的直线截取的截面图。在半导体晶片150之上，浮置栅极153和控制栅极154被堆叠，此外，杂质区152按照杂质区152的边缘与浮置栅极153和控制栅极154的边缘对齐的方式来设置。绝缘膜155和绝缘膜156被分别设置于半导体晶片150和浮置栅极153之间以及浮置栅极153和控制栅极154之间。
图13C是沿着图13A中的将点Y1连接至点Y2的直线截取的截面图。在半导体晶片150之上，设置有元件分隔区151，并且将浮置栅极153和控制栅极154堆叠于其上。绝缘膜155和绝缘膜156被分别设置于半导体晶片150和浮置栅极153之间以及浮置栅极153和控制栅极154之间。
该存储单元能够由图13D所示的电路来表示。也就是说，使用浮置栅极153和半导体晶片150（在它们之间具有作为电介质的绝缘膜155）形成的电容器C1，以及使用浮置栅极153和控制栅极154（在它们之间具有作为电介质的绝缘膜156）形成的电容器C2串联连接。
顺便提一下，在此类FGNVM的存储单元中，C1需要比C2小得多。这是因为在写入数据时或者在擦除数据时需要在半导体晶片150（或杂质区152）与浮置栅极153之间施加高电压（10伏或更高）。
如果C1=C2，则在控制栅极154和半导体晶片150（或杂质区152）之间需要施加高达20伏的电压，以便使在半导体晶片150（或杂质区152）和浮置栅极153之间的电压为10伏。
因此，在FGNVM中，希望C1的尺寸小于或等于C2的尺寸的一半。但是，当如同以上所描述的那样使C2大于C1时，存储单元的形状会受到限制。如图13C所示，电容器C1所需要的面积S1是存储单元的晶体管的（沟道宽度×沟道长度），并且几乎由最小线宽来确定。
另一方面，电容器C2的面积S2与浮置栅极153的顶表面的表面积大致相同。因而，能够仅通过使浮置栅极153极大来使电容器C2足够大。由于上述原因，在传统的FGNVM中，存储单元的面积是非常大的。
由于在本发明的实施例中没有这样的限制，因而能够更自由地确定电容器的位置，每个存储单元的面积能够是更小的，并且能够进一步提高半导体存储器件的集成度。
在本发明的第二结构中，写位线替换本发明的上述第一结构中的读位线。图5A示出了具有该结构的存储单元。在此，在第n行和第m列中的存储单元作为示例来描述。在图5A中，示出了包括写晶体管Tr1(n,m)、读晶体管Tr2(n,m)和电容器C(n,m)的存储单元。写晶体管Tr1(n,m)的漏极与读晶体管Tr2(n,m)的栅极以及电容器C(n,m)的一个电极连接。
此外，写晶体管Tr1(n,m)的栅极与写字线Qn连接；写晶体管Tr1(n,m)的源极与写位线Rm连接；读晶体管Tr2(n,m)的源极同样与写位线Rm连接；读晶体管Tr2(n,m)的漏极与偏压线Sm连接；以及电容器C(n,m)的另一电极与读字线Pn连接。
在图5B中，示出了在第n行和第m列中的存储单元以及在存储单元周围的部分。如图中所明显示出的，需要每行两个布线以及每列两个布线；因而，在N行和M列的矩阵中需要（2N+2M）个布线。写位线替换本发明的第一结构的读位线，由此能够使布线的数量少于本发明的第一结构的布线的数量。
在本发明的第三结构中，偏压线替换本发明的上述第一结构的另一列中的读位线。图14A示出了具有该结构的存储单元。在此，在第n行和第m列中的存储单元作为示例来描述。在图14A中，示出了包括写晶体管Tr1(n,m)、读晶体管Tr2(n,m)和电容器C(n,m)的存储单元。写晶体管Tr1(n,m)的漏极与读晶体管Tr2(n,m)的栅极以及电容器C(n,m)的一个电极连接。
此外，写晶体管Tr1(n,m)的栅极与写字线Qn连接；写晶体管Tr1(n,m)的源极与写位线Rm连接；读晶体管Tr2(n,m)的源极与相邻列中的偏压线Sm-1连接；读晶体管Tr2(n,m)的漏极与偏压线Sm连接；以及电容器C(n,m)的另一电极与读字线Pn连接。
在图14B中，示出了在第n行和第m列中的存储单元以及在存储单元周围的部分。如图中所明显示出的，需要每行两个布线、每列两个布线以及在第一列中的一个偏压线；因而，在N行和M列的矩阵需要（2N+2M+1）个布线。偏压线替换本发明第一结构的另一列中的读位线，由此能够使布线的数量少于本发明的第一结构的布线的数量。
尽管上文描述三种结构作为用于实现上述目的的装置，但是在本说明书中同样公开了不同的解决方案。此外，上述目的同样能够通过对上述三种结构或者本说明书所公开的用于实现上述目的的任意手段进行对本领域技术人员显而易见的修改来实现。因此，用于实现上述目的的装置并不限定于上述三种结构。
通过采用上述结构中的任一种，能够实现上述目的中的至少一种。在上述的每一种结构中，由于写操作通过平常地使晶体管导通或关断来进行，因而FGNVM所遇到的绝缘膜劣化的问题不会发生。因此，在上述结构中的写入次数能够远大于在FGNVM中的写入次数。通过使条件最优化，即使在执行了十亿次写入后，所测量的晶体管的主要特性（阈值电压、通态电流和S值）的变化也处于测量误差的范围内或者仅为小于1％。
另外，通过使所使用的处于关断状态的晶体管的源极与漏极之间的泄漏电流、所使用的晶体管中的栅极泄漏电流以及电容器中的内部泄漏电流满足上述条件，能够使电荷保持一小时或更长，优选地为一天或更长。而且，通过使用优选的条件，能够使电荷保持一年或更长，或者十年或更长。
在电荷由于泄漏电流而减少的情形中，可以类似于传统的DRAM那样来执行刷新；在刷新操作之间的间隔根据电荷所能够保持的时段来确定。在电荷被保持如此长的时段的情况下，刷新只需例如每月一次或每年一次。传统的DRAM所需要的频繁刷新是不必要的，从而半导体存储器件的功率消耗得以降低。
注意，在传统的DRAM中，每当读取数据时就再次需要进行写数据的操作；另一方面，在根据本发明的一种实施例的半导体存储器件中，该操作是不必要的，因为数据没有因读取数据的操作而丢失。该特征通常能够实现于SRAM中；但是，在根据本发明的一种实施例的半导体存储器件中，在1个存储单元中所使用的晶体管的数量为5或更少，典型为2，这小于在传统的SRAM情况下的晶体管数。而且，当这些晶体管中的一个使用成薄膜形状的氧化物半导体来形成时，能够获得增大的集成度，因为晶体管能够堆叠于传统的硅半导体之上。
集成度能够通过减小电容器的面积来增大，因为与传统的FGNVM的情形不同，在以上所描述的本发明的实施例中对存储单元的尺寸没有限制。
此外，在具有上述结构的半导体存储器件中，并不需要高电压，该高电压是FGNVM中的写入和擦除所需要的。在作为FGNVM之一的所谓的闪存中，为了重写甚至是一个存储单元内的数据，在预定区域内的数据也需要利用高电压来集中擦除。在这点上，在根据本发明的实施例的半导体存储器件中，重写对每一行执行，从而通过最低限度的必要操作来完成。
此外，由于电荷在FGNVM中沿着处于非热平衡状态的方向注入浮置栅极，因而电荷量的变化是大的。取决于保持在浮置栅极内的电荷量的多个级别的数据能够被存储。但是，当考虑电荷量的变化时，大约四个级别的数据（2位）是通用的。为了存储位数较大的数据，需要使用较高的电压。
另一方面，电荷在本发明的一种实施例中被可逆地注入，并因而变化是小的；例如，因电荷注入所致的读晶体管的阈值变化能够是0.5伏或更小。因而，能够将更多级别的数据保持于较窄的电压范围内的存储单元中；因此，能够降低用于写入或读取的电压。例如，用于写入或读取4位（16个级别）的数据的电压能够是10伏或更低。
由于在本发明的实施例中所使用的电压是相对低的，因而与在FGNVM中相比，不太可能会发生诸如干扰相邻的元件或者信号泄漏到相邻的元件之类的现象，并且另外，一个存储单元的一侧的长度在模拟中能够小至10nm。
为了进一步提高本发明的这种效果，在晶体管所使用的温度下，所使用的晶体管的S值可以大于或等于59mV/dec且小于或等于70mV/dec，优选地大于或等于59mV/dec且小于或等于63mV/dec。以此方式，能够降低在整个半导体存储器件中的阈值的变化，这是理所当然的事。特别地，当写晶体管具有上述范围内的S值时，电荷量在写入数据时的变化变小。另外，当读晶体管具有上述范围内的S值时，要在读取时施加于读字线的电位能够精密地设置。这些特征在处理半导体存储器件中的多值数据的情况下是有利的。
附图说明
在附图中：
图1A和1B是示出根据本发明的实施例的半导体存储器件的示例的示图；
图2A和2B是示出根据实施例1的半导体存储器件的驱动方法（写入）的示图；
图3A和3B是示出根据实施例1的半导体存储器件的驱动方法（读取）的示图；
图4A和4B是示出根据本发明的实施例读取多个级别的数据的原理的示图；
图5A和5B是示出根据本发明的实施例的半导体存储器件的示例的示图；
图6A和6B是示出根据实施例2的半导体存储器件的驱动方法（读取）的示图；
图7A到7C是示出根据实施例3的半导体存储器件的布线的布局等的示图；
图8A到8E是示出根据实施例3的半导体存储器件的制造步骤的示图；
图9A到9D是示出根据实施例3的半导体存储器件的制造步骤的示图；
图10是根据实施例3的半导体存储器件的截面图；
图11A到11D是示出根据实施例4的半导体存储器件的制造步骤的示图；
图12A和12B是根据实施例5的半导体存储器件的电路图；
图13A 到13D是示出传统的FGNVM（NAND型闪存）的结构的示图；
图14A和14B是示出根据本发明的实施例的半导体存储器件的示例的示图；
图15A和15B是示出根据实施例6的半导体存储器件的驱动方法（读取）的示图；
图16A和16B是示出根据实施例6的半导体存储器件的驱动方法（读取）的示图；以及
图17A到17E是示出根据实施例6的半导体存储器件的驱动方法（读取）的示图。
具体实施方式
在下文中，将参照附图来描述实施例。但是，实施例能够按不同模式来实现。本领域技术人员应当容易意识到，在不脱离本发明的精神和范围的情况下能够以多种方式来改变模式和细节。因此，本发明不解释为仅限于以下关于实施例的描述。注意，在以下所描述的本发明的结构中，相同的部分或者具有类似功能的部分由相同的附图标记来指示，并且不重复关于它们的描述。
此外，在以下所描述的实施例中，为了便于理解，脉冲的定时、宽度、高度等被解释为具有固定的值；但是，考虑到本发明的精神，能够容易理解的是：脉冲的定时并不一定是同步的，或者脉冲的宽度或高度并不一定是固定的。
[实施例1]
在本实施例中，对图1A和1B所示的半导体存储电路的操进行描述。在此，写晶体管Tr1和读晶体管Tr2两者都是n沟道晶体管。首先，参照图2A和2B来描述写入方法。在写入时，读位线（…，Om-1，Om，Om+1，…）、偏压线（…，Sm-1，Sm，Sm+1，…）及读字线（…，Pn-1，Pn，Pn+1，…）被保持于恒定的电位。尽管电位可以根据布线的种类而不同，但是任何布线的电位在此被设定为0伏。
在这种状态下，脉冲被依次施加于写字线（…，Qn-1，Qn，Qn+1，…），从而使写晶体管导通/关断。在此，当没有施加脉冲时，写字线的电位为VQL，而脉冲的电位为VQH。如图2A所示，通过在每一行中依次施加脉冲，写晶体管按行导通/关断。可以在考虑到写晶体管的特性的情况下来确定脉冲持续的时间。
尽管在示图中避免脉冲所施加的时段彼此重叠，但是，例如，给Qn-1施加脉冲的时段可能与给Qn施加脉冲的时段部分重叠。另外，VQL需要低于或等于写晶体管Tr1的阈值，并且能够被设定为例如-2伏。此外，VQH需要高于或等于写晶体管Tr1的阈值，并且能够被设定为例如+2伏。
同时，信号被施加于写位线（…，Rm-1，Rm，Rm+1，…）。施加于写位线的信号包括多个脉冲，并且脉冲的高度可能是不同的。在此，脉冲具有四种水平的高度VRL、VRL+α、VRL+2α和VRL+3α（α>0）。该脉冲并不与到写字线的脉冲完全同步，而是优选地在施加了到写字线的脉冲之后的预定的时段（τ1）后施加，并且优选地在停止施加到写字线的脉冲之后的预定的时段（τ2）后停止施加。在此，可以设定τ1和τ2，使得τ1<τ2或者τ1>τ2；但是，为了电路的设计，优选的是将它们设定成使得τ1=τ2。
图2B示出了在第n行和第m列中的存储单元的状态。在此，写字线Qn的电位是VQH，并且因而写晶体管Tr1(n,m)处于导通状态。因此，写晶体管Tr1(n,m)的漏极（即，读晶体管Tr2(n,m)的栅极）在该时刻处于写位线Rm的电位VRL+3α或者处于与该电位接近的电位。
以此方式，在每个存储单元内的电位都得以确定。基于每个存储单元内的电位，在每个写晶体管Tr1的漏极侧上生成的电荷量被确定。在此，当与电位VRL对应的电荷量为Q0，与电位VRL+α对应的电荷量为Q1，与电位VRL+2α对应的电荷量为Q2，以及与电位VRL+3α对应的电荷量为Q3时，表1示出了在每个存储单元中的电荷量。
[表1]
 第(m-1)列  第（m）列  第(m+1)列
 第（n-1）行   Q2   Q2   Q3
 第（n）行   Q1   Q3   Q0
 第（n+1）行   Q0   Q2   Q1
电荷量Q0、电荷量Q1、电荷量Q2和电荷量Q3对应于已经参照图4B描述过的那些电荷量。以上电荷能够通过适当地保持写字线的电位而保持很长的时间（十小时或更长）。
然后，参照图3A和3B来描述读取方法。如图3B所示，在读取时，给写字线（…，Qn-1，Qn，Qn+1，…）和写位线（…，Rm-1，Rm，Rm+1，…）施加恒定的电位。必须给写字线施加低于或等于写晶体管的阈值的电位。尽管在此将写字线的电位保持于VQL，而将写位线的电位保持于VRL，但是也可以使这些线路保持于别的电位。此外，还使偏压线（…，Sm-1，Sm，Sm+1，…）保持于恒定的电位VSH。电位VSH能够被设定为例如+1伏。另外，具有适当大小的负载（电阻器）与读位线（…，Om-1，Om，Om+1，…）的末端连接，并且使负载的末端保持于恒定的电位（此处为0V）。
除了在施加脉冲时，读字线的电位被保持于VPL。然后，如图3A所示，脉冲被依次施加于读字线（…，Pn-1，Pn，Pn+1，…）。首先，脉冲的高度起先为VP1，并且脉冲被施加于所有行；然后，高度为VP2的脉冲被依次施加于读字线。然后，高度为VP3的脉冲被依次施加于读字线。以此方式，读取被执行。在以上描述中，VPL、VP1、VP2和VP3对应于已经参照图4B描述过的那些。
通过上述步骤，读晶体管Tr2在某些情况下通过施加脉冲来导通。例如，如同已经参照图4B描述过的，正是其中电荷量为Q3的存储单元的读晶体管Tr2以高度为VP1的脉冲来导通的，该高度是最低的；因此，哪个存储单元具有电荷量Q3能够通过观察读位线（…，Om-1，Om，Om+1，…）的电位来确定。这是因为当读晶体管Tr2导通时，读位线的电位变得接近于偏压线的电位。
在图3A中，在将脉冲施加于读字线Pn-1时，读位线Om+1的电位被提高（脉冲被生成）；在将脉冲施加于读字线Pn时，读位线Om的电位被提高。根据该事实，能够确定在第（n-1）行和第（m+1）列中的存储单元内的电荷量以及在第n行和第m列中的存储单元内的电荷量为Q3。
然后，在将高度为VP2的脉冲施加于读字线的情况下，其中电荷量为Q3或Q2的存储单元的读晶体管被导通；因而，以类似的方式，能够知道哪个存储单元具有电荷量Q3或Q2。类似地，同样在将高度为VP3的脉冲施加于读字线的情况下，读位线的电位根据电荷量而改变。
读取因而得以完成。在每个存储单元中生成脉冲的次数被记录，由此能够知道在存储单元中写入的数据。例如，根据图3A，在第n行和第m列中的存储单元内，对于一次读取操作，脉冲生成三次。这是因为所保持的电荷为Q3，使得读晶体管Tr2响应于对读字线Pn施加的所有脉冲而导通，并且读位线Om具有与偏压线Sm相同的电位或者读位线Om的电位变得接近于偏压线Sm的电位。
另一方面，在第（n+1）行和第（m-1）列中的存储单元内，不生成脉冲。这是因为在存储单元内的电荷量是最小的Q0，并且读晶体管Tr2即使利用作为最高脉冲的高度为VP3的脉冲也不导通。表2示出了在每个存储单元中按这种方式生成的脉冲数的累加结果。以此方式，能够读取存储于每个存储单元内的数据。
[表2]
 第(m-1)列   第(m）列  第(m+1)列
  第(n-1）行   2   2   3
  第（n）行   1   3   0
  第(n+1）行   0   2   1
[实施例2]
在本实施例中，对图5A和5B所示的半导体存储电路的操作进行描述。在此，写晶体管Tr1和读晶体管Tr2两者都是n沟道晶体管。在本实施例中，在实施例1中的写位线替换读位线。如上所述，通过采用这种结构，半导体存储器件的布线的数量能够小于实施例1中的布线的数量。
写入方法与实施例1中的写入方法几乎是相同的。偏压线（…，Sm-1，Sm，Sm+1，…）和读字线（…，Pn-1，Pn，Pn+1，…）被保持于恒定的电位。尽管电位可以根据布线的种类而不同，但是在此任意布线的电位都被设定为0伏。
然后，脉冲如同图2A所示出的那样被依次施加于写字线（…，Qn-1，Qn，Qn+1，…），从而使写晶体管导通/关断。同时，信号被施加于写位线（…，Rm-1，Rm，Rm+1，…），从而将数据写入存储单元内。保持于每个存储单元内的电荷量类似于实施例1所描述的电荷量，所述电荷量在表1中被示出。
然后，参照图6A和6B来描述读取方法。在以下的示例中，数据依次按行来读取；同样可以以类似的方式读取仅在特定的存储单元中的数据。如图6B所示，在读取时，恒定的电位被施加于写字线（…，Qn-1，Qn，Qn+1，…）。必须给写字线施加低于或等于写晶体管的阈值的电位。尽管写字线的电位在此被保持在VQL，但是该线路也可以保持在别的电位。此外，偏压线（…，Sm-1，Sm，Sm+1，…）同样被保持在恒定的电位VSH。电位VSH能够被设定为例如+1伏。另外，具有适当大小的负载（电阻器）与写位线（…，Rm-1，Rm，Rm+1，…）的末端连接，并且使负载的末端保持在恒定的电位（此处为0V）。
除了在施加脉冲时，读字线（…，Pn-1，Pn，Pn+1，…）的电位被保持于VPL。然后，如图6A所示，脉冲被依次施加于读字线（…，Pn-1，Pn，Pn+1，…）。首先，脉冲的高度起先为VP1，并且脉冲被施加于所有行；然后，高度为VP2的脉冲被依次施加于读字线。然后，高度为VP3的脉冲被依次施加于读字线。以此方式，读取被执行。在以上描述中，VPL、VP1、VP2和VP3对应于已经参照图4B描述过的那些。
此时，通过监视写位线Rm的电位，能够知道响应于到读字线的脉冲的读晶体管Tr2的状态（导通状态或关断状态）。细节与实施例1中的那些相同，并因而被省略。
[实施例3]
在本实施例中，对实施例2中所描述的半导体存储器件的形状和制造方法进行描述。在本实施例中，含有锌和铟的氧化物半导体用于写晶体管Tr1，以及单晶硅半导体用于读晶体管Tr2。因此，采用其中写晶体管Tr1被设置于读晶体管Tr2之上的叠层结构。
也就是说，使用设置于单晶硅基板之上的单晶硅半导体的绝缘栅极的晶体管被用作读晶体管Tr2，以及其中将氧化物半导体用于半导体层的晶体管作为写晶体管Tr1形成于其上。注意，尽管在本实施例中描述了其中半导体存储器件被形成于单晶硅基板之上的示例，但是作为选择，能够将半导体存储器件设置于另一种半导体基板或者绝缘基板之上。
图7A到7C中示出了本实施例中的半导体存储器件的存储单元的布局的示例。在图7A中，示出了设置于单晶硅基板之上的主要布线、主要电极等。元件分隔区102被设置于基板之上。此外，含有导电材料或掺杂硅的布线106c和布线106d被形成于与元件分隔区102不同的区域内，并且分别与读晶体管Tr2的源极106a和漏极106b连接。布线106c和106d分别用作写位线和偏压线。源极106a和漏极106b通过读晶体管Tr2的栅电极111彼此分隔。源极106a设置有连接电极110，以便与上层内的布线连接。
图7B示出了聚焦于使用氧化物半导体的晶体管的主要布线、主要电极等。图7B所示的布线、电极等被形成于图7A所示的电路之上。具有岛状的氧化物半导体区112、写字线114a和读字线114b被形成于那里。写字线114a的一部分与氧化物半导体区112重叠并用作写晶体管Tr1的栅电极。氧化物半导体区112与下层内的栅电极111物理接触。电容器C形成于读字线114b与栅电极111重叠的部分内。
图7C示出了其中图7A中所示的结构与图7B中所示的结构重叠的结构。在图7C中，这些结构彼此略微移位，从而看得见该重叠。注意，点A、B、C和D指示图7A到7C中相同的位置。尽管能够适当地选择此类元件的设计规则，但优选的是每个晶体管的沟道宽度大于或等于10nm且小于或等于0.4μm，并且其沟道长度大于或等于10nm且小于或等于0.4μm，以便提高集成度。
注意，在图7A到7C中，与栅电极111（即，电容器）部分重叠的读字线114b的宽度与写晶体管的写字线的宽度（沟道宽度）几乎相同，但是，读字线114b的宽度优选地大于或等于沟道宽度的0.5倍且小于或等于沟道宽度的1.5倍。
在下文中，对具有上述结构的半导体存储器件的制造方法进行描述。图8A到8E和图9A到9D是沿着图7A到7C中将点A连接至点B的直线截取的截面图。首先，利用已知的半导体制造技术，在单晶硅基板101之上形成元件分隔区102；使用掺杂硅形成杂质区105a和105b；形成栅极绝缘膜103；以及形成虚拟栅极104，如图8A所示。
侧壁可以设置于虚拟栅极104的侧表面上。栅极绝缘膜的厚度优选为10nm或更大，从而抑制泄漏电流的生成。为了使栅极电容小于稍后要形成的电容器的容量，具有相对低的介电常数的材料（例如，氧化硅）优选被用作栅极绝缘膜的材料。
硅化物区可以设置于杂质区105a和105b之上，从而提高导电性。在本说明书中，按上述方式形成的硅化物区和杂质区被称为源极106a和漏极106b。如参照图7A所描述的，区域与起着写位线的作用的布线106c以及起着偏压线的作用的布线106d连接。
然后，形成层间绝缘体107，如图8B所示。层间绝缘体107可以形成为单层或多层，并且可以包括促使晶体管的沟道变形的应力衬里（stress liner）。然后，通过化学机械抛光（CMP）法进行蚀刻而使层间绝缘体107平坦化；该蚀刻在虚拟栅极104露出时被停止。之后，如图8C所示，通过选择性地去除虚拟栅极来形成孔部108。另外，如图8D所示，还形成接触孔109。
然后，包含导电材料的单层膜或叠层膜被沉积并被平坦化，由此使栅电极111和连接电极110分别形成于孔部108和接触孔109内，如图8E所示。之后，可以执行使用稀有气体（例如，氩）的离子的表面处理，由此降低层间绝缘体107表面的氢浓度。用于形成与稍后要形成的氧化物半导体膜的欧姆接触的材料优选作为栅电极111和连接电极110的材料。
该材料的示例是其逸出功W与氧化物半导体的电子亲和势φ（在氧化物半导体的导带的最低端与真空能级之间的能隙）几乎相同或者比其小的材料。换言之，可以满足W<φ+0.3[电子伏特]。例如，能够给出钛、钼和氮化钛。
然后，具有3nm-30nm的厚度的氧化物半导体膜通过溅射法来形成。作为用于形成氧化物半导体膜的方法，可以采用与溅射法不同的方法。氧化物半导体优选地含有锌和铟。如图9A所示，具有岛状的氧化物半导体区112通过蚀刻氧化物半导体膜而形成。氧化物半导体区112可以经受热处理，从而提高半导体特性。因而，栅电极111与氧化物半导体区112接触，并且连接电极110与氧化物半导体区112接触。
然后，栅极绝缘膜113通过已知的沉积方法（例如，溅射法）来形成，如图9B所示。为了减少泄漏电流的产生，栅极绝缘膜113的厚度优选为20nm或更大，并且栅极绝缘膜内的氢浓度优选为1×10-19cm-3或更小。可以将氧化硅、氧化铝、氧化铪、氧化镧、氮化铝等用于栅极绝缘膜。栅极绝缘膜113用作电容器的电介质，并且优选地使用具有10或更大的相对介电常数的材料来形成。
热处理可以在栅极绝缘膜形成之后执行，以便提高半导体特性。之后，使用导电材料形成写字线114a和读字线114b（在图9A到9D中未示出）。写字线114a的一部分用作使用氧化物半导体的晶体管的栅电极。作为写字线114a和读字线114b的材料，其逸出功比氧化物半导体的电子亲和势大0.5电子伏特或更大的材料是优选的。作为示例，能够给出钨、金、铂、p型硅等。
然后，如图9C所示，通过用于注入离子的已知方法将比氧化物半导体更容易氧化的元素的离子注入氧化物半导体区。此类元素的示例是钛、锌、镁、硅、磷、硼等。一般地，硼和磷用于传统的半导体工艺，并且因而容易使用；特别地，作为要注入上述栅极绝缘薄膜113或氧化物半导体区112的离子，其原子量大于硼离子的原子量的磷离子是优选的。
在氧化物半导体中，氧缺乏由上述离子注入所引起，并且展示出n型导电性。氧化物半导体不同于硅半导体，因为许多氧化物半导体能够在没有此类热处理的情况下获得高的导电性，其中该热处理在硅半导体的情形中是需要的，以便在离子注入之后恢复结晶性。毋庸置疑，在离子注入之后，可以对氧化物半导体执行热处理。以此方式，在氧化物半导体区112内形成展示出n型导电性的区域115a和115b。优选的是对离子注入的条件进行设定，使得在这些区域内的载流子（电子）浓度为1×10-19cm-3或更大。
基础的元件结构通过上述步骤来完成。之后，形成单层薄膜或多层薄膜的层间绝缘体117。对层间绝缘体117的表面进行平坦化，并且形成达到氧化物半导体区的接触孔，以及使连接电极116嵌入其中。然后，形成布线118。布线118是与起着写位线的作用的布线106c平行的布线，并被形成为使得布线106c的基本电阻得以降低。可以设置类似的布线，使其平行于写字线114a和读字线114b。以此方式，制造图9D中所示的半导体存储器件的存储单元。
图10是沿着图7A到7C中将点C连接至点D的直线截取截面图。如该图所示，具有作为电介质的栅极绝缘膜113的电容器120形成于栅电极111和读字线114b之间。电容器120的容量由栅电极111与读字线114b的重叠部分的大小来确定；电容器120的面积优选为大于或等于100nm2且小于或等于0.01μm2。
鉴于半导体存储器件的集成度的增加，电容器120的面积优选为小于或等于由读晶体管Tr2的沟道宽度和沟道长度所确定的面积（以下称为STr1）的两倍，优选地大于或等于STr1的1/10且小于STr1。
[实施例4]
在本实施例中，参照图11A到11D来描述与实施例3中的制造方法不同的半导体存储器件的存储单元的制造方法。类似于实施例3，元件分隔区102、源极、漏极、栅极绝缘膜和虚拟栅极形成于单晶硅基板101之上。然后，在层间绝缘体107形成之后，对层间绝缘体107进行平坦化，同时执行蚀刻，从而选择性地去除虚拟栅极，由此形成孔部108，如图11A所示。另外，还形成接触孔109。
然后，使用导电材料来形成膜，以便使其嵌入孔部108和接触孔109内。图形化膜，由此形成电极110a和电极111a。在电极110a和电极111a之间的距离此时是使用氧化物半导体的晶体管的沟道长度。类似于实施例3中的栅电极111和连接电极110的情形，可以在考虑氧化物半导体的电子亲和势的情况下选择所使用的导电材料。优选的是，将其逸出功与氧化物半导体的电子亲和势几乎相同或比其小的导电材料至少设置于与稍后要形成的氧化物半导体膜接触的部分内。
此外，如图11B所示，形成包含氧化硅等的绝缘膜119达到适当的厚度。之后，对绝缘膜119及电极110a和111a进行蚀刻和平坦化，如图11C所示。通过上述步骤，获得读晶体管的连接电极110b和栅电极111b。绝缘膜119被蚀刻成绝缘膜119a。
然后，形成具有3nm-10nm的厚度的氧化物半导体膜112a。可以使氧化物半导体膜112a经受热处理，从而提高半导体特性。使氧化物半导体膜的电阻率变为10×1010Ωm或更大。因而，栅电极111b与氧化物半导体膜112a接触，以及连接电极110b与氧化物半导体膜112a接触。
之后，形成栅极绝缘膜113和栅电极114c，如图11D所示。类似于实施例3中的写字线114a和读字线114b的情形，可以在考虑氧化物半导体的电子亲和势的情况下来选择栅电极114c的材料。根据本实施例，晶体管特性能够在没有离子注入的情况下获得，与实施例3不同。
[实施例5]
在实施例2所描述的半导体存储器件中，在实施例1所描述的半导体存储器件中的写位线替换读位线。但是，在该结构中存在着在写入时会增加功率消耗的问题，该问题由以下原因所引起。
例如，正电荷被保持于第n行和第m列中的存储单元内，并且因此，在某些情况下使存储单元的读晶体管Tr2(n,m)导通。该晶体管的漏极与偏压线Sm连接，而源极与写位线Rm连接。在写入时，偏压线Sm被保持于恒定的电位；另一方面，写位线Rm的电位被改变，因为数据被写入同一列中的另一存储单元内。结果，在写入时，在读晶体管Tr2(n,m)的源极和漏极之间有电流流过。
为了防止该电流，可以将与施加于写位线Rm的信号相同的信号按照与施加于写位线Rm的信号相同的相位施加于偏压线，使得偏压线Sm的电位与写位线Rm的电位相同。作为选择，施加于偏压线Sm的信号可以与施加于写位线Rm的信号同步。
图12A是示出本实施例中施加于第n行和第m列中的存储单元的电位的示图。在该图所示出的状态中，写字线Qn的电位是VQH，并且写晶体管Tr1(n,m)被导通。因而，在写晶体管Tr1(n,m)的漏极侧的电位与写位线Rm的电位相同或接近。在此，读晶体管Tr2(n,m)被导通。
当连接至读晶体管Tr2(n,m)的源极的写位线Rm的电位与连接至读晶体管Tr2(n,m)的漏极的偏压线Sm的电位相互不同时，在某些情况下于读晶体管Tr2(n,m)的源极与漏极之间有电流流过，这取决于读晶体管Tr2(n,m)的栅极的电位。但是，在本实施例中，理论上，在读晶体管Tr2(n,m)的源极和漏极之间没有电流流过，因为写位线Rm的电位与偏压线Sm的电位被设定为彼此相等。
即使在写位线Rm的电位与偏压线Sm的电位不相同时，也能够通过将偏压线Sm的电位调整至写位线Rm的电位使得有效电位差足够小，从而使得在读晶体管Tr2(n,m)的源极和漏极之间流过的电流充分减小。为了获得该实施例的效果，偏压线Sm的电位的相位优选地偏离写位线Rm的电位5％或更小。
如图12B所示，可以将开关晶体管Tr3设置于将信号输入半导体存储器件内的矩阵的部分中，以便将该信号施加于偏压线。开关晶体管Tr3被设置于每个列中，并且其源极和漏极分别与每个列中的写位线和偏压线连接。开关晶体管的栅极与垂直于写位线和偏压线的控制线T连接。
通过在写入时当所有偏压线均处于浮置状态的情况下给T施加适当的信号，所有开关晶体管Tr3都能够导通，并且在每个列中偏压线和写位线能够处于几乎相同的电位。尽管图12B示出了其中写位线和偏压线在使用开关晶体管Tr3的情况下处于几乎相同的电位的方法，但是可以另选地使用多个晶体管、二极管、电容器等来提供具有类似功能的机构。
[实施例6]
在本实施例中，描述图14A和14B中所示的半导体存储电路的操作。由于图14A和14B中所示的半导体存储电路也能通过与本实施例所描述的方法不同的方法来操作，因而应当指出，半导体存储电路用以操作的方法并不一定限定于本实施例所描述的方法。
在本实施例中，写晶体管Tr1和读晶体管Tr2两者都是n沟道晶体管。在本实施例中，偏压线替换实施例1所描述的半导体存储器件的另一列中的读位线。如上所述，通过采用该结构，半导体存储器件的布线的数量能够小于实施例1中的布线的数量。
写入方法与实施例1中的写入方法几乎相同。偏压线（…，Sm-1，Sm，Sm+1，…）和读字线（…，Pn-1，Pn，Pn+1，…）被保持于恒定的电位。尽管电位可以根据布线的种类而不同，但是任意布线的电位在此被设定为0伏。
然后，脉冲被依次施加于写字线（…，Qn-1，Qn，Qn+1，…），如图2A所示，从而使得写晶体管导通/关断。同时，信号被施加于写位线（…，Rm-1，Rm，Rm+1，…），使得数据被写入存储单元内。保持于每个存储单元内的电荷量类似于实施例1所描述的电荷量，该电荷量被示出于表1中。
然后，参照图15A和15B、图16A和16B及图17A到17E描述读取方法。如图15B所示，在读取时，恒定的电位被施加于写字线（…，Qn-1，Qn，Qn+1，…）。需要给写字线施加低于或等于写晶体管的阈值的电位。尽管写字线的电位在此被保持在VQL，但是该线路可以保持在别的电位。
此外，偏压线（…，Sm-1，Sm，Sm+1，…）被保持在电位VSH或电位VSL（VSH>VSL）或者与电位判定电路连接，取决于其中执行读取的列。电位判定电路可以包括用于供应电位的装置。电位判定电路被设置用于每一列，并且当在第m列中的存储单元内执行读取时，与第m列中的偏压线Sm电连接。
电位判定电路至少包括能够与偏压线连接的布线的端子、电位测量装置、电容器以及用于切换在电位测量装置和端子之间的电容器的连接的开关机构。在读取第m列内的数据时，偏压线Sm通过开关机构与电容器和电位测量装置之一连接。
图16B示出了在第m列中的电位判定电路以及用于给偏压线Sm供应VSL和/或VSH的装置。偏压线Sm能够通过开关SW1m与电位判定电路和装置之一连接。如图16B所示，在第m列中的电位判定电路包括开关SW2m、电位测量装置Vm、电容器Cm以及与用于供应电位VSL的装置连接的端子。开关SW2m将电容器连接至偏压线Sm一侧的布线、端子和电位测量装置Vm中的任意一个。除了在执行数据的读取时，优选地通过将电容器连接至端子而将电容器的电位设定为VSL。
下面描述用于读取在第n行和第m列中的数据的方法。图14A所示的电路在读取时由图16A所示的等效电路所表示。因而，在读取时，在第n行和第m列中的存储单元以及在该存储单元周围的存储单元被表示为图16B所示的矩阵。当在第m列中的存储单元内的数据被读取时，在第（m-1）列及第（m-1）列左侧的列内的偏压线的电位被设定为VSH，而在第（m+1）列及第（m+1）列右侧的列内的偏压线的电位被设定为VSL。
在第m列内的偏压线Sm的电位在第m列内的偏压线Sm与电位判定电路连接之前由开关SW1m设定为VSL。然后，偏压线Sm和电位判定电路通过开关SW1m彼此连接。此时，在电位判定电路中，偏压线Sm和电容器Cm彼此连接。电能被存储于电容器Cm内，使得偏压线Sm一侧的电容器Cm的电位为VSL。
在偏压线Sm-1左侧的存储单元及偏压线Sm+1右侧的存储单元的每个读晶体管中，源极和漏极处于相同的电位并且没有电流流过；因此，能够将这些存储单元看作是不存在于电路中。同样能够将与连接至读字线Pn的存储单元不同的存储单元看作是不存在于电路中，因为其中的读晶体管处于关断状态。
结果，如图17A所示，能够被看作是起着该电路的一部分的作用的电路是在第n行和第m列中的存储单元以及在第n行和第（m+1）列中存储单元（在它们之间设置有偏压线Sm），特别地，在其中心部分包括读晶体管Tr2(n,m)和读晶体管Tr2(n,m+1)的电路。这些晶体管根据第n行中的读字线Pn的电位来导通/关断。
人们认为，处于关断状态的晶体管变为具有极高的电阻，并且使电路中断。这种状态能够表示为具有极小容量的电容器。另一方面，晶体管即使在导通状态也具有有限的电阻。因此，取决于读晶体管Tr2(n,m)和读晶体管Tr2(n,m+1)的导通状态及关断状态的结合（也就是，在第n行和第m列中的存储单元内的数据与在第n行和第（m+1）列中的存储单元内的数据的结合），获得了图17B到17E所示的等效电路。
例如，当读晶体管Tr2(n,m)处于关断状态而读晶体管Tr2(n,m+1)处于导通状态时，图17B所示的电路被形成。类似地，当读晶体管Tr2(n,m)处于导通状态而读晶体管Tr2(n,m+1)处于关断状态时，图17C所示的电路被形成。当读晶体管Tr2(n,m)和读晶体管Tr2(n,m+1)两者都处于导通状态时，图17D所示的电路被形成。当读晶体管Tr2(n,m)和读晶体管Tr2(n,m+1)都处于关断状态时，图17E所示的电路被形成。
晶体管的尺寸或形状越均匀，晶体管的电阻就彼此越接近。尺寸正好相同的晶体管具有相同的电阻。由于存储单元所使用的晶体管被设计为具有相同的体积、尺寸、材料或形状，因而可以认为，这些晶体管具有几乎相同的电阻。
当电路变稳定且电流停止流动时（即，当恒定的状态被实现时；换言之，当与该状态对应的电荷被存储于电容器Cm内时）,电容器Cm在偏压线Sm一侧的电位在理想情况下于图17B中为VSL，在图17C中为VSH，在图17D中为VSH/2，以及在图17E中为VSL。在图17E中，由于偏压线的状态与初始状态间没有变化，在偏压线Sm一侧的电容器Cm的电位是VSL。
在此，与读晶体管Tr(n,m+1)的状态无关，当读晶体管Tr2(n,m)处于关断状态（图17B所示的状态以及图17E所示的状态）时，在偏压线Sm一侧的电容器Cm的电位是VSL。作为选择，与读晶体管Tr(n,m+1)的状态无关，当读晶体管Tr2(n,m)处于导通状态（图17C所示的状态以及图17D所示的状态）时，在偏压线Sm一侧的电容器Cm的电位具有不同于VSL的值。因而，通过观察在偏压线Sm一侧的电容器Cm的电位，能够知道读晶体管Tr2(n,m)的状态。
VSH的值和VSL的值能够分别为例如+1伏和0伏。在偏压线一侧的电容器Cm的电位能够通过以开关SW2m连接电容器Cm和电位测量装置Vm来测量。在地电位为0伏并且通过电位测量装置Vm观察到不同于0V的某些电荷被存储于电容器Cm内的情况下，能够知道读晶体管Tr2(n,m)处于导通状态。另一方面，在电容器Cm的电位为0V的情况下，能够知道读晶体管Tr2(n,m)处于关断状态。
也就是说，在表1所示的数据被输入存储单元内的情况下，当图15A所示的脉冲被输入读字线Pn-1、Pn和Pn+1时，电位的变化（其示例之一在图15A中被示出为Vm）被观察到。在此，VPL、VP1、VP2和VP3对应于参照图4B所描述的那些。
尽管在与图3A中示出为Om的脉冲相比时，图15A所示的脉冲的波高是不均匀的，图15A所示的脉冲数量与图3A中示出为Om的脉冲数量相同。换言之，类似于实施例1，与每个存储单元对应的脉冲数量被计数，由此能够知道保持于存储单元内的多值数据。
在以上示例中，在第（m-1）列及第（m-1）列左侧的列内的偏压线的电位被设定为VSH，而在第（m+1）列及第（m+1）列右侧的列内的偏压线的电位被设定为VSL；但是，在第（m-1）列及第（m-1）列左侧的列内的偏压线的电位可以被设定为VSL，而在第（m+1）列及第（m+1）列右侧的列内的偏压线的电位可以被设定为VSH。
[实施例7]
如同实施例5中所指出的，在实施例2所描述的半导体存储器件的驱动方法中存在着在写入时会增加功率消耗的问题。在本实施例中，对其中功率消耗被降低的驱动方法进行描述。
在本实施例中，在与针对所选行执行写入的时间不同的时段内，在该行内的读字线的电位被保持于使读晶体管关断的电位，与写晶体管的漏极一侧上的电荷量无关。例如，在读晶体管为n沟道晶体管的情况下，读字线被保持于足够高的负电位。在写晶体管的漏极一侧所保持的电荷量的值处于图4B所示的四个级别（Q0、Q1、Q2和Q3）中的任一级别并且读字线的电位为例如VPL或更低的情况下，读晶体管始终处于关断状态，并因而在读晶体管的源极和漏极之间没有电流流过。
特别地，写入如以下所描述的那样来执行。在图5A的第n行和第m列中的存储单元内，偏压线Sm的电位保持为具有恒定的值，例如，0。此外，当数据被写入时，读字线Pn的电位同样被设定为例如0。当写字线Qn的电位为VQH时，写晶体管Tr1(n,m)被导通。在写位线Rm具有任意电位的情况下，读晶体管Tr2(n,m)的栅极的电位高于或等于阈值，并且读晶体管Tr2(n,m)也被导通。然后，在某些情况下，在读晶体管Tr2(n,m)的源极和漏极之间仅在数据被写入该存储单元的时段内有电流流过。
然后，描述对另一行中的存储单元的写入。同样地，在那种情况下，偏压线Sm的电位为0。另一方面，脉冲被不断地施加于写位线Rm，从而执行另一行中的写入。写字线Qn的电位变为VQL，并且写晶体管Tr1(n,m)处于关断状态。另一方面，读字线Pn的电位被设定为VPL或更低（VPL>VQL）。
因而，与写晶体管Tr1(n,m)的漏极一侧所保持的电荷量无关，读晶体管Tr2(n,m)处于关断状态。因此，在读晶体管Tr2(n,m)的源极和漏极之间没有电流流过。注意，由于施加于写晶体管Tr1(n,m)的漏极的电位高于VQL，因而写晶体管Tr1(n,m)没有被导通。
在本实施例中，尽管在某些情况下，在读晶体管的行的写入时，在读晶体管的源极和漏极之间有电流流过，但是在其他行的写入时能够切断该电流。因而，尽管在本实施例中比在实施例5中消耗更多的功率，但是以相对简单的方式，在本实施例中的功率消耗能够小于实施例2中的功率消耗。
本申请基于在2010年1月22日提交日本专利局的日本专利申请序列号2010-012417，该专利申请的全部内容通过引用，包含于此。

Claims (33)

1.一种半导体存储器件，包括：
第一线路；
第二线路；
第三线路；
第四线路；
第五线路；以及
存储单元，所述存储单元包括：
第一晶体管；
第二晶体管；以及
电容器，
其中所述第一晶体管的源极和漏极中的一个与所述第二晶体管的栅极以及所述电容器的一个电极电连接，
其中所述第一晶体管的栅极与所述第一线路电连接，
其中所述第一晶体管的源极和漏极中的另一个与所述第五线路电连接，
其中所述第二晶体管的源极和漏极中的一个与所述第三线路电连接，
其中所述第二晶体管的源极和漏极中的另一个与所述第四线路电连接，
其中所述电容器的另一个电极与所述第二线路电连接，
其中所述第一晶体管包括包含氧化物半导体的半导体层，并且
其中所述电容器的面积小于所述第二晶体管的沟道区的面积的2倍。
2.根据权利要求1所述的半导体存储器件，其中所述第二线路的宽度大于或等于所述第一晶体管的沟道宽度的0.5倍且小于或等于所述第一晶体管的沟道宽度的1.5倍。
3.根据权利要求1所述的半导体存储器件，其中在处于关断状态下的所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
4.根据权利要求1所述的半导体存储器件，其中所述氧化物半导体的载流子浓度小于1×1014cm-3。
5.一种半导体存储器件，包括：
第一线路；
第二线路；
第三线路；
第四线路；以及
存储单元，所述存储单元包括：
第一晶体管；
第二晶体管；以及
电容器，
其中所述第一晶体管的源极和漏极中的一个与所述第二晶体管的栅极以及所述电容器的一个电极电连接，
其中所述第一晶体管的栅极与所述第一线路电连接，
其中所述第一晶体管的源极和漏极中的另一个与所述第三线路电连接，
其中所述第二晶体管的源极和漏极中的一个与所述第三线路电连接，
其中所述第二晶体管的源极和漏极中的另一个与所述第四线路电连接，
其中所述电容器的另一个电极与所述第二线路电连接，
其中所述第一晶体管包括包含氧化物半导体的半导体层，并且
其中所述电容器的面积小于所述第二晶体管的沟道区的面积的2倍。
6.根据权利要求5所述的半导体存储器件，其中所述第二线路的宽度大于或等于所述第一晶体管的沟道宽度的0.5倍且小于或等于所述第一晶体管的沟道宽度的1.5倍。
7.根据权利要求5所述的半导体存储器件，其中在处于关断状态下的所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
8.根据权利要求5所述的半导体存储器件，其中所述氧化物半导体的载流子浓度小于1×1014cm-3。
9.一种半导体存储器件，包括：
第一线路；
第二线路；
第三线路；
第四线路；
第五线路；
第六线路；
第一存储单元，包括第一晶体管、第二晶体管和第一电容器；以及
第二存储单元，包括第三晶体管、第四晶体管和第二电容器，
其中所述第一晶体管的源极和漏极中的一个与所述第二晶体管的栅极以及所述第一电容器的一个电极电连接，
其中所述第一晶体管的栅极与所述第一线路电连接，
其中所述第一晶体管的源极和漏极中的另一个与所述第五线路电连接，
其中所述第二晶体管的源极和漏极中的一个与所述第三线路电连接，
其中所述第二晶体管的源极和漏极中的另一个与所述第四线路电连接，
其中所述第一电容器的另一个电极与所述第二线路电连接，
其中所述第一晶体管包括包含氧化物半导体的第一半导体层，
其中所述第一电容器的面积小于所述第二晶体管的沟道区的面积的2倍，
其中所述第三晶体管的源极和漏极中的一个与所述第四晶体管的栅极以及所述第二电容器的一个电极电连接，
其中所述第三晶体管的栅极与所述第一线路电连接，
其中所述第三晶体管的源极和漏极中的另一个与所述第六线路电连接，
其中所述第四晶体管的源极和漏极中的一个与所述第三线路电连接，
其中所述第二电容器的另一个电极与所述第二线路电连接，
其中所述第三晶体管包括包含所述氧化物半导体的第二半导体层，
其中所述第二电容器的面积小于所述第四晶体管的沟道区的面积的2倍。
10.根据权利要求9所述的半导体存储器件，
其中所述第二线路的宽度大于或等于所述第一晶体管和所述第三晶体管的沟道宽度的0.5倍且小于或等于所述第一晶体管和所述第三晶体管的沟道宽度的1.5倍。
11.根据权利要求9所述的半导体存储器件，
其中在所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小，并且
其中在所述第三晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
12.根据权利要求9所述的半导体存储器件，其中所述第一晶体管和所述第三晶体管的氧化物半导体的载流子浓度均小于1×1014cm-3。
13.一种半导体存储器件的驱动方法，所述半导体存储器件包括：
第一线路；
第二线路；以及
存储单元，所述存储单元包括第一晶体管、第二晶体管和电容器，其中所述第一晶体管包括包含氧化物半导体的半导体层，其中所述第一晶体管的源极和漏极中的一个与所述第一线路电连接，其中所述第一晶体管的源极和漏极中的另一个与所述电容器及所述第二晶体管的栅极电连接，其中所述第二晶体管的源极和漏极中的一个与所述第一线路电连接，并且其中所述第二晶体管的源极和漏极中的另一个与所述第二线路电连接，
所述驱动方法包括以下步骤：
使所述第一晶体管导通；
通过所述第一线路和所述第一晶体管向所述第二晶体管的栅极和所述电容器供应第一电位；
向所述第二线路供应第二电位；并且
通过使所述第一晶体管关断来保持在所述第二晶体管的栅极和所述电容器中的所述第一电位，
其中供应所述第一电位的步骤与供应所述第二电位的步骤同时执行，并且
其中所述第一电位的电平与所述第二电位的电平相同。
14.根据权利要求13所述的半导体存储器件的驱动方法，其中所述电容器的面积小于所述第二晶体管的沟道区的面积的2倍。
15.根据权利要求13所述的半导体存储器件的驱动方法，其中在处于关断状态下的所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
16.根据权利要求13所述的半导体存储器件的驱动方法，其中所述氧化物半导体的载流子浓度小于1×1014cm-3。
17.一种半导体存储器件的驱动方法，所述半导体存储器件包括：
第一线路；
第二线路；
第一存储单元，所述第一存储单元包括第一晶体管、第二晶体管和第一电容器，其中所述第一晶体管包括包含氧化物半导体的第一半导体层，其中所述第一晶体管的源极和漏极中的一个与所述第一线路电连接，其中所述第一晶体管的源极和漏极中的另一个与所述第一电容器的一个电极和所述第二晶体管的栅极电连接，其中所述第一电容器的另一个电极与所述第二线路电连接，并且其中所述第二晶体管的源极和漏极中的一个与所述第一线路电连接；以及
第二存储单元，所述第二存储单元包括第三晶体管、第四晶体管和第二电容器，其中所述第三晶体管包括包含所述氧化物半导体的第二半导体层，其中所述第三晶体管的源极和漏极中的一个与所述第一线路电连接，其中所述第三晶体管的源极和漏极中的另一个与所述第二电容器的一个电极和所述第四晶体管的栅极电连接，
所述驱动方法包括以下步骤：
使所述第一晶体管导通；
通过所述第一线路和所述第一晶体管向所述第二晶体管的栅极和所述第一电容器供应第一电位；
通过使所述第一晶体管关断来保持所述第二晶体管的栅极和所述第一电容器中的所述第一电位；
使所述第三晶体管导通；
使所述第二线路的电位保持于第二电位，从而使得所述第二晶体管保持关断，而与所述第二晶体管的栅极和所述第一电容器中的所述第一电位的电平无关，
通过所述第一线路和所述第三晶体管向所述第四晶体管的栅极和所述第二电容器供应第三电位，同时使所述第二线路的电位保持于所述第二电位，以及
通过使所述第三晶体管关断来保持所述第四晶体管的栅极和所述第二电容器中的所述第三电位。
18.根据权利要求17所述的半导体存储器件的驱动方法，
其中所述第一电容器的面积小于所述第二晶体管的沟道区的面积的2倍，并且
其中所述第二电容器的面积小于所述第四晶体管的沟道区的面积的2倍。
19.根据权利要求17所述的半导体存储器件的驱动方法，
其中在处于关断状态下的所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小，并且
其中在处于关断状态下的所述第三晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
20.根据权利要求17所述的半导体存储器件的驱动方法，其中所述第一晶体管和所述第三晶体管的氧化物半导体的载流子浓度均小于1×1014cm-3。
21.一种半导体存储器件的驱动方法，所述半导体存储器件包括：
第一线路；
第二线路；
第一存储单元，所述第一存储单元包括第一晶体管、第二晶体管和电容器，其中所述第一晶体管包括包含氧化物半导体的半导体层，其中所述第一晶体管的源极和漏极中的一个与所述第一线路电连接，其中所述第一晶体管的源极和漏极中的另一个与所述电容器和所述第二晶体管的栅极电连接，其中所述第二晶体管的源极和漏极中的一个与所述第一线路电连接，并且其中所述第二晶体管的源极和漏极中的另一个与所述第二线路电连接；以及
第三晶体管，其中所述第三晶体管的源极和漏极中的一个与所述第一线路电连接，并且其中所述第三晶体管的源极和漏极中的另一个与所述第二线路电连接，
所述驱动方法包括以下步骤：
使所述第三晶体管导通；
使所述第一晶体管导通；
通过所述第一线路向所述第二晶体管的栅极和所述第二线路供应电位，同时所述第三晶体管处于导通状态，并且
通过使所述第一晶体管关断来保持所述电位。
22.根据权利要求21所述的半导体存储器件的驱动方法，其中所述电容器的面积小于所述第二晶体管的沟道区的面积的2倍。
23.根据权利要求21所述的半导体存储器件的驱动方法，
其中在处于关断状态下的所述第一晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小，并且
其中在处于关断状态下的所述第三晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10-20A或更小。
24.根据权利要求21所述的半导体存储器件的驱动方法，其中所述氧化物半导体的载流子浓度小于1×1014cm-3。
25.一种半导体器件，包括：
晶体管，所述晶体管包括：
包含第一杂质区和第二杂质区的氧化物半导体层，和
与所述氧化物半导体层相邻的栅电极；
与所述第一杂质区的下表面接触的第一电极；以及
与所述第二杂质区的上表面接触的第二电极。
26.根据权利要求25所述的半导体器件，其中所述栅电极被形成于所述氧化物半导体层之上。
27.根据权利要求26所述的半导体器件，其中所述第一杂质区和所述第二杂质区相对于所述栅电极以自对准的方式形成。
28.根据权利要求25所述的半导体器件，其中所述第一杂质区和所述第二杂质区包括选自包含钛、锌、镁、硅、磷和硼的组的杂质。
29.根据权利要求25所述的半导体器件，其中所述晶体管是n沟道晶体管。
30.根据权利要求25所述的半导体器件，还包括与所述第二杂质区的下表面接触的第三电极。
31.根据权利要求25所述的半导体器件，其中在处于关断状态下的所述晶体管的源极和漏极之间的泄漏电流在25°C的温度下为1×10- 20A或更小。
32.根据权利要求25所述的半导体器件，其中所述氧化物半导体层的载流子浓度小于1×1014cm-3。
33.一种包括存储元件的半导体器件，所述存储元件包括：
晶体管，所述晶体管包括：
包含第一杂质区和第二杂质区的氧化物半导体层；以及
与所述氧化物半导体层相邻的栅电极，
其中所述第一杂质区和所述第二杂质区相对于所述栅电极以自对准的方式形成。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155310A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
CN109219883A (zh) * 2016-08-31 2019-01-15 美光科技公司 存储器胞元和存储器阵列
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
KR102015762B1 (ko) * 2010-02-19 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8837203B2 (en) * 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG11201505088UA (en) 2011-09-29 2015-08-28 Semiconductor Energy Lab Semiconductor device
DE112012004307B4 (de) 2011-10-14 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10192875B2 (en) * 2014-10-14 2019-01-29 Ememory Technology Inc. Non-volatile memory with protective stress gate
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9716852B2 (en) * 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
US9773787B2 (en) * 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
TWI785043B (zh) * 2017-09-12 2022-12-01 日商松下知識產權經營股份有限公司 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法
US10985162B2 (en) * 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
JP6753986B2 (ja) * 2019-07-04 2020-09-09 株式会社半導体エネルギー研究所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146605A (zh) * 1995-05-17 1997-04-02 现代电子产业株式会社 高集成存贮单元及其制造方法
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
CN101123194A (zh) * 2006-08-09 2008-02-13 佳能株式会社 干蚀刻氧化物半导体膜的方法
US20090294764A1 (en) * 2008-05-29 2009-12-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614749A (en) * 1969-06-02 1971-10-19 Burroughs Corp Information storage device
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6260191A (ja) 1985-09-11 1987-03-16 Nec Corp 半導体メモリセル
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244763A (ja) * 1988-08-05 1990-02-14 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2719237B2 (ja) * 1990-12-20 1998-02-25 シャープ株式会社 ダイナミック型半導体記憶装置
JPH0529571A (ja) 1991-07-19 1993-02-05 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5459686A (en) * 1993-10-15 1995-10-17 Solidas Corporation Multiple level random access memory
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0146075B1 (ko) * 1995-05-25 1998-11-02 문정환 반도체 메모리 셀
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
TW449746B (en) * 1998-10-23 2001-08-11 Kaitech Engineering Inc Semiconductor memory device and method of making same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6094368A (en) * 1999-03-04 2000-07-25 Invox Technology Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP2001351386A (ja) 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
GB0225353D0 (en) * 2002-10-31 2002-12-11 Amersham Biosciences Kk Chip-based resonator and liquid-phase sensor
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7609546B2 (en) * 2007-10-15 2009-10-27 Rao G R Mohan Multivalue memory storage with two gating transistors
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
SG10201910510UA (en) 2009-10-29 2020-01-30 Semiconductor Energy Lab Semiconductor device
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714184B (zh) 2009-12-28 2016-05-18 株式会社半导体能源研究所 半导体器件
CN102714208B (zh) 2010-01-15 2015-05-20 株式会社半导体能源研究所 半导体装置
KR101848516B1 (ko) 2010-01-15 2018-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011089852A1 (en) * 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101811204B1 (ko) * 2010-02-12 2017-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
TWI511236B (zh) * 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1146605A (zh) * 1995-05-17 1997-04-02 现代电子产业株式会社 高集成存贮单元及其制造方法
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
CN101123194A (zh) * 2006-08-09 2008-02-13 佳能株式会社 干蚀刻氧化物半导体膜的方法
US20090294764A1 (en) * 2008-05-29 2009-12-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155310A (zh) * 2016-08-31 2019-01-04 美光科技公司 存储器单元及存储器阵列
CN109219883A (zh) * 2016-08-31 2019-01-15 美光科技公司 存储器胞元和存储器阵列
CN109219883B (zh) * 2016-08-31 2023-03-21 美光科技公司 存储器胞元和存储器阵列
CN109155310B (zh) * 2016-08-31 2023-03-31 美光科技公司 存储器单元及存储器阵列
US11968821B2 (en) 2017-01-12 2024-04-23 Micron Technology, Inc. Methods used in fabricating integrated circuitry and methods of forming 2T-1C memory cell arrays
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列

Also Published As

Publication number Publication date
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CN102714209B (zh) 2015-09-16
US8811066B2 (en) 2014-08-19
TW201205724A (en) 2012-02-01
US20110182110A1 (en) 2011-07-28
KR101855060B1 (ko) 2018-05-09
JP2011171726A (ja) 2011-09-01
KR20120116493A (ko) 2012-10-22

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