KR101855060B1 - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

오프 상태에서 소스와 드레인 사이의 누설 전류가 작은 트랜지스터를 기록 트랜지스터로서 이용함으로써 데이터를 기억하는 반도체 장치가 개시된다. 상기 기록 트랜지스터의 드레인이 판독 트랜지스터의 게이트에 접속되고 상기 기록 트랜지스터의 상기 드레인이 커패시터의 하나의 전극에 접속되는 복수의 기억 셀들을 포함하는 매트릭스에서, 상기 기록 트랜지스터의 게이트가 기록 워드선에 접속되고; 상기 기록 트랜지스터의 소스가 기록 비트선에 접속되고; 상기 판독 트랜지스터의 소스 및 드레인이 판독 비트선 및 바이어스선에 접속된다. 배선들의 수를 감소시키기 위해, 상기 기록 비트선 또는 상기 바이어스선이 다른 열의 상기 판독 비트선에 대용된다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체를 이용한 메모리 장치에 관한 것이다.
반도체들을 이용한 많은 종류들의 메모리 장치들이 존재한다. 예를 들면, 다이내믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM), 전자적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM), 플래시 메모리 등이 주어질 수 있다.
DRAM에서, 기억 셀에 제공되는 커패시터에 전하를 보유함으로써 데이터가 기억된다. 그러나, 스위칭에 이용되는 트랜지스터가 오프 상태일 때에도, 소스와 드레인 사이에는 소량의 누설 전류가 발생된다; 따라서, 상기 데이터는 비교적 단시간(길어봐야 수십 초들) 내에 소실된다. 따라서, 상기 데이터는 특정 사이클(일반적으로 수십 밀리초들)에서 재기록(리프레시)되어야 한다.
SRAM에서, 데이터는 플립-플롭 회로의 쌍안정 상태를 이용함으로써 보유된다. SRAM의 플립-플롭 회로에서는 일반적으로 CMOS 인버터가 이용되지만, 하나의 기억 셀에 6개의 트랜지스터들이 이용되기 때문에, 상기 SRAM의 집적도는 DRAM의 집적도보다 낮다. 또한, 전원이 공급되지 않을 때 상기 데이터는 소실된다.
한편, EEPROM 또는 플래시 메모리에서, 채널과 게이트 사이에 소위 플로팅 게이트가 제공되고, 상기 플로팅 게이트에 전하가 축적되고, 그에 의해 데이터가 보유된다. 상기 플로팅 게이트에 축적된 상기 전하는 트랜지스터에 대한 전원 공급이 중단된 후에도 보유되며, 이것이 이들 메모리들이 비휘발성 메모리들이라고 칭해지는 이유이다. 특허 문헌 1은 예를 들면, 플래시 메모리의 기술에 대해 참조될 수 있다. 이들 메모리들은 이후에 특히, 플로팅 게이트형 비휘발성 메모리들(FGNVM)이라고 칭해진다.
다단계의 데이터(다치 데이터)가 FGNVM에서 하나의 기억 셀에 기억될 수 있기 때문에, 기억 용량이 클 수 있다. 또한, NAND형 플래시 메모리에서 콘택트 홀들의 수가 상당히 감소될 수 있기 때문에, 집적도가 어느 정도까지 증가될 수 있다.
그러나, 종래의 FGNVM에서, 플로팅 게이트로의 전하의 주입 또는 상기 전하의 제거시에 고전압이 요구된다. 이로 인해, 게이트 절연막의 열화가 회피될 수 없고 기록 및 소거가 무제한 반복될 수 없다. 또한, 고전압의 인가에 의해, 특정 집적도(50nm 이하의 선폭)가 달성될 때 인접한 기억 셀들 사이에 간섭이 발생한다; 따라서, 상기 기억 셀들 사이에 특정 거리가 유지되어야 한다.
[참조]
[특허 문헌]
[특허 문헌 1] 일본 공개 특허 출원 제S57-105889호
상술된 바와 같이, 종래의 반도체 메모리 장치는 장점들 및 단점들을 가진다. 전원이 턴 오프된 후에도, 1일 이상, 바람직하게 1년 이상, 더욱 바람직하게 10년 이상 동안 데이터가 보유될 수 있는 반도체 메모리 장치가 요구된다. 또한, 기록 횟수들에 관한 제한이 없는 것이 바람직하고, 기록이 십억 회 이상 수행될 수 있는 것이 바람직하다.
또한, 집적도 역시 중요하다. 최소 선폭이 F일 때, 하나의 기억 셀에 의해 점유되는 면적은 종래의 SRAM에서 100F2 내지 150F2, 종래의 DRAM에서 8F2, 종래의 NAND형 플래시 메모리에서 4F2 내지 6F2이고, 종래의 NOR형 플래시 메모리에서 6F2 내지 12F2이다; 그러나, 상기 면적은 40F2 이하, 바람직하게는 10F2 이하, 더욱 바람직하게는 5F2 이하인 것이 바람직하다.
상기 양태들로부터, DRAM 또는 SRAM은 전원이 턴 오프될 때 데이터가 소실되기 때문에 바람직하지 않다; 상기 SRAM에 관해, 요구되는 집적도는 달성되지 않는다. FGNVM은 전원이 턴 오프된 후에 적어도 10년 동안 데이터가 보유되는 이점이 있지만, 상기 기록 횟수는 십만 회 이하이다.
상기를 감안하여, 본 발명의 실시예의 목적은 다음의 3개의 조건들: 1시간 이상, 바람직하게 1일 이상, 더욱 바람직하게 10년 이상 동안 데이터가 보유될 수 있는 조건; 상기 기록 횟수가 백만 회 이상일 수 있는 조건; 및 집적도가 40F2 이하, 바람직하게는 10F2 이하, 더욱 바람직하게는 5F2 이하인 조건 모두가 만족되는 반도체 메모리 장치를 제공하는 것이다. 이 명세서에서, 데이터 보유 시간은 기억 셀에 보유되는 전하량이 초기량의 90%까지 감소되는데 필요한 시간임을 유념한다.
또한, 본 발명의 실시예의 목적은 신규한 구조를 가진 메모리 장치 및 그 구동 방법을 제공하는 것이다. 특히, 본 발명의 실시예의 목적은 소비 전력이 저감될 수 있는 메모리 장치 및 소비 전력이 저감될 수 있는 구동 방법을 제공하는 것이다.
본 발명이 하기에 기술될 것이다; 이 명세서에 이용되는 용어들이 간략히 기술된다. 먼저, 트랜지스터의 소스 및 드레인의 명칭들은 본래, 인가된 전위에 의존하여 결정된다; 그러나, 이 명세서에서, 이들 중 하나가 소스라고 칭해질 때, 다른 하나가 편의를 위해 드레인이라고 칭해지고, 이들은 특별히 구별되지 않는다. 따라서, 이 명세서에서 소스는 택일적으로 드레인이라고 칭해질 수 있다.
본 발명의 제 1 구조에서, 하나의 기억 셀은 기록 트랜지스터로서, 소스와 드레인 사이의 누설 전류가 작은 트랜지스터, 다른 트랜지스터(판독 트랜지스터), 및 커패시터를 포함하고, 복수의 상기 기억 셀들은 매트릭스로 배치된다. 또한, 이들에 접속된 배선들로서, 기록 워드선, 기록 비트선, 판독 워드선, 판독 비트선, 및 바이어스선인 5개 종류들의 배선들이 준비된다.
상기 기록 트랜지스터의 상기 드레인은 상기 판독 트랜지스터의 게이트와 상기 커패시터의 하나의 전극에 접속된다. 또한, 상기 기록 트랜지스터의 게이트가 상기 기록 워드선에 접속되고; 상기 기록 트랜지스터의 상기 소스가 상기 기록 비트선에 접속되고; 상기 판독 트랜지스터의 소스가 상기 판독 비트선에 접속되고; 상기 판독 트랜지스터의 드레인이 상기 바이어스선에 접속되고; 상기 커패시터의 다른 전극이 상기 판독 워드선에 접속된다.
오프 상태에서의 상기 기록 트랜지스터에서, 상기 소스와 상기 드레인 사이의 누설 전류는 상기 트랜지스터가 사용시의 온도(예를 들면, 25℃)에서 1 × 10-20A 이하, 더욱 바람직하게는 1 × 10-21A 이하, 또는 85℃에서 1 × 10-20A 이하가 바람직하다. 일반 실리콘 반도체의 경우에, 이러한 작은 값을 가진 누설 전류를 실현하는 것이 어렵다; 그러나, 대역 갭이 3 전자볼트 이상인 반도체, 특히 양호한 조건의 산화물 반도체를 처리함으로써 획득되는 트랜지스터에서, 그러한 값이 달성될 수 있다. 따라서, 산화물 반도체는 상기 기록 트랜지스터에 이용되는 것이 바람직하다. 즉, 실리콘 반도체 또는 다른 종류의 반도체들을 이용하는 다른 방법에 의해 누설 전류가 상술된 값 이하의 값을 가지게 할 수 있는 경우, 이러한 반도체들의 이용이 배제되지 않는다.
다양한 알려진 재료들이 상기 산화물 반도체로서 이용될 수 있지만, 3 전자 볼트 이상 3.6 전자 볼트 미만의 대역 갭을 가진 재료가 바람직하다. 또한, 전자 친화력이 4 전자 볼트 이상, 더욱 바람직하게 4 전자 볼트 이상 4.9 전자 볼트 미만인 재료를 이용하는 것이 바람직하다. 이러한 재료들 중에서, 캐리어 농도가 1 × 1014cm-3 미만, 바람직하게 1 × 1011cm-3 미만인 것이 이용될 수 있다. 본 발명자들은 이러한 조건들을 만족하는 산화물 반도체에 의해 나타나는 반도체 특성들이 예를 들면, 150℃에서도 실온으로 관측되는 것과 거의 다르지 않음을 발견하였다.
상기 판독 트랜지스터에 관해, 오프 상태에서의 상기 소스와 상기 드레인 사이의 누설 전류에 관한 제한은 없지만, 판독 속도를 증가시키기 위해 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 10나노초 이하의 스위칭 속도를 가진 트랜지스터를 이용하는 것이 양호하다. 또한, 상기 기록 트랜지스터 및 상기 판독 트랜지스터 둘다에서, 게이트 누설 전류(상기 게이트와 상기 소스 사이 또는 상기 게이트와 상기 드레인 사이의 누설 전류)는 극히 적어야 한다; 또한, 상기 커패시터에서도, 내부 누설 전류(상기 전극들 사이의 누설 전류)가 적어야 한다. 각각의 누설 전류는 상기 트랜지스터 또는 커패시터가 사용시의 온도(예를 들면, 25℃)에서 바람직하게 1 × 10-20A 이하, 더욱 바람직하게 1 × 10-21A 이하이다.
FGNVM의 경우와 달리, 상기 커패시터의 용량에 관한 제한은 존재하지 않는다; 그러나, 상기 커패시터의 크기가 증가함에 따라 집적도가 감소되기 때문에, 상기 커패시터의 면적은 상기 판독 트랜지스터의 채널 영역의 면적(상기 채널 영역이 직사각인 경우, 채널 폭 × 채널 길이)의 1/10 이상 2배 미만, 바람직하게 상기 판독 트랜지스터의 상기 채널 영역의 면적의 1/10 이상 상기 판독 트랜지스터의 상기 채널 영역의 면적의 1배 미만이다. 상기 커패시터의 상기 면적은 100nm2 내지 0.01㎛2인 것이 바람직하다.
상기 커패시터의 유전체로서, 산화 하프늄, 산화 란탄, 산화 이트륨, 또는 산화 알루미늄과 같은 재료가 필요시 이용되고, 비유전률은 10 이상, 바람직하게 15 이상일 수 있다. 상기 커패시터의 상기 용량은 상기 반도체 메모리 장치가 고속으로 동작하도록, 10fF 이하가 바람직하다.
상기 기록 워드선, 상기 기록 비트선, 상기 판독 비트선, 상기 바이어스선, 및 상기 판독 워드선은 매트릭스로 배치된다; 매트릭스 구동이 수행되도록, 상기 기록 워드선은 상기 기록 비트선에 직교하는 것이 바람직하고, 상기 판독 비트선은 상기 바이어스선에 평행하는 것이 바람직하다. 또한, 상기 기록 워드선은 상기 판독 워드선에 평행하는 것이 바람직하다.
상술된 구조를 가진 기억 셀이 도 1a에 도시된다. 여기서, 제 n 행 및 제 m 열의 기억 셀이 예로서 기술된다. 도 1a에서, 기록 트랜지스터 Tr1(n, m), 판독 트랜지스터 Tr2(n, m), 및 커패시터 C(n, m)를 포함하는 기억 셀이 도시된다. 여기서, 상기 기록 트랜지스터 Tr1(n, m)의 드레인이 상기 판독 트랜지스터 Tr2(n, m)의 게이트와 상기 커패시터 C(n, m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n, m)의 게이트가 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n, m)의 소스가 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의 소스가 판독 비트선 Om에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의의 드레인이 바이어스선 Sm에 접속되고; 상기 커패시터 C(n, m)의 다른 전극이 판독 워드선 Pn에 접속된다.
도 1a에서, 상기 기록 워드선 Qn은 상기 판독 워드선 Pn에 평행하고, 상기 기록 비트선 Rm, 상기 판독 비트선 Om, 및 상기 바이어스선 Sm은 서로 평행하다. 또한, 상기 기록 워드선 Qn 및 상기 판독 워드선 Pn은 상기 기록 비트선 Rm, 상기 판독 비트선 Om, 및 상기 바이어스선 Sm에 직교한다.
도 1b에서, 제 n 행 및 제 m 열의 상기 기억 셀과 상기 기억 셀 주변 부분이 도시된다. 도면으로부터 명백한 바와 같이, 행 당 2개의 배선들 및 열 당 3개의 배선들이 필요하다; 따라서, N 행들 및 M 열들의 매트릭스에서 (2N + 3M)개의 배선들이 필요하다.
도 1에 도시된 상기 기억 셀에 데이터를 기록하기 위해, 상기 기록 트랜지스터 Tr1(n, m)은 상기 기록 워드선 Qn에 적합한 전위를 인가함으로써 온 상태가 된다. 이때 상기 기록 비트선 Rm의 전위에 의해, 상기 기록 트랜지스터 Tr1(n, m)의 드레인측에 전하가 주입된다. 이때 주입된 전하량은 상기 기록 비트선 Rm의 상기 전위, 상기 판독 트랜지스터 Tr2(n, m)의 게이트 용량, 상기 커패시터 C(n, m)의 용량 등에 의존하여 결정되고, 따라서 그 결과는 조건들이 동일한 경우에 거의 항상 동일하고, 변동이 적다. 이러한 방식으로, 데이터가 기록된다.
그 후에, 상기 기록 워드선 Qn에 상이한 적합한 전위를 인가함으로써, 상기 기록 트랜지스터 Tr1(n, m)이 오프 상태가 된다. 오프 상태에서의 상기 기록 트랜지스터 Tr1(n, m)의 누설 전류는 1 × 10-20A 이하이고, 그에 의해 상기 기록 트랜지스터 Tr1(n, m)의 드레인측 상의 전하가 극히 장시간 동안 그대로 보유된다.
상기 데이터가 판독될 때, 적합한 전위가 상기 판독 워드선 Pn에 인가되고, 상기 판독 트랜지스터 Tr2(n, m)의 상태가 모니터링된다. 예를 들면, 데이터로서, 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인측 상에 전하가 존재하지 않는 상태와 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인 측 상에 양의 전하가 존재하는 상태인 2개의 상태들이 가정된다. 또한, 상기 판독 트랜지스터 Tr2(n, m)가 n-채널 트랜지스터이고; 상기 바이어스선 Sm이 적합한 양의 전위로 보유되고; 상기 판독 트랜지스터 Tr2(n, m)의 임계값 이하의 적합한 전위가 상기 판독 워드선 Pn에 인가된다고 가정한다.
전하가 존재하지 않는 상태에서, 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트의 상기 전위가 상기 임계값 이하이기 때문에, 상기 판독 트랜지스터 Tr2(n, m)는 오프 상태이고, 상기 소스와 상기 드레인 사이의 저항이 극히 높다. 따라서, 상기 판독 비트선 Om의 상기 전위는 상기 바이어스선 Sm의 상기 전위와 매우 상이하다. 그러나, 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인측 상의 양 전하가 존재할 때, 상기 판독 트랜지스터 Tr2(n, m)는 상기 판독 워드선 Pn의 상기 전위가 상기 임계값 이하일 때에도 일부 경우들에서 온 상태가 될 수 있다; 따라서, 상기 판독 비트선 Om의 상기 전위가 일부 경우들에서 상기 바이어스선 Sm의 상기 전위와 동일하거나 극히 근접한다. 이러한 방식으로, 어떤 데이터가 보유되는지를 알 수 있다.
동일한 원리를 이용하여, 1개의 기억 셀에 축적된 상기 전하량이 대응하는 단계를 알 수 있다. 판독시의 회로가 도 4a에 등가적으로 도시된다. 기록시 상기 기록 비트선 Rm의 상기 전위를 충전함으로써, 상기 기록 트랜지스터 Tr1의 상기 드레인측 상의 전하 Q의 값은 4 단계들(Q0, Q1, Q2, 및 Q3, 여기서, Q0 < Q1 < Q2 < Q3이고, Q0은 0 이상임)에 있다. 판독시, 상기 기록 트랜지스터 Tr1(n, m)은 절연물로서 간주될 수 있고, 따라서 도면으로부터 상기 기록 워드선 Qn 및 상기 기록 비트선 Rm이 함께 생략된다.
상기 전하 Q의 값에 따라, 상기 판독 트랜지스터 Tr2(n, m)의 뚜렷한 특성들이 변화한다. 상기 판독 비트선 Om의 상기 전위가 0이고, 상기 바이어스선 Sm의 상기 전위가 VSH(> 0)이고, 상기 판독 워드선 Pn의 상기 전위가 변화될 때, 상기 판독 트랜지스터 Tr2(n, m)에서 흐르는 전류량이 변화한다. 상기 상태는 도 4b에 도시된다.
최대 전하량이 보유되는 경우(Q = Q3), Vg가 음일 때에도, 상당히 많은 양의 전류가 흐르고, 상기 판독 트랜지스터 Tr2가 온 상태가 된다. 예를 들면, 상기 판독 트랜지스터 Tr2는 Vg = VP1일 때 온 상태가 된다. 상기 판독 트랜지스터 Tr2를 오프 상태로 하기 위해, Vg는 상당히 큰 음의 값(예를 들면, VPL)이 되어야 한다. 좌측에서 두 번째 곡선은 전하량이 두 번째로 큰 경우(Q = Q2)를 보여준다. 이때, 상기 판독 트랜지스터 Tr2는 Vg = VP2일 때 온 상태가 된다. 한편, 상기 판독 트랜지스터 Tr2는 Vg = VP1일 때 오프 상태가 된다. 상기 전하량이 세 번째로 큰 경우(Q = Q1), 상기 판독 트랜지스터 Tr2는 Vg = VP2일 때 오프 상태가 되지만, Vg = VP3일 때 온 상태가 된다. Q = Q0인 경우에, 상기 판독 트랜지스터 Tr2는 Vg = VP3일 때 오프 상태가 된다.
즉, 상기 판독 워드선 Pn에 어떤 단계들의 전위를 인가함으로써, 보유되는 전하량을 알 수 있다. 처음에는 Vg = VPL이다. 이 경우, 상기 판독 트랜지스터 Tr2는 상기 유지되는 전하량에 상관없이 오프 상태가 된다. 그 후에, Vg = VP1일 때, 상기 판독 트랜지스터 Tr2는 상기 보유되는 전하량이 Q3일 때에만 온 상태가 된다. 상기 판독 트랜지스터 Tr2가 이 단계에서 온 상태인 경우, 상기 보유되는 전하량이 Q3인 것이 판정될 수 있다.
Vg = VP2일 때, 상기 판독 트랜지스터 Tr2는 상기 보유되는 전하량이 Q3 또는 Q2일 때에만 온 상태가 된다. 상기 판독 트랜지스터 Tr2가 이 단계에서 처음으로 온 상태인 경우, 상기 보유되는 전하량이 Q2인 것이 판정될 수 있다.
Vg = VP3일 때, 상기 판독 트랜지스터 Tr2는 상기 보유되는 전하량이 Q3, Q2, 또는 Q1일 때에만 온 상태가 된다. 상기 판독 트랜지스터 Tr2가 이 단계에서 처음으로 온 상태인 경우, 상기 보유되는 전하량이 Q1인 것이 판정될 수 있다. 상기 판독 트랜지스터 Tr2가 이 단계에서도 온 상태가 되지 않는 경우, 상기 전하량이 Q0인 것이 판정될 수 있다. 이러한 방식으로, 4 단계들(2 비트들)에서의 상기 데이터가 기록 및 판독될 수 있다. 물론, 유사한 방식으로, 8 단계들(3 비트들)에서의 데이터 또는 16 단계들(4 비트들)에서의 데이터와 같은 훨씬 더 많은 데이터가 기록 및 판독될 수 있다.
상술된 바와 같이, 상기 기억 셀에 보유되는 상기 전하량이 복수의 단계들에 있게 함으로써 많은 데이터가 기억될 수 있도록 하기 위해, 상기 보유되는 전하량의 변동이 작을 필요가 있다. 이것은 상기 전하량의 상기 변동이 클 때, 도 4b의 VPL, VP1, VP2, 및 VP3 사이의 각각의 갭이 더 커져야 하기 때문이다. 본 발명의 제 1 구조에 따른 매트릭스형 반도체 메모리 장치는 상기 보유되는 전하량의 변동이 작기 때문이 이 목적에 적합하다.
또한, FGNVM에서, 극히 고전압은 기록 또는 소거시에 트랜지스터에 인가되어야 한다; 한편, 본 발명의 실시예에 따라, 트랜지스터에 인가된 전압은 기록시 및 판독시 둘다 낮아질 수 있다. 따라서, 상기 판독 트랜지스터의 상기 게이트 용량 및 상기 커패시터의 상기 용량은 서로 그다지 제한하지 않는다.
일반적으로, 커패시터의 상기 용량이 판독 트랜지스터의 상기 게이트 용량보다 클 때, 바이어스선 및 판독 워드선에 인가된 전압의 대부분은 상기 판독 트랜지스터의 게이트에 인가되고, 따라서 상기 판독 트랜지스터의 상기 게이트에 인가된 전압은 높다. 따라서, 데이터는 저전압으로 판독될 수 있다.
한편, 상기 커패시터의 상기 용량이 상기 판독 트랜지스터의 상기 게이트 용량보다 작을 때, 상기 바이어스선 및 상기 판독 워드선에 인가된 전압의 대부분은 상기 커패시터에 인가되고, 상기 바이어스선과 상기 판독 워드선 사이에 인가된 전압의 대부분은 상기 커패시터에 인가되고, 따라서, 상기 판독 트랜지스터의 상기 게이트에 인가된 전압은 낮다. 따라서, 상기 판독 워드선과 상기 바이어스선 사이에 더 높은 전압이 인가되지 않는 한 데이터가 판독될 수 없다.
그러나, 본 발명의 실시예에서, 기록시 및 판독시 둘다에서 트랜지스터에 필요한 절대 전압은 FGNVM의 경우에 필요한 것과 비교할 때 훨씬 더 낮다. 상기 절대값은 통상적으로 0.5볼트 내지 3볼트이다; 상기 커패시터의 상기 용량이 상기 판독 트랜지스터의 상기 게이트 용량의 1/3인 경우에도, 상기 기억 셀에 인가된 전압은 최대한 9볼트이다. 또한, 이러한 전압은 상기 트랜지스터의 게이트 절연막에 직접 인가되지 않는다. 따라서, 상기 트랜지스터는 고전압에 의해 저하되지 않는다.
이것은 본 발명의 실시예가 종래의 FGNVM과 명확히 상이하게 한다. 종래의 FGNVM의 예로서, NAND형 플래시 메모리의 기억 셀은 도 13a 내지 도 13d를 참조하여 기술된다. 도 13a는 상기 기억 셀 주위의 부분과 제 n 행 및 제 m 열의 기억 셀의 상면이다. 소자 분리 영역(151)이 형성되는 반도체 웨이퍼 위에, 플로팅 게이트(153) 및 제어 게이트(154)가 적층되고, 불순물 영역(152)이 상기 반도체 웨이퍼 위에 제공된다.
상기 제어 게이트들(154)은 워드선들(..., Wm-1, Wm, Wm+1, ...)의 역할을 한다. 또한, 상기 불순물 영역들이 상기 플로팅 게이트(153)가 중첩하는 부분에서 분리되지만, 상기 불순물 영역들은 동작시에 비트선들(..., Bm-1, Bm, Bm+1, ...)에 접속된다.
도 13b는 도 13a에서 점 X1을 점 X2에 연결하는 직선을 따라 취해진 단면도이다. 반도체 웨이퍼(150) 위에, 상기 플로팅 게이트(153) 및 상기 제어 게이트(154)가 적층되고, 또한, 상기 불순물 영역(152)의 에지들이 상기 플로팅 게이트(153) 및 상기 제어 게이트(154)의 에지들과 일치되는 방식으로 상기 불순물 영역(152)이 제공된다. 절연막(155) 및 절연막(156)은 상기 반도체 웨이퍼(150)와 상기 플로팅 게이트(153) 사이 및 상기 플로팅 게이트(153)와 상기 제어 게이트(154) 사이에 각각 제공된다.
도 13c는 도 13a에서 점 Y1을 점 Y2에 연결하는 직선을 따라 취해진 단면도이다. 상기 반도체 웨이퍼(150) 위에, 상기 소자 분리 영역(151)이 제공되고, 상기 플로팅 게이트(153) 및 상기 제어 게이트(154)가 그 위에 적층된다. 상기 절연막(155) 및 상기 절연막(156)은 상기 반도체 웨이퍼(150)와 상기 플로팅 게이트(153) 사이 및 상기 플로팅 게이트(153)와 상기 제어 게이트(154) 사이에 각각 제공된다.
이러한 기억 셀은 도 13d에 도시된 회로에 의해 표현될 수 있다. 즉, 유전체로서 상기 절연막(155)을 사이에 개재시켜 상기 플로팅 게이트(153) 및 상기 반도체 웨이퍼(150)를 이용하여 형성되는 커패시터 C1, 및 유전체로서 상기 절연막(156)을 사이에 개재시켜 상기 플로팅 게이트(153) 및 상기 제어 게이트(154)를 이용하여 형성되는 커패시터 C2가 직렬로 접속된다.
그러나, FGNVM의 이러한 기억 셀에서, C1은 C2보다 훨씬 더 작아야 한다. 이것은 데이터를 기록할 때 또는 데이터를 소거할 때 상기 반도체 웨이퍼(150)(또는 상기 불순물 영역(152))와 상기 플로팅 게이트(153) 사이에 고전압(10볼트 이상)이 인가되어야 하기 때문이다.
C1 = C2이면, 상기 반도체 웨이퍼(150)(또는 상기 불순물 영역(152))와 상기 플로팅 게이트(153) 사이의 전압이 10볼트가 되기 위해, 20볼트 정도의 전압이 상기 제어 게이트(154)와 상기 반도체 웨이퍼(150)(또는 상기 불순물 영역(152)) 사이에 인가되어야 한다.
따라서, FGNVM에서, C1의 크기가 C2의 크기의 절반 이하가 되는 것이 바람직하다. 그러나, 상술된 바와 같이 C2가 C1보다 훨씬 클 때, 상기 기억 셀의 형상이 제한된다. 도 13c에 도시된 바와 같이, 상기 커패시터 C1이 필요로 하는 면적 S1은 상기 기억 셀의 상기 트랜지스터의 (채널 폭 × 채널 길이)이고, 상기 최소 선폭에 의해 거의 결정된다.
한편, 상기 커패시터 C2의 면적 S2는 상기 플로팅 게이트(153)의 상면의 표면적과 대략 동일하다. 따라서, 상기 커패시터 C2는 상기 플로팅 게이트(153)를 매우 크게 만듦으로써만 충분히 커질 수 있다. 상기의 이유로부터, 종래의 FGNVM에서, 기억 셀의 면적은 매우 크다.
본 발명의 실시예에서 이러한 제한이 없기 때문에, 상기 커패시터의 상기 위치는 더욱 자유롭게 결정될 수 있고, 기억 셀 당 면적이 더 작아질 수 있고, 상기 반도체 메모리 장치의 집적도가 더욱 증가될 수 있다.
본 발명의 제 2 구조에서, 상기 기록 비트선은 본 발명의 상술된 제 1 구조에서 상기 판독 비트선에 대용된다. 이러한 구조를 가진 기억 셀이 도 5a에 도시된다. 여기서, 제 n 행 및 제 m 열의 기억 셀이 예로서 기술된다. 도 5a에서, 상기 기록 트랜지스터 Tr1(n, m), 상기 판독 트랜지스터 Tr2(n, m), 및 상기 커패시터 C(n, m)를 포함하는 상기 기억 셀이 도시된다. 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인은 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트와 상기 커패시터 C(n, m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n, m)의 상기 게이트는 상기 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n, m)의 상기 소스는 상기 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스는 또한 상기 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의 상기 드레인은 상기 바이어스선 Sm에 접속되고; 상기 커패시터 C(n, m)의 다른 전극은 상기 판독 워드선 Pn에 접속된다.
도 5b에서, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀 및 상기 기억 셀 주변 부분이 도시된다. 도면으로부터 명백한 바와 같이, 행 당 2개의 배선들 및 열 당 2개의 배선들이 필요하다; 따라서, N 행들 및 M 열들의 매트릭스에서 (2N + 2M)개의 배선들이 필요하다. 상기 기록 비트선은 본 발명의 제 1 구조의 상기 판독 비트선에 대용되고, 그에 의해 배선들의 수가 본 발명의 상기 제 1 구조의 배선들의 수보다 적게 만들어질 수 있다.
본 발명의 제 3 구조에서, 바이어스선이 본 발명의 상술된 제 1 구조의 다른 열의 상기 판독 비트선에 대용된다. 이러한 구조를 가진 기억 셀이 도 14a에 도시된다. 여기서, 제 n 행 및 제 m 열의 기억 셀이 예로서 기술된다. 도 14a에서, 상기 기록 트랜지스터 Tr1(n, m), 상기 판독 트랜지스터 Tr2(n, m), 및 상기 커패시터 C(n, m)를 포함하는 상기 기억 셀이 도시된다. 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인은 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트와 상기 커패시터 C(n, m)의 하나의 전극에 접속된다.
또한, 상기 기록 트랜지스터 Tr1(n, m)의 상기 게이트는 상기 기록 워드선 Qn에 접속되고; 상기 기록 트랜지스터 Tr1(n, m)의 상기 소스는 상기 기록 비트선 Rm에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스는 인접한 열의 바이어스선 Sm-1에 접속되고; 상기 판독 트랜지스터 Tr2(n, m)의 상기 드레인은 상기 바이어스선 Sm에 접속되고; 상기 커패시터 C(n, m)의 다른 전극은 상기 판독 워드선 Pn에 접속된다.
도 14b에서, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀 및 상기 기억 셀 주변 부분이 도시된다. 도면으로부터 명백한 바와 같이, 행 당 2개의 배선들, 열 당 2개의 배선들, 및 상기 제 1 열의 하나의 바이어스선이 필요하다; 따라서, N 행들 및 M 열들의 매트릭스에서 (2N + 2M + 1)개의 배선들이 필요하다. 상기 바이어스선은 본 발명의 제 1 구조의 다른 열의 상기 판독 비트선에 대용되고, 그에 의해 배선들의 수가 본 발명의 상기 제 1 구조의 배선들의 수보다 적게 만들어질 수 있다.
3개의 구조들이 상기 목적들을 달성하기 위한 수단으로서 상술되었지만, 이 명세서에서 상이한 솔루션이 또한 개시된다. 또한, 상기 목적들은 상기 3개의 구성들 또는 이 명세서에 개시된 상기 목적들을 달성하기 위한 임의의 수단에 대해 본 기술분야의 통상의 기술자에게 분명한 변형들을 만듦으로써 또한 달성될 수 있다. 따라서, 상기 목적들을 달성하기 위한 수단은 상기 3개의 구조들에 제한되지 않는다.
상술된 구조들 중 어느 것을 이용하여, 상술된 목적들 중 적어도 하나가 달성될 수 있다. 상기 구조들의 각각에서, 상기 기록 동작은 통상의 트랜지스터의 온 또는 오프에 의해 수행되기 때문에, FGNVM이 겪고 있는 절연막의 저하의 문제가 발생할 수 없다. 따라서, 상술된 구조들에서의 기록 횟수가 FGNVM에서의 기록 횟수보다 훨씬 더 커질 수 있다. 조건들을 최적화함으로써, 10억 배의 기록을 수행한 후에도, 측정되는 트랜지스터의 주요 특성들(임계 전압, 온 상태 전류, 및 S값)의 변화가 측정 오류의 범위 내에 있거나 1% 미만일 뿐이다.
또한, 이용되는 오프 상태에서의 트랜지스터의 소스와 드레인 사이의 누설 전류, 이용되는 상기 트랜지스터에서의 게이트 누설 전류, 및 상기 커패시터에서의 내부 누설 전류가 상술된 조건들을 충족하게 함으로써, 1시간 이상, 바람직하게 1일 이상 전하가 보유될 수 있다. 또한, 양호한 조건들을 이용함으로써, 1년 이상, 또는 10년 이상 동안 전하가 보유될 수 있다.
상기 전하가 상기 누설 전류로 인해 감소되는 경우에, 종래의 DRAM과 유사하게 리프레시가 수행될 수 있다; 리프레시 동작들 간의 간격은 상기 전하가 보유될 수 있는 기간에 의존하여 결정된다. 상기 전하가 장기간 동안 보유되는 경우에, 리프레시는, 예를 들면, 1달에 1회 또는 1년에 1회만 필요하다. 종래의 DRAM에서 요구되는 빈번한 리프레시가 불필요하고, 따라서 반도체 메모리 장치의 소비 전력이 저감된다.
종래의 DRAM에서, 데이터 기록 동작은 상기 데이터가 판독될 때마다 다시 요구되는 반면; 본 발명의 실시예에 따른 반도체 메모리 장치에서, 데이터 판독 동작에 의해 데이터가 소실되지 않기 때문에 이러한 동작은 불필요함을 유념한다. 이러한 특징은 통상적으로 SRAM에서 실현될 수 있지만; 본 발명의 실시예에 따른 상기 반도체 메모리 장치에서, 1개의 기억 셀에 이용되는 트랜지스터들의 수는 5개 미만, 통상적으로 2개이며, 이것은 종래의 SRAM의 경우의 트랜지스터들의 수보다 작다. 또한, 상기 트랜지스터들 중 하나가 박막형으로 산화물 반도체를 이용하여 형성될 때, 상기 트랜지스터가 종래의 실리콘 반도체 위에 적층될 수 있기 때문에 증가된 집적도가 얻어질 수 있다.
종래의 FGNVM의 경우와 달리, 상술된 바와 같이 본 발명의 실시예에서의 상기 기억 셀의 크기에 대한 제한이 없기 때문에, 상기 집적도는 상기 커패시터의 면적을 감소시킴으로써 증가될 수 있다.
또한, 상술된 구조를 가진 반도체 메모리 장치에서, FGNVM에서 기록 및 소거에 필요한 고전압이 불필요하다. FGNVM들 중 하나인 소위 플래시 메모리에서, 하나의 기억 셀에서도 데이터가 재기록될 수 있기 위해, 미리 결정된 영역에서의 데이터는 고전압을 이용하여 집단적으로 소거되어야 한다. 이 점에서, 본 발명의 실시예에 따른 상기 반도체 메모리 장치에서, 재기록은 행마다 수행되고 따라서 최소한의 필수 동작을 통해 완수된다.
또한, FGNVM에 있어서, 전하는 열적 비평형 상태에서 한 방향으로 상기 플로팅 게이트에 주입되기 때문에, 전하량의 변동이 크다. 상기 플로팅 게이트에서 보유되는 상기 전하량에 의존하는 복수의 단계들에서의 데이터가 기억될 수 있다. 그러나, 상기 전하량의 상기 변동이 고려될 때, 대략 4 단계들(2 비트들)에서의 데이터가 일반적이다. 더 큰 수의 비트들의 데이터가 기억되기 위해서는 더 높은 전압이 이용되어야 한다.
한편, 본 발명의 실시예에서 전하의 주입이 가역적이고 따라서 변동이 적다; 예를 들면, 전하의 주입으로 인해 상기 판독 트랜지스터의 임계값의 변동은 0.5볼트 이하일 수 있다. 따라서, 더 많은 단계들에서의 데이터가 더 협소한 전압 범위 내에서 하나의 기억 셀에 보유될 수 있다; 결과적으로, 기록 또는 판독을 위한 전압이 낮아질 수 있다. 예를 들면, 4 비트들(16 단계들)의 데이터를 기록 또는 판독하기 위해 이용되는 전압은 10볼트 이하일 수 있다.
본 발명의 실시예에서 이용되는 전압이 비교적 낮기 때문에, 인접한 소자의 간섭 또는 인접한 소자에 대한 신호의 누출과 같은 현상은 FGNVM에서보다 발생할 가능성이 적고, 또한 하나의 기억 셀의 한쪽의 길이가 시뮬레이션에서 10nm 정도일 수 있다.
본 발명의 이러한 효과를 더욱 증가시키기 위해, 이용되는 트랜지스터의 S값은 상기 트랜지스터의 이용시의 온도에서 59mV/dec 이상 70mV/dec 이하, 바람직하게 59mV/dec 이상 63mV/dec 이하일 수 있다. 이러한 방식으로, 전체 반도체 메모리 장치에서의 임계값들의 변동이 감소될 수 있고, 이것은 당연한 것이다. 특히, 상기 기록 트랜지스터가 상기 범위의 S값을 가질 때, 데이터를 기록할 때의 전하량의 변동은 작아진다. 또한, 상기 판독 트랜지스터가 상기 범위의 S값을 가질 때, 판독시 상기 판독 워드선에 인가될 전위는 정밀하게 설정될 수 있다. 이들 특징들은 반도체 메모리 장치에서 다치 데이터를 다루는 경우에 유리하다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 메모리 장치의 예를 도시한 도면들.
도 2a 및 도 2b는 실시예 1에 따른 반도체 메모리 장치의 구동 방법(기록)을 도시한 도면들.
도 3a 및 도 3b는 실시예 1에 따른 상기 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면들.
도 4a 및 도 4b는 본 발명의 실시예에 따른 복수의 단계들에서 데이터를 판독하는 원리를 도시한 도면들.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 예를 도시한 도면들.
도 6a 및 도 6b는 실시예 2에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면들.
도 7a 내지 도 7c는 실시예 3에 따른 반도체 메모리 장치의 배선들의 레이아웃 등을 도시한 도면들.
도 8a 내지 도 8e는 실시예 3에 따른 상기 반도체 메모리 장치의 제작 공정들을 도시한 도면들.
도 9a 내지 도 9d는 실시예 3에 따른 상기 반도체 메모리 장치의 제작 공정들을 도시한 도면들.
도 10은 실시예 3에 따른 상기 반도체 메모리 장치의 단면도.
도 11a 내지 도 11d는 실시예 4에 따른 반도체 메모리 장치의 제작 공정들을 도시한 도면들.
도 12a 및 도 12b는 실시예 5에 따른 반도체 메모리 장치의 회로도들.
도 13a 내지 도 13d는 종래의 FGNVM(NAND형 플래시 메모리)의 구조를 도시한 도면들.
도 14a 및 도 14b는 본 발명의 실시예에 따른 반도체 메모리 장치의 예를 도시한 도면들.
도 15a 및 도 15b는 실시예 6에 따른 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면들.
도 16a 및 도 16b는 실시예 6에 따른 상기 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면들.
도 17a 내지 도 17e는 실시예 6에 따른 상기 반도체 메모리 장치의 구동 방법(판독)을 도시한 도면들.
이후, 실시예들이 도면들을 참조하여 기술될 것이다. 그러나, 상기 실시예들은 다양한 모드들로 구현될 수 있다. 본 기술분야의 통상의 기술자들은 의해 모드들 및 상세들이 본 발명의 사상 및 범위를 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것을 쉽게 알 것이다. 따라서, 본 발명은 하기의 실시예들의 기술에 제한되는 것으로서 해석되어서는 안 된다. 하기에 기술된 본 발명의 구조들에서, 동일한 부분들 또는 유사한 기능들을 가진 부분들은 동일한 참조 번호들에 의해 표시되고, 그 기술은 반복되지 않음을 유념한다.
또한, 하기에 기술된 실시예들에서, 용이한 이해를 위해, 펄스의 타이밍, 폭, 높이 등은 고정값을 가지는 것으로 설명된다; 그러나, 본 발명의 사상을 고려하여, 상기 펄스의 타이밍은 반드시 동기화될 필요가 없거나 상기 펄스의 폭 또는 높이가 반드시 고정될 필요가 없다는 것이 쉽게 이해될 수 있다.
[실시예 1]
이 실시예에서, 도 1a 및 도 1b에 도시된 반도체 메모리 회로의 동작이 기술된다. 여기서, 상기 기록 트랜지스터 Tr1 및 상기 판독 트랜지스터 Tr2 둘다는 n-채널 트랜지스터들이다. 먼저, 도 2a 및 도 2b를 참조하여 기록 방법이 기술된다. 기록시, 상기 판독 비트선들(..., Om-1, Om, Om+1, ...), 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...), 및 상기 판독 워드선들(..., Pn-1, Pn, Pn+1, ...)이 정전위로 보유된다. 배선의 종류에 의존하여 전위가 상이할 수 있지만, 여기서 임의의 배선의 상기 전위는 0볼트로 설정된다.
이 단계에서, 펄스가 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...)에 순차적으로 인가되어, 상기 기록 트랜지스터가 온/오프된다. 여기서, 상기 펄스가 인가되지 않을 때 상기 기록 워드선의 전위는 VQL이고, 상기 펄스의 전위는 VQH이다. 도 2a에 도시된 바와 같이, 각각의 행에서 상기 펄스를 순차적으로 인가함으로써, 상기 기록 트랜지스터는 행마다 온/오프된다. 상기 펄스가 연속하는 시간은 상기 기록 트랜지스터의 상기 특성들을 고려하여 결정될 수 있다.
상기 펄스가 인가되는 기간들이 도면에서 서로 중첩하는 것이 방지되지만, 예를 들면, 펄스가 Qn-1에 인가되는 기간은 펄스가 Qn에 인가되는 기간과 부분적으로 중첩할 수 있다. 또한, VQL은 상기 기록 트랜지스터 Tr1의 임계값 이하가 되어야 하고, 예를 들면 -2 볼트로 설정될 수 있다. 또한, VQH는 상기 기록 트랜지스터 Tr1의 임계값 이상이 되어야 하고, 예를 들면 +2 볼트로 설정될 수 있다.
동시에, 상기 기록 비트선들(..., Rm-1, Rm, Rm+1, ...)에 신호가 인가된다. 상기 기록 비트선들에 인가된 상기 신호는 복수의 펄스들을 포함하고 상기 펄스들의 높이는 다양할 수 있다. 여기서, 상기 펄스들은 4 단계들의 높이 VRL, VRL +α, VRL+2α, 및 VRL +3α(α > 0)을 가진다. 상기 펄스는 상기 기록 워드선에 대한 펄스와 완전히 동기화되는 것이 아니라, 상기 기록 워드선에 대한 펄스가 인가된 후 미리 결정된 기간(τ1) 후에 인가되는 것이 바람직하고, 상기 기록 워드선에 대한 펄스가 인가되는 것이 중단된 후 미리 결정된 기간(τ2) 후에 인가되는 것을 중단하는 것이 바람직하다. 여기서, τ1 < τ2 또는 τ1 > τ2이도록 τ1 및 τ2가 설정될 수 있다; 그러나, 회로 설계를 위해, 이들은 τ1 = τ2이도록 설정되는 것이 바람직하다.
제 n 행 및 제 m 열의 상기 기억 셀의 상태가 도 2b에 도시된다. 여기서, 상기 기록 워드선 Qn의 전위는 VQH이고, 따라서 상기 기록 트랜지스터 Tr1(n, m)는 온 상태가 된다. 따라서, 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인(즉, 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트)은 그때의 상기 기록 비트선 Rm의 전위 VRL+3α 또는 이 전위에 근접한 전위이다.
이러한 방식으로, 각각의 기억 셀의 전위가 결정된다. 각각의 기억 셀에서의 상기 전위에 기초하여, 상기 기록 트랜지스터들 Tr1의 각각의 드레인측 상에서 생성되는 전하량이 결정된다. 여기서, 상기 전위 VRL에 대응하는 전하량이 Q0이고, 상기 전위 VRL+α에 대응하는 전하량이 Q1이고, 상기 전위 VRL+2α에 대응하는 전하량이 Q2이고, 상기 전위 VRL+3α에 대응하는 전하량이 Q3일 때, 상기 기억 셀들의 각각에서의 전하량이 [표 1]에 도시된다.
제 (m-1) 열 제 (m) 열 제 (m+1) 열
제 (n-1) 행 Q2 Q2 Q3
제 (n) 행 Q1 Q3 Q0
제 (n+1) 행 Q0 Q2 Q1
상기 전하량 Q0, 상기 전하량 Q1, 상기 전하량 Q2, 및 상기 전하량 Q3은 도 4b를 참조하여 이미 기술된 것들에 대응한다. 상기 전하는 상기 기록 워드선의 전위를 적합하게 보유함으로써 매우 장시간(10시간 이상) 동안 유지될 수 있다.
다음에, 판독 방법은 도 3a 및 도 3b를 참조하여 기술된다. 도 3b에 도시된 바와 같이, 판독시, 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...) 및 상기 기록 비트선들(..., Rm-1, Rm, Rm+1, ...)에 정전위가 인가된다. 상기 기록 트랜지스터의 임계값 이하의 전위를 상기 기록 워드선들에 인가하는 것이 필요하다. 여기서, 상기 기록 워드선의 상기 전위가 VQL에서 유지되고, 상기 기록 비트선의 상기 전위가 VRL에서 보유되지만, 상기 선들은 다른 전위로 보유될 수 있다. 또한, 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...)은 또한 정전위 VSH에서도 보유된다. 상기 전위 VSH는 예를 들면 +1볼트로 설정될 수 있다. 또한, 적합한 크기를 가진 부하(저항)가 상기 판독 비트선들(..., Om-1, Om, Om+1, ...)의 단부에 접속되고, 상기 부하의 단부는 정전위(여기서 0V)에서 보유된다.
상기 판독 워드선들의 상기 전위는 펄스가 인가될 때를 제외하고 VPL에서 보유된다. 그 후에, 도 3a에 도시된 바와 같이, 상기 판독 워드선들(..., Pn-1, Pn, Pn+1, ...)에 펄스들이 순차적으로 인가된다. 먼저, 최초에 상기 펄스의 높이는 VP1이고, 상기 펄스는 모든 행들에 인가된다; 그 후에, 상기 판독 워드선들에 VP2의 높이의 펄스가 순차적으로 인가된다. 그 후에, 상기 판독 워드선들에 VP3의 높이의 펄스가 순차적으로 인가된다. 이러한 방식으로, 판독이 수행된다. 상기 기술에서, VPL, VP1, VP2, 및 VP3은 도 4b를 참조하여 이미 기술된 것들에 대응한다.
상기 단계들을 통해, 상기 판독 트랜지스터 Tr2는 상기 펄스의 인가에 의해 일부 경우들에서 온 상태가 된다. 예를 들면, 도 4b를 참조하여 이미 기술된 바와 같이, 이것은 가장 낮은 VP1의 높이의 상기 펄스로 온 상태가 되는 전하량이 Q3인 기억 셀의 상기 판독 트랜지스터 Tr2이다; 따라서, 상기 기억 셀들 중 어느 것이 Q3의 전하량을 가지는지는 상기 판독 비트선들(..., Om-1, Om, Om+1, ...)의 전위를 관측하여 지정될 수 있다. 이것은 상기 판독 트랜지스터 Tr2가 온 상태가 될 때, 상기 판독 비트선의 전위가 상기 바이어스선의 전위에 근접해지기 때문이다.
도 3a에서, 상기 판독 워드선 Pn-1에 펄스가 인가되는 시간에, 판독 비트선 Om+1의 전위가 증가된다(펄스가 생성된다); 상기 판독 워드선 Pn에 펄스가 인가되는 시간에, 판독 비트선 Om의 전위가 증가된다. 이러한 사실로부터, 제 (n-1) 행 및 제 (m+1) 열의 기억 셀의 전하량과 제 n 행 및 제 m 열의 상기 기억 셀의 상기 전하량이 Q3으로 지정될 수 있다.
그 후에, VP2의 높이의 펄스가 상기 판독 워드선에 인가되는 경우에, 상기 전하량이 Q3 또는 Q2인 기억 셀의 판독 트랜지스터가 온 상태가 된다; 따라서, 유사한 방식으로, 상기 기억 셀들 중 어느 것이 Q3 또는 Q2의 전하량을 가지는지가 알게 된다. 유사하게, 또한, VP3의 높이의 펄스가 상기 판독 워드선에 인가되는 경우에, 상기 판독 비트선의 전위는 상기 전하량에 의존하여 변화한다.
이렇게 판독이 완료된다. 각각의 기억 셀의 펄스를 생성하는 횟수가 기록되고, 그에 의해 상기 기억 셀에 기록된 데이터가 알려질 수 있다. 예를 들면, 도 3a에 따라, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀에서, 하나의 판독 동작을 위해 펄스가 3회 생성된다. 이것은, 상기 보유된 전하가 Q3이어서, 상기 판독 워드선 Pn에 인가되는 모든 펄스들에 응답하여 상기 판독 트랜지스터 Tr2가 온 상태가 되고, 상기 판독 비트선 Om이 상기 바이어스선 Sm과 동일한 전위를 가지거나 상기 판독 비트선 Om의 상기 전위가 상기 바이어스선 Sm의 전위에 근접되기 때문이다.
한편, 제 (n+1) 행 및 제 (m-1) 열의 기억 셀에서는 펄스가 생성되지 않는다. 이것은, 상기 기억 셀의 전하량이 가장 작은 Q0이고, 상기 판독 트랜지스터 Tr2가 가장 높은 펄스인 VP3의 높이의 펄스로도 온 상태가 되지 않기 때문이다. 이러한 방식으로 상기 기억 셀들의 각각에 생성된 펄스들의 수를 합산한 결과들이 [표 2]에 도시된다. 이러한 방식으로, 각각의 기억 셀에 기억된 데이터가 판독될 수 있다.
제 (m-1) 열 제 (m) 열 제 (m+1) 열
제 (n-1) 행 2 2 3
제 (n) 행 1 3 0
제 (n+1) 행 0 2 1
[실시예 2]
이 실시예에서, 도 5a 및 도 5b에 도시된 반도체 메모리 회로의 동작이 기술된다. 여기서, 상기 기록 트랜지스터 Tr1 및 상기 판독 트랜지스터 Tr2 둘다는 n-채널 트랜지스터들이다. 이 실시예에서, 실시예 1에서의 상기 기록 비트선은 상기 판독 비트선에 대용된다. 상술된 바와 같이, 이 구조를 이용함으로써, 반도체 메모리 장치의 배선들의 수는 실시예 1보다 적을 수 있다.
기록 방법은 실시예 1의 상기 기록 방법과 거의 동일하다. 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...), 및 상기 판독 워드선들(..., Pn-1, Pn, Pn+1, ...)이 정전위로 보유된다. 배선의 종류에 의존하여 전위가 상이할 수 있지만, 여기서 임의의 배선의 상기 전위는 0볼트로 설정된다.
그 후에, 도 2a에 도시된 바와 같이, 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...)에 펄스가 순차적으로 인가되어, 상기 기록 트랜지스터가 온/오프된다. 동시에, 상기 기록 비트선들(..., Rm-1, Rm, Rm+1, ...)에 신호가 인가되어, 데이터가 기억 셀에 기록된다. 각각의 기억 셀에 보유되는 상기 전하량은 [표 1]에 도시되는 실시예 1에 기술된 것과 유사하다.
다음에, 도 6a 및 도 6b를 참조하여 판독 방법이 기술된다. 하기 예에서, 데이터가 행마다 순차적으로 판독된다; 특정 기억 셀의 데이터만 유사한 방식으로 판독되는 것도 또한 가능하다. 도 6b에 도시된 바와 같이, 판독시에, 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...)에 정전위가 인가된다. 상기 기록 트랜지스터의 임계값 이하의 전위를 상기 기록 워드선들에 공급하는 것이 필요하다. 여기서, 상기 기록 워드선의 전위가 VQL에서 보유되지만, 상기 선은 다른 전위로도 보유될 수 있다. 또한, 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...)도 또한 정전위 VSH에서 보유된다. 상기 전위 VSH는 예를 들면 +1볼트로 설정될 수 있다. 또한, 적합한 크기를 가진 부하(저항)가 상기 기록 비트선들(..., Rm-1, Rm, Rm+1, ...)의 단부에 접속되고, 상기 부하의 단부는 정전위(여기서 0V)에서 보유된다.
펄스가 인가될 때를 제외하고 상기 판독 워드선들(..., Pn-1, Pn, Pn+1, ...)의 전위가 보유된다. 그 후에, 도 6a에 도시된 바와 같이, 상기 판독 워드선들(..., Pn-1, Pn, Pn+1, ...)에 펄스들이 순차적으로 인가된다. 먼저, 최초에 상기 펄스의 높이는 VP1이고, 상기 펄스는 모든 행들에 인가된다; 그 후에, 상기 판독 워드선들에 VP2의 높이의 펄스가 순차적으로 인가된다. 그 후에, 상기 판독 워드선들에 VP3의 높이의 펄스가 순차적으로 인가된다. 이러한 방식으로, 판독이 수행된다. 상기 기술에서, VPL, VP1, VP2, 및 VP3은 도 4b를 참조하여 이미 기술된 것들에 대응한다.
이때, 상기 워드 비트선 Rm의 전위를 모니터링함으로써, 상기 판독 워드선에 대한 상기 펄스에 응답하는 상기 판독 트랜지스터 Tr2의 상태(온 상태 또는 오프 상태)가 알게 될 수 있다. 상세들은 실시예 1의 상세들과 동일하고 따라서 생략된다.
[실시예 3]
이 실시예에서, 실시예 2에 기술된 상기 반도체 메모리 장치의 형상 및 제작 방법이 기술된다. 이 실시예에서, 아연 및 인듐을 함유한 산화물 반도체가 상기 기록 트랜지스터 Tr1에 이용되고, 단결정 실리콘 산화물이 상기 판독 트랜지스터 Tr2에 이용된다. 따라서, 상기 기록 트랜지스터 Tr1이 상기 판독 트랜지스터 Tr2 위에 제공되는 적층 구조가 이용된다.
즉, 단결정 실리콘 기판 위에 제공되는 단결정 실리콘 반도체를 이용한 절연 게이트형 트랜지스터가 상기 판독 트랜지스터 Tr2로서 이용되고, 산화물 반도체가 반도체층에 이용되는 트랜지스터가 상기 기록 트랜지스터 Tr1로서 그 위에 형성된다. 반도체 메모리 장치가 단결정 실리콘 기판 위에 형성되는 예가 이 실시예에서 기술되지만, 상기 반도체 메모리 장치는 대안적으로, 다른 종류의 반도체 기판 또는 절연 기판 위에 제공될 수 있음을 유념한다.
이 실시예의 상기 반도체 메모리 장치의 기억 셀의 레이아웃의 예가 도 7a 내지 도 7c에 도시된다. 도 7a에서, 단결정 실리콘 기판 위에 제공되는 주 배선들, 주 전극들 등이 도시된다. 소자 분리 영역(102)이 상기 기판 위에 제공된다. 또한, 도핑된 실리콘 또는 도전 재료를 함유하는 배선(106c) 및 배선(106d)이 상기 소자 분리 영역(102) 이외의 영역에 형성되고 상기 판독 트랜지스터 Tr2의 소스(106a) 및 드레인(106b)에 각각 접속된다. 상기 배선들(106c 및 106d)은 각각 기록 비트선 및 바이어스선의 역할을 한다. 상기 소스(106a) 및 상기 드레인(106b)은 상기 판독 트랜지스터 Tr2의 상기 게이트 전극(111)으로 서로 분리된다. 상기 소스(106a)에는 상층의 배선에 접속되도록 접속 전극(110)이 구비된다.
상기 산화물 반도체를 이용한 상기 트랜지스터에 초점을 맞추어 주 배선들, 주 전극들 등이 도 7b에 도시된다. 도 7b에 도시된 상기 배선들, 전극들 등은 도 7a에 도시되는 회로 위에 형성된다. 섬형을 가진 산화물 반도체 영역(112), 기록 워드선(114a), 및 판독 워드선(114b)이 거기에 형성된다. 상기 기록 워드선(114a)의 일부가 상기 산화물 반도체 영역(112)과 중첩하고, 상기 기록 트랜지스터 Tr1의 게이트 전극의 역할을 한다. 상기 산화물 반도체 영역(112)은 하층의 상기 게이트 전극(111)과 물리적으로 접한다. 상기 판독 워드선(114b)이 상기 게이트 전극(111)과 중첩하는 부분에 커패시터 C가 형성된다.
도 7c는 도 7a에 도시된 상기 구조가 도 7b에 도시된 상기 구조와 중첩하는 구조를 도시한다. 도 7c에서, 상기 구조들은 상기 중첩을 보이도록 서로 약간 이동된다. 점들 A, B, C, 및 D는 도 7a 내지 도 7c를 통해 동일한 위치들을 표시하는 것임을 유념한다. 이러한 소자들의 설계 규칙이 적합하게 선택될 수 있지만, 집적도를 증가시키기 위해, 각각의 트랜지스터의 채널 폭이 10nm 이상 0.4㎛ 이하이고, 그 채널 길이가 10nm 이상 0.4㎛ 이하인 것이 바람직하다.
상기 게이트 전극(111)(즉, 상기 커패시터)과 중첩하는 부분에서의 상기 판독 워드선(114b)의 폭은 도 7a 내지 도 7c의 상기 기록 트랜지스터의 상기 기록 워드선의 폭(상기 채널 폭)과 거의 동일하지만, 상기 채널 폭의 0.5배 이상 1.5배 이하가 바람직함을 유념한다.
이후, 상술된 구조를 가진 반도체 메모리 장치의 제작 방법이 기술된다. 도 8a 내지 도 8e 및 도 9a 내지 도 9d는 도 7a 내지 도 7c에서 점 A를 점 B에 연결한 선을 따라 취해진 단면도들이다. 먼저, 알려진 반도체 제작 기술을 이용하여, 도 8a에 도시된 바와 같이, 상기 단결정 실리콘 기판(101) 위에, 상기 소자 분리 영역(102)이 형성되고; 불순물 영역들(105a 및 105b)이 도핑된 실리콘을 이용하여 형성되고; 게이트 절연막(103)이 형성되고; 더미 게이트(104)가 형성된다.
상기 더미 게이트(104)의 측면 상에 측벽이 제공될 수 있다. 상기 게이트 절연막의 두께는 누설 전류의 생성이 억제되도록 10nm 이상이 바람직하다. 게이트 용량이 나중에 형성될 커패시터의 용량보다 적기 위해, 산화 실리콘과 같은 비교적 유전률이 적은 재료가 상기 게이트 절연막의 재료로서 이용되는 것이 바람직하다.
도전성이 증가되도록 상기 불순물 영역들(105a 및 105b) 위에 규화물 영역이 제공될 수 있다. 이 명세서에서, 상술된 방식으로 형성되는 규화물 영역들 및 불순물 영역들은 상기 소스(106a) 및 상기 드레인(106b)이라고 칭해진다. 도 7a를 참조하여 기술된 바와 같이, 상기 영역들은 상기 기록 비트선으로 기능하는 상기 배선(106c) 및 상기 바이어스선으로 기능하는 상기 배선(106d)에 접속된다.
다음에, 층간 절연층(107)이 도 8b에 도시된 바와 같이 형성된다. 상기 층간 절연층(107)은 단층 또는 다층으로 형성될 수 있고 상기 트랜지스터의 상기 채널의 왜곡을 유발하기 위한 스트레스 라이너(stress liner)를 포함할 수 있다. 그 후에, 상기 층간 절연물(107)이 화학적 기계적 연마(CMP)법에 의한 에칭에 의해 평탄화되고; 상기 에칭은 상기 더미 게이트(104)의 노출시 중단된다. 그 후, 도 8c에 도시된 바와 같이, 상기 더미 게이트를 선택적으로 제거하여 정공부(108)가 형성된다. 또한, 도 8d에 도시된 바와 같이, 콘택트 홀(109)이 또한 형성된다.
그 후에, 도전 재료를 함유한 단층막 또는 적층막이 침착되어 평탄화되고, 그에 의해 도 8e에 도시된 바와 같이, 상기 게이트 전극(111) 및 상기 접속 전극(110)이 상기 정공부(108) 및 상기 콘택트 홀(109)에 각각 형성된다. 그 후에, 아르곤과 같은 희가스의 이온들을 이용한 표면 처리가 수행될 수 있고, 그에 의해 상기 층간 절연물(107)의 표면의 수소 농도가 감소된다. 나중에 형성될 산화물 반도체막과의 옴 접촉을 형성하는 재료는 상기 게이트 전극(111) 및 상기 접속 전극(110)의 재료로서 바람직하다.
이러한 재료의 예는 일함수 W가 상기 산화물 반도체의 전자 친화력(φ)(상기 산화물 반도체의 도전 대역의 최하단과 진공 준위 사이의 에너지 갭)과 거의 같거나 작은 재료이다. 즉, W < φ + 0.3[전자 볼트]가 만족될 수 있다. 예를 들면, 티타늄, 몰리브덴, 및 질화 티타늄이 주어질 수 있다.
그 후에, 3nm 내지 30nm의 두께를 가진 상기 산화물 반도체막이 스퍼터링법에 의해 형성된다. 스퍼터링법 이외의 방법이 상기 산화물 반도체막을 형성하기 위한 방법으로서 이용될 수 있다. 상기 산화물 반도체는 아연 및 인듐을 함유하는 것이 바람직하다. 도 9a에 도시된 바와 같이, 섬형을 가진 상기 산화물 반도체 영역(112)이 상기 산화물 반도체막을 에칭하여 형성된다. 상기 산화물 반도체막(112)은 반도체 특성들이 개선되도록 열 처리를 받을 수 있다. 따라서, 상기 게이트 전극(111)이 상기 산화물 반도체 영역(112)과 접하고, 상기 도전 전극(110)이 상기 산화물 반도체 영역(112)과 접한다.
그 후에, 도 9b에 도시된 바와 같이, 스퍼터링법과 같은 알려진 성막 방법에 의해 게이트 절연막(113)이 형성된다. 누설 전류의 생성이 감소되기 위해, 상기 게이트 절연막(113)의 두께는 20nm 이상이 바람직하고, 상기 게이트 절연막의 수소 농도는 1 × 1019cm-3 이하가 바람직하다. 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 란탄, 질화 알루미늄 등이 상기 게이트 절연막에 이용될 수 있다. 상기 게이트 절연막(113)은 상기 커패시터의 유전체의 역할을 하고 10 이상의 비유전률을 가진 재료를 이용하여 형성되는 것이 바람직하다.
열 처리는 반도체 특성들을 개선하도록 상기 게이트 절연막이 형성된 후에 수행될 수 있다. 그 후에, 상기 기록 워드선(114a) 및 상기 판독 워드선(114b)(도 9a 내지 도 9d에 도시되지 않음)은 도전 재료를 이용하여 형성된다. 상기 기록 워드선(114a)의 일부는 상기 산화물 반도체를 이용한 상기 트랜지스터의 상기 게이트 전극의 역할을 한다. 상기 기록 워드선(114a) 및 상기 판독 워드선(114b)의 재료로서, 일함수가 상기 산화물 반도체의 상기 전자 친화력보다 0.5 전자 볼트 이상 큰 재료가 바람직하다. 텅스텐, 금, 백금, p형 실리콘 등이 예로서 주어질 수 있다.
그 후에, 도 9c에 도시된 바와 같이, 상기 산화물 반도체보다 더욱 용이하게 산화되는 원소의 이온들이 알려진 이온 주입 방법에 의해 상기 산화물 반도체 영역에 주입된다. 이러한 원소들의 예들은 티타늄, 아연, 마그네슘, 실리콘, 인, 붕소 등이다. 일반적으로, 붕소 및 인이 종래의 반도체 공정에서 이용되고, 따라서 이용하기 쉽다; 특히, 상술된 얇은 게이트 절연막(113) 또는 산화물 반도체 영역(112)에 주입될 이온으로서, 원자량이 붕소 이온의 원자량보다 큰 인 이온이 바람직하다.
상기 산화물 반도체에서, 상술된 이온들의 주입에 의해 산소 결손이 유발되고 n형 도전성이 나타난다. 많은 산화물 반도체들이 이온들의 주입 후에 결정성의 회복을 위해 실리콘 반도체의 경우에 필요한 이러한 열 처리 없이 고 도전성을 획득할 수 있다는 점에서 산화물 반도체는 실리콘 반도체와 상이하다. 즉, 이온들의 상기 주입 후에 상기 산화물 반도체에 대해 열 처리가 수행될 수 있다. 이러한 방식으로, n형 도전성을 나타내는 영역들(115a 및 115b)이 상기 산화물 반도체 영역(112)에 형성된다. 이들 영역들에서 캐리어(전자) 농도가 1 × 1019cm-3 이상이 되도록 이온들의 주입 조건들이 설정되는 것이 바람직하다.
기본적인 소자 구성이 상기 단계들을 통해 완성된다. 그 후에, 단층 박막 또는 다층 박막의 층간 절연물(117)이 형성된다. 상기 층간 절연물(117)의 표면이 평탄화되고 상기 산화물 반도체 영역에 도달하는 콘택트 홀이 형성되고, 접속 전극(116)이 내부에 임베딩된다. 다음에, 배선(118)이 형성된다. 상기 배선(118)은 상기 기록 비트선으로 기능하는 상기 배선(106c)에 평행한 배선이고 상기 배선(106c)의 실제 저항이 저감되도록 형성된다. 유사한 배선이 상기 기록 워드선(114a) 및 상기 판독 워드선(114b)에 평행하게 제공될 수 있다. 이러한 방식으로, 도 9d에 도시된 상기 반도체 메모리 장치의 상기 기억 셀이 제작된다.
도 10은 도 7a 내지 도 7c에서 점 C를 점 D에 연결한 선을 따라 취해진 단면도이다. 도면에 도시된 바와 같이, 상기 게이트 절연막(113)을 유전체로 하는 커패시터(120)가 상기 게이트 전극(111)과 상기 판독 워드선(114b) 사이에 형성된다. 상기 커패시터(120)의 용량은 상기 판독 워드선(114b)과 상기 게이트 전극(111)의 중첩된 부분의 크기에 의해 결정되고; 상기 커패시터(120)의 면적은 100nm2 이상 0.01㎛2 이하가 바람직하다.
상기 반도체 메모리 장치의 상기 집적도의 증가에 비추어, 상기 커패시터(120)의 상기 면적은 상기 판독 트랜지스터 Tr2의 상기 채널 폭 및 상기 채널 길이에 의해 결정되는 면적(이후, STr1이라고 칭해짐)의 2배 이하가 바람직하고, STr1의 1/10배 이상 STr1의 1 배 미만이 바람직하다.
[실시예 4]
이 실시예에서, 실시예 3의 제작 방법과 상이한 반도체 메모리 장치의 기억 셀의 제작 방법이 도 11a 내지 도 11d를 참조하여 기술된다. 실시예 3과 유사하게, 상기 소자 분리 영역(102), 상기 소스, 상기 드레인, 상기 게이트 절연막, 및 상기 더미 게이트가 상기 단결정 실리콘 기판(101) 위에 형성된다. 그 후에, 상기 층간 절연물(107)이 형성된 후에, 상기 층간 절연물(107)이 평탄화되는 동안 에칭이 수행되어, 상기 더미 게이트가 선택적으로 제거되고, 그에 의해 도 11에 도시된 바와 같이 상기 정공부(108)가 형성된다. 또한, 상기 콘택트 홀(109)이 형성된다.
그 후에, 상기 정공부(108) 및 상기 콘택트 홀(109)에 임베딩되도록 도전 재료를 이용하여 막이 형성된다. 상기 막이 패터닝되고, 그에 의해 전극(110a) 및 전극(111a)이 형성된다. 이때 상기 전극(110a)과 상기 전극(111a) 사이의 거리는 상기 산화물 반도체를 이용하는 상기 트랜지스터의 상기 채널 길이이다. 실시예 3의 상기 게이트 전극(111) 및 상기 접속 전극(110)의 경우와 유사하게, 이용되는 상기 도전 재료는 상기 산화물 반도체의 상기 전자 친화력을 고려하여 선택될 수 있다. 일함수가 상기 산화물 반도체의 상기 전자 친화력과 거의 동일하거나 작은 도전 재료가 적어도 나중에 형성될 상기 산화물 반도체막과 접하는 부분에 제공되는 것이 바람직하다.
또한, 도 11b에 도시된 바와 같이, 산화 실리콘 등을 함유한 절연막(119)이 적합한 두께로 형성된다. 그 후에, 도 11c에 도시된 바와 같이, 상기 절연막(119) 및 상기 전극들(110a 및 111a)이 에칭되어 평탄화된다. 상기 공정들을 통해, 상기 판독 트랜지스터의 접속 전극(110b) 및 게이트 전극(111b)이 획득된다. 상기 절연막(119)은 절연막(119a)이 되도록 에칭된다.
그 후에, 3nm 내지 10nm의 두께를 가진 산화물 반도체막(112a)이 형성된다. 상기 산화물 반도체막(112a)은 반도체 특성들이 개선되도록 열 처리를 받을 수 있다. 상기 산화물 반도체막의 저항률은 10 × 1010Ωm 이상이 된다. 따라서, 상기 게이트 전극(111b)은 상기 산화물 반도체막(112a)과 접하고, 상기 접속 전극(110b)은 상기 산화물 반도체 막(112a)과 접한다.
그 후에, 상기 게이트 절연막(113) 및 게이트 전극(114c)이 도 11d에 도시된 바와 같이 형성된다. 실시예 3에서 상기 기록 워드선(114a) 및 상기 판독 워드선(114b)의 경우와 유사하게, 상기 게이트 전극(114c)의 재료는 상기 산화물 반도체의 상기 전자 친화력을 고려하여 선택될 수 있다. 이 실시예에 따라, 트랜지스터 특성들이 실시예 3과 달리 이온 주입 없이 획득될 수 있다.
[실시예 5]
실시예 2에 기술된 상기 반도체 메모리 장치에서, 실시예 1에 기술된 상기 반도체 메모리 장치의 상기 기록 비트선은 상기 판독 비트선에 대용된다. 그러나, 이 구조에서 기록시 소비 전력이 증가하는 문제가 존재하며, 이것은 하기의 이유들에 의해 유발된다.
예를 들면, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀에 양의 전하가 보유되고, 결과적으로, 상기 기억 셀의 상기 판독 트랜지스터 Tr2(n, m)가 일부 경우들에서 온 상태가 된다. 이 트랜지스터의 상기 드레인은 상기 바이어스선 Sm에 접속되고, 상기 소스는 상기 기록 비트선 Rm에 접속된다. 기록시, 상기 바이어스선 Sm은 정전위로 보유되고; 한편, 상기 기록 비트선 Rm의 전위는 동일한 열의 다른 기억 셀에 데이터가 기록되기 때문에 변경된다. 결과적으로, 기록시 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 전류가 흐른다.
이러한 전류를 방지하기 위해, 상기 기록 비트선 Rm에 인가된 신호와 동일한 신호가 상기 기록 비트선 Rm에 인가된 상기 신호와 동일한 위상에서 상기 바이어스선에 인가될 수 있어서, 상기 바이어스선 Sm의 상기 전위는 상기 기록 비트선 Rm의 상기 전위와 동일하다. 대안적으로, 상기 바이어스선 Sm에 인가된 신호는 상기 기록 비트선 Rm에 인가된 신호와 동기될 수 있다.
도 12a는 이 실시예에서 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀에 인가된 전위를 도시하기 위한 도면이다. 도면에 도시된 상태에서, 상기 기록 워드선 Qn의 상기 전위는 VQH이고, 상기 기록 트랜지스터 Tr1(n, m)이 온 상태가 된다. 따라서, 상기 기록 트랜지스터 Tr1(n, m)의 드레인측 상의 전위는 상기 기록 비트선 Rm의 전위와 동일하거나 근접하다. 여기서, 상기 판독 트랜지스터 Tr2(n, m)가 온 상태가 된다.
상기 판독 트랜지스터 Tr2(n, m)의 상기 소스에 접속된 상기 기록 비트선 Rm의 상기 전위와, 상기 판독 트랜지스터 Tr2(n, m)의 상기 드레인에 접속된 상기 바이어스선 Sm의 상기 전위가 서로 다를 때, 일부 경우들에서 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트의 전위에 의존하여 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 전류가 흐른다. 그러나, 이 실시예에서, 상기 기록 비트선 Rm의 상기 전위와 상기 바이어스선 Sm의 상기 전위가 서로 동일하게 설정되기 때문에 이론상 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 전류가 흐르지 않는다.
상기 기록 비트선 Rm의 상기 전위와 상기 바이어스선 Sm의 상기 전위가 동일하지 않을 때에도, 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 흐르는 전류는 상기 바이어스선 Sm의 상기 전위 및 상기 기록 비트선 Rm의 상기 전위를 조정함으로써 상당히 감소될 수 있어서, 유효 전위차가 상당히 작다. 이 실시예의 효과가 획득되기 위해, 상기 바이어스선 Sm의 상기 전위의 위상은 상기 기록 비트선 Rm의 상기 전위의 위상으로부터 5% 이하만큼 벗어나는 것이 바람직하다.
도 12b에 도시된 바와 같이, 상기 바이어스선에 이러한 신호를 인가하기 위해, 상기 반도체 메모리 장치의 매트릭스에 신호를 입력하는 부분에 스위칭 트랜지스터 Tr3이 제공될 수 있다. 상기 스위칭 트랜지스터 Tr3은 각각의 열에 제공되고 그것의 소스 및 드레인은 각각의 열에서 상기 기록 비트선 및 상기 바이어스선에 각각 접속된다. 상기 스위칭 트랜지스터의 상기 게이트는 상기 기록 비트선 및 상기 바이어스선에 직교하는 제어선 T에 접속된다.
모든 상기 바이어스선들이 기록시 플로팅 상태에 있게 하여 T에 적합한 신호를 인가함으로써, 모든 상기 스위칭 트랜지스터들 Tr3이 온 상태가 될 수 있고, 상기 바이어스선 및 상기 기록 비트선이 각각의 열에서 거의 동일한 전위에 있을 수 있다. 상기 기록 비트선 및 상기 바이어스선이 상기 스위칭 트랜지스터 Tr3를 이용하여 거의 동일한 전위에 있는 방법이 도 12b에 도시되지만, 유사한 기능을 가진 메커니즘이 복수의 트랜지스터들, 다이오드들, 커패시터들 등을 이용하여 대안적으로 제공될 수 있다.
[실시예 6]
이 실시예에서, 도 14a 및 도 14b에 도시된 반도체 메모리 회로의 동작이 기술된다. 도 14a 및 도 14b에 도시된 상기 반도체 메모리 회로가 이 실시예에 기술된 방법 이외의 방법에 의해서도 또한 동작되기 때문에, 상기 반도체 메모리 회로가 동작되는 방법은 이 실시예에 기술된 방법에 반드시 제한될 필요가 없음을 유념한다.
이 실시예에서, 상기 기록 트랜지스터 Tr1 및 상기 판독 트랜지스터 Tr2 둘다는 n-채널 트랜지스터들이다. 이 실시예에서, 바이어스선이 실시예 1에 기술된 상기 반도체 메모리 장치의 다른 열의 상기 판독 비트선에 대용된다. 상술된 바와 같이, 이 구조를 이용함으로써, 반도체 메모리 장치의 배선들의 수가 실시예 1보다 작아질 수 있다.
기록 방법은 실시예 1의 상기 기록 방법과 거의 동일하다. 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...) 및 상기 판독 기록선들(..., Pn-1, Pn, Pn+1, ...)이 정전위로 보유된다. 전위가 배선들의 종류에 의존하여 상이할 수 있지만, 여기서 임의의 배선의 전위는 0볼트로 설정된다.
그 후에, 도 2a에 도시된 바와 같이, 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...)에 펄스가 순차적으로 인가되어, 상기 기록 트랜지스터가 온/오프된다. 동시에, 상기 기록 비트선들(..., Rm-1, Rm, Rm+1, ...)에 신호가 인가되어, 데이터가 기억 셀에 기록된다. 각각의 기억 셀에 보유되는 상기 전하량은 [표 1]에 도시되는 실시예 1에 기술된 것과 유사하다.
그 후에, 도 15a 및 도 15b, 도 16a 및 도 16b, 및 도 17a 내지 도 17e를 참조하여 판독 동작이 기술된다. 도 15b에 도시된 바와 같이, 판독시에, 상기 기록 워드선들(..., Qn-1, Qn, Qn+1, ...)에 정전위가 인가된다. 상기 기록 트랜지스터의 임계값 이하의 전위를 상기 기록 워드선들에 공급하는 것이 필요하다. 여기서, 상기 기록 워드선의 전위가 VQL에서 보유되지만, 상기 선은 다른 전위로도 보유될 수 있다.
또한, 상기 바이어스선들(..., Sm-1, Sm, Sm+1, ...)은 판독이 수행되는 열에 의존하여 전위 VSH 또는 전위 VSL(VSH > VSL)에서 보유되거나, 전위 판정 회로에 접속된다. 상기 전위 판정 회로는 전위를 공급하는 수단을 포함할 수 있다. 상기 전위 판정 회로는 각각의 열마다 제공되고 제 m 열의 기억 셀들에서 판독이 수행될 때 상기 제 m 열의 상기 바이어스선 Sm에 전기적으로 접속된다.
상기 전위 판정 회로는 적어도 상기 바이어스선에 접속될 수 있는 배선의 단자, 전위 측정 수단, 커패시터, 및 상기 전위 측정 수단과 상기 단자 사이에서 상기 커패시터의 접속을 스위칭하는 스위칭 메커니즘을 포함한다. 상기 바이어스선 Sm은 상기 제 m 열에서 데이터 판독시 상기 스위칭 메커니즘에 의해 상기 커패시터 및 상기 전위 측정 수단 중 하나에 접속된다.
상기 제 m 열의 전위 판정 회로 및 상기 바이어스선 Sm에 VSL 및/또는 VSH를 공급하기 위한 수단이 도 16b에 도시된다. 상기 바이어스선 Sm은 스위치 SW1m에 의해 상기 전위 판정 회로 및 상기 수단 중 하나에 접속될 수 있다. 상기 제 m 열의 상기 전위 판정 회로는 도 16b에 도시된 바와 같이, 스위치 SW2m, 전위 측정 수단 Vm, 커패시터 Cm, 및 전위 VSL을 공급하기 위한 수단에 접속된 단자를 포함한다. 상기 스위치 SW2m은 상기 바이어스선 Sm측 상의 배선, 상기 단자, 및 상기 전위 측정 수단 Vm 중 어느 것에 상기 커패시터를 접속한다. 상기 커패시터의 상기 전위는 데이터 판독이 수행될 때를 제외하고 상기 단자에 상기 커패시터를 접속함으로써 VSL로 설정되는 것이 바람직하다.
상기 제 n 행 및 상기 제 m 열에서 데이터를 판독하기 위한 방법이 하기에 기술된다. 판독시의 도 14a에 도시된 회로는 도 16a에 도시된 등가 회로에 의해 표현된다. 따라서, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀 및 상기 기억 셀 주위의 기억 셀들은 판독시의 도 16b에 도시된 매트릭스로 표현된다. 상기 제 m 열의 상기 기억 셀들에서 데이터가 판독될 때, 제 (m-1) 열 및 상기 제 (m-1) 열의 좌측 상의 열들의 상기 바이어스선들의 전위는 VSH로 설정되고, 제 (m+1) 열 및 상기 제 (m+1) 열의 우측 상의 열들의 상기 바이어스선들의 전위는 VSL로 설정된다.
상기 제 m 열의 상기 바이어스선 Sm의 상기 전위는 상기 제 m 열의 상기 바이어스선 Sm이 상기 전위 판정 회로에 접속되기 전에 상기 스위치 SW1m에 의해 VSL로 설정된다. 그 후에, 상기 바이어스선 Sm 및 상기 전위 판정 회로는 상기 스위치 SW1m에 의해 서로 접속된다. 이때, 상기 전위 판정 회로에서, 상기 바이어스선 Sm 및 상기 커패시터 Cm은 서로 접속된다. 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 상기 전위가 VSL이도록 상기 커패시터 Cm에 축전된다.
상기 바이어스선 Sm-1의 좌측상의 기억 셀들 및 상기 바이어스선 Sm+1의 우측상의 기억 셀들의 판독 트랜지스터들의 각각에서, 소스 및 드레인이 동일한 전위에 있고 전류가 흐르지 않는다; 따라서, 상기 기억 셀들은 상기 회로에 존재하지 않는 것으로 간주될 수 있다. 상기 판독 워드선 Pn에 접속된 기억 셀들 외의 기억 셀들도 또한, 판독 트랜지스터들이 오프 상태이기 때문에 상기 회로에 존재하지 않는 것으로 간주될 수 있다.
결과적으로, 도 17a에 도시된 바와 같이, 상기 회로의 일부로서 기능하는 것으로 간주될 수 있는 회로들은 상기 바이어스선 Sm을 사이에 제공하여 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀과 상기 제 n 행 및 제 (m+1) 열의 상기 기억 셀이고, 특히, 상기 판독 트랜지스터 Tr2(n, m)와 판독 트랜지스터 Tr2(n, m+1)를 중심부에 포함하는 회로이다. 이들 트랜지스터들은 상기 제 n 행에서 상기 판독 워드선 Pn의 상기 전위에 따라 온/오프된다.
오프 상태에서의 트랜지스터는 저항이 극히 높아지고 회로를 단절한다고 간주된다. 이 상태는 극히 작은 용량을 가진 커패시터로서 표현될 수 있다. 한편, 상기 트랜지스터는 온 상태에서도 제한된 저항을 가진다. 따라서, 상기 판독 트랜지스터 Tr2(n, m)와 상기 판독 트랜지스터 Tr2(n, m+1)의 온 상태 및 오프 상태의 조합(즉, 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀에서의 데이터와 상기 제 n 행 및 상기 제 (m+1) 열의 상기 기억 셀에서의 데이터의 조합)에 의존하여, 도 17b 내지 도 17e에 도시된 등가 회로들이 획득된다.
예를 들면, 상기 판독 트랜지스터 Tr2(n, m)가 오프 상태이고 상기 판독 트랜지스터 Tr2(n, m+1)가 온 상태일 때, 도 17b에 도시된 회로가 형성된다. 유사하게, 상기 판독 트랜지스터 Tr2(n, m)가 온 상태이고 상기 판독 트랜지스터 Tr2(n, m+1)가 오프 상태일 때, 도 17c에 도시된 회로가 형성된다. 상기 판독 트랜지스터 Tr2(n, m) 및 상기 판독 트랜지스터 Tr2(n, m+1) 둘다가 온 상태일 때, 도 17d에 도시된 회로가 형성된다. 상기 판독 트랜지스터 Tr2(n, m) 및 상기 판독 트랜지스터 Tr2(n, m+1) 둘다가 오프 상태일 때, 도 17e에 도시된 회로가 형성된다.
트랜지스터들의 크기 또는 형상이 균일할수록, 상기 트랜지스터의 저항값이 서로 근접해진다. 정확히 동일한 크기의 트랜지스터들은 동일한 저항값을 가진다. 상기 기억 셀들에 이용되는 상기 트랜지스터들이 동일한 부피, 크기, 재료, 또는 형상을 가지도록 설계되기 때문에, 상기 트랜지스터들이 거의 동일한 저항값을 가지는 것으로 간주될 수 있다.
상기 회로가 안정해지고 전류가 흐름을 중단할 때(즉, 일정한 상태가 실현될 때; 달리 말하면 상기 상태에 대응하는 전하가 상기 커패시터 Cm에 축적될 때) 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 전위는 이상적으로 도 17b에서 VSL, 도 17c에서 VSH, 도 17d에서 VSH/2, 및 도 17e에서 VSL이다. 도 17e에서, 상기 바이어스선의 상태가 상기 초기 상태에서 변화되지 않으므로, 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 전위는 VSL이다.
여기서, 상기 판독 트랜지스터 Tr(n, m+1)의 상태에 상관없이, 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 상기 전위는 상기 판독 트랜지스터 Tr2(n, m)가 오프 상태(도 17b에 도시된 상태 및 도 17e에 도시된 상태)일 때 VSL이다. 대안적으로, 상기 판독 트랜지스터 Tr(n, m+1)의 상태에 상관없이, 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 상기 전위는 상기 판독 트랜지스터 Tr2(n, m)가 온 상태(도 17c에 도시된 상태 및 도 17d에 도시된 상태)일 때 VSL 이외의 값을 가진다. 따라서, 상기 바이어스선 Sm 측상의 상기 커패시터 Cm의 상기 전위를 관측함으로써, 상기 판독 트랜지스터 Tr2(n, m)의 상태를 알 수 있다.
VSH의 값 및 VSL의 값은 예를 들면, 각각 +1볼트 0볼트일 수 있다. 상기 바이어스선 측상의 상기 커패시터 Cm의 상기 전위는 상기 스위치 SW2m에 의해 상기 커패시터 Cm 및 상기 전위 측정 수단 Vm을 접속함으로써 측정될 수 있다. 접지 전위가 0볼트이고 0V 이외의 어떤 전하가 상기 전위 측정 수단 Vm에 의해 상기 커패시터 Cm에 축적되는 것이 관측되는 경우에, 상기 판독 트랜지스터 Tr2(n, m)가 온 상태임을 알 수 있다. 한편, 상기 커패시터 Cm의 상기 전위가 0V인 경우에, 상기 판독 트랜지스터 Tr2(n, m)가 오프 상태임을 알 수 있다.
즉, [표 1]에 도시된 데이터가 상기 기억 셀들에 입력되는 경우에, 도 15a에 도시된 펄스들이 상기 판독 워드선들 Pn-1, Pn 및 Pn+1에 입력될 때, 도 15a에서 Vm으로 도시된 예인 전위 변동이 관측된다. 여기서, VPL, VP1, VP2, 및 VP3은 도 4b를 참조하여 기술된 것들에 대응한다.
도 15a에 도시된 상기 펄스들이 Om으로서 도 3a에 도시된 펄스들에 비교할 때 파고가 균일하지 않지만, 도 15a에 도시된 상기 펄스들의 수는 Om으로서 도 3a에 도시된 펄스들의 수와 동일하다. 즉, 실시예 1과 유사하게, 각각의 기억 셀에 대응하는 펄스들의 수가 카운트되고, 그에 의해 상기 기억 셀에 보유되는 다치 데이터를 알 수 있다.
상기 예에서, 제 (m-1) 열 및 상기 제 (m-1) 열의 좌측 상의 열들의 상기 바이어스선들의 전위는 VSH로 설정되고, 제 (m+1) 열 및 상기 제 (m+1) 열의 우측 상의 열들의 상기 바이어스선들의 전위는 VSL로 설정된다; 그러나, 제 (m-1) 열 및 상기 제 (m-1) 열의 좌측 상의 열들의 상기 바이어스선들의 전위는 VSL로 설정될 수 있고, 제 (m+1) 열 및 상기 제 (m+1) 열의 우측 상의 열들의 상기 바이어스선들의 전위는 VSH로 설정될 수 있다.
[실시예 7]
실시예 5에서 지적된 바와 같이, 실시예 2에 기술된 상기 반도체 메모리 장치의 구동 방법에서 기록시 소비 전력이 증가되는 문제가 존재한다. 이 실시예에서, 소비 전력이 저감되는 구동 방법이 기술된다.
이 실시예에서, 선택된 행에 대해 기록이 수행되는 시간 이외의 기간 동안, 상기 행의 상기 판독 워드선의 전위는 상기 기록 트랜지스터의 상기 드레인측 상의 전하량에 상관없이 상기 판독 트랜지스터를 오프 상태로 하는 전위로 보유된다. 예를 들면, 상기 판독 트랜지스터가 n-채널 트랜지스터인 경우에, 상기 판독 워드선은 상당히 높은 음의 전위로 보유된다. 상기 기록 트랜지스터의 상기 드레인측 상에서 보유되는 전하량의 값이 도 4b에 도시된 4단계들(Q0, Q1, Q2, 및 Q3) 중 어느 것이고, 상기 판독 워드선의 상기 전위가 예를 들면 VPL 이하인 경우, 상기 판독 트랜지스터는 항상 오프 상태가 되고, 따라서 상기 판독 트랜지스터의 상기 소스와 상기 드레인 사이에 전류가 흐르지 않는다.
특히, 기록은 하기에 기술되는 바와 같이 수행된다. 상기 바이어스선 Sm의 상기 전위는 도 5a에서 상기 제 n 행 및 상기 제 m 열의 상기 기억 셀에서 일정한 값, 예를 들면, 0을 가지도록 유지된다. 또한, 데이터가 기록될 때, 상기 판독 워드선 Pn의 상기 전위도 또한 예를 들면 0으로 설정된다. 상기 기록 워드선 Qn의 상기 전위가 VQH일 때, 상기 기록 트랜지스터 Tr1(n, m)은 온 상태가 된다. 상기 기록 비트선 Rm이 임의의 전위를 가지는 경우에, 상기 판독 트랜지스터 Tr2(n, m)의 상기 게이트의 전위는 임계값 이상이고, 상기 판독 트랜지스터 Tr2(n, m)도 역시 온 상태가 된다. 그 후에, 일부 경우들에서, 이 기억 셀에 데이터가 기록되는 기간 동안에만 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 전류가 흐른다.
다음에, 다른 행의 기억 셀들에서의 기록이 기술된다. 또한, 그 경우, 상기 바이어스선 Sm의 전위는 0이다. 한편, 다른 행에서 기록이 수행되도록 상기 기록 비트선 Rm에 펄스가 일정하게 인가된다. 상기 기록 워드선 Qn의 전위는 VQL이 되고, 상기 기록 트랜지스터 Tr1(n, m)은 오프 상태가 된다. 한편, 상기 판독 워드선 Pn의 전위는 VPL 이하로 설정된다(VPL > VQL).
상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인 측상에 보유되는 전하량에 상관없이, 상기 판독 트랜지스터 Tr2(n, m)는 오프 상태가 된다. 따라서, 상기 판독 트랜지스터 Tr2(n, m)의 상기 소스와 상기 드레인 사이에 전류가 흐르지 않는다. 상기 기록 트랜지스터 Tr1(n, m)의 상기 드레인에 인가되는 전위가 VQL보다 높기 때문에, 상기 기록 트랜지스터 Tr1(n, m)은 온 상태가 되지 않음을 유념한다.
이 실시예에서, 판독 트랜지스터의 행에서 기록시 일부 경우들에서 상기 판독 트랜지스터의 소스와 드레인 사이에 전류가 흐르지만, 상기 전류는 다른 행들에서 기록시에 단절될 수 있다. 따라서, 실시예 5에서보다 이 실시예에서 더 많은 전력이 소비되지만, 이 실시예에서의 소비 전력은 비교적 쉬운 방법으로 실시예 2에서보다 적어질 수 있다.
본 출원은 2010년 1월 22일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2010-012417호에 기초하고, 그 전체 내용들은 본 명세서에 참조로서 포함된다.
101: 단결정 실리콘 기판 102: 소자 분리 영역
103: 게이트 절연막 104: 더미 게이트
105a: 불순물 영역 105b: 불순물 영역
106a: 소스 106b: 드레인
106c: 배선 106d: 배선
107: 층간 절연물 108: 정공부
109: 콘택트 홀 110: 접속 전극
110a: 전극 110b: 접속 전극
111: 게이트 전극 111a: 전극
111b: 게이트 전극 112: 산화물 반도체 영역
112a: 산화물 반도체막 113: 게이트 절연막
114a: 기록 워드선 114b: 판독 워드선
114c: 게이트 전극
115a: n형 도전성을 나타내는 영역
115b: n형 도전성을 나타내는 영역 116: 접속 전극
117: 층간 절연물 118: 배선
119: 절연막 119a: 절연막
120: 커패시터 150: 반도체 웨이퍼
151: 소자 분리 영역 152: 불순물 영역
153: 플로팅 게이트 154: 제어 게이트
155: 절연막 156: 절연막

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    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선;
    제 5 배선;
    제 6 배선;
    제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하는 제 1 기억 셀; 및
    제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하는 제 2 기억 셀을 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나가 상기 제 2 트랜지스터의 게이트와 상기 제 1 커패시터의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나가 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 4 배선에 전기적으로 접속되고,
    상기 제 1 커패시터의 전극들 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 제 1 반도체층을 포함하고,
    상기 제 1 커패시터의 면적이 상기 제 2 트랜지스터의 채널 영역의 면적의 2배 미만이고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나가 상기 제 4 트랜지스터의 게이트와 상기 제 2 커패시터의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 6 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나가 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 커패시터의 전극들 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터가 상기 산화물 반도체를 포함하는 제 2 반도체층을 포함하고,
    상기 제 2 커패시터의 면적이 상기 제 4 트랜지스터의 채널 영역의 면적의 2배 미만인, 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 배선의 폭이 상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 채널 폭의 0.5배 이상 1.5배 이하인, 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하이고,
    상기 제 3 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하인, 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 상기 산화물 반도체의 각각의 캐리어 농도가 1 × 1014cm-3 미만인, 반도체 메모리 장치.
  13. 반도체 메모리 장치의 구동 방법에 있어서,
    상기 반도체 메모리 장치는:
    제 1 배선;
    제 2 배선; 및
    제 1 트랜지스터, 제 2 트랜지스터, 및 커패시터를 포함하는 기억 셀로서, 상기 제 1 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하고, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 커패시터와 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되고, 상기 반도체 메모리 장치는 상기 기억 셀에 복수의 단계들에서의 데이터를 기록하고, 상기 반도체 메모리 장치는 상기 기억 셀로부터 상기 복수의 단계들에서의 데이터를 판독하는, 상기 기억 셀을 포함하고,
    상기 구동 방법은:
    상기 제 1 트랜지스터를 온 상태로 하는 단계;
    상기 제 1 배선 및 상기 제 1 트랜지스터를 통해 상기 제 2 트랜지스터의 상기 게이트 및 상기 커패시터에 제 1 전위를 공급하는 단계;
    상기 제 2 배선에 제 2 전위를 공급하는 단계; 및
    상기 제 1 트랜지스터를 오프 상태로 함으로써 상기 제 2 트랜지스터의 상기 게이트 및 상기 커패시터에서 상기 제 1 전위를 보유하는 단계를 포함하고,
    상기 제 1 전위를 공급하는 상기 단계는 상기 제 2 전위를 공급하는 상기 단계와 동시에 수행되고,
    상기 제 1 전위의 레벨이 상기 제 2 전위의 레벨과 동일한, 반도체 메모리 장치의 구동 방법.
  14. 삭제
  15. 제 13 항에 있어서,
    오프 상태에서의 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하인, 반도체 메모리 장치의 구동 방법.
  16. 삭제
  17. 반도체 메모리 장치의 구동 방법에 있어서,
    상기 반도체 메모리 장치는:
    제 1 배선;
    제 2 배선;
    제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 커패시터를 포함하는 제 1 기억 셀로서, 상기 제 1 트랜지스터는 산화물 반도체를 포함하는 제 1 반도체층을 포함하고, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 1 커패시터의 전극들 중 하나와 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 1 커패시터의 상기 전극들 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되는, 상기 제 1 기억 셀; 및
    제 3 트랜지스터, 제 4 트랜지스터, 및 제 2 커패시터를 포함하는 제 2 기억 셀로서, 상기 제 3 트랜지스터는 상기 산화물 반도체를 포함하는 제 2 반도체층을 포함하고, 상기 제 3 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 커패시터의 전극들 중 하나와 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되는, 상기 제 2 기억 셀을 포함하고,
    상기 구동 방법은:
    상기 제 1 트랜지스터를 온 상태로 하는 단계;
    상기 제 1 배선 및 상기 제 1 트랜지스터를 통해 상기 제 2 트랜지스터의 상기 게이트 및 상기 제 1 커패시터에 제 1 전위를 공급하는 단계;
    상기 제 1 트랜지스터를 오프 상태로 함으로써 상기 제 2 트랜지스터의 상기 게이트 및 상기 제 1 커패시터에서 상기 제 1 전위를 보유하는 단계;
    상기 제 3 트랜지스터를 온 상태로 하는 단계;
    상기 제 2 트랜지스터의 상기 게이트 및 상기 제 1 커패시터에서의 상기 제 1 전위의 레벨에 상관없이 상기 제 2 트랜지스터가 오프 상태를 유지하도록 제 2 전위에서 상기 제 2 배선의 전위를 보유하는 단계;
    상기 제 2 전위에서 상기 제 2 배선의 상기 전위를 보유하는 동안 상기 제 1 배선 및 상기 제 3 트랜지스터를 통해 상기 제 4 트랜지스터의 상기 게이트 및 상기 제 2 커패시터에 제 3 전위를 공급하는 단계; 및
    상기 제 3 트랜지스터를 오프 상태로 함으로써 상기 제 4 트랜지스터의 상기 게이트 및 상기 제 2 커패시터에서 상기 제 3 전위를 보유하는 단계를 포함하는, 반도체 메모리 장치의 구동 방법.
  18. 제 17 항에 있어서,
    상기 제 1 커패시터의 면적이 상기 제 2 트랜지스터의 채널 영역의 면적의 2배 미만이고,
    상기 제 2 커패시터의 면적이 상기 제 4 트랜지스터의 채널 영역의 면적의 2배 미만인, 반도체 메모리 장치의 구동 방법.
  19. 제 17 항에 있어서,
    오프 상태에서의 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하이고,
    오프 상태에서의 상기 제 3 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하인, 반도체 메모리 장치의 구동 방법.
  20. 제 17 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 3 트랜지스터의 상기 산화물 반도체의 각각의 캐리어 농도가 1 × 1014cm-3 미만인, 반도체 메모리 장치의 구동 방법.
  21. 반도체 메모리 장치의 구동 방법에 있어서,
    상기 반도체 메모리 장치는:
    제 1 배선;
    제 2 배선;
    제 1 트랜지스터, 제 2 트랜지스터, 및 커패시터를 포함하는 제 1 기억 셀로서, 상기 제 1 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하고, 상기 제 1 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 커패시터와 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되는, 상기 제 1 기억 셀; 및
    제 3 트랜지스터로서, 상기 제 3 트랜지스터의 소스 및 드레인 중 하나가 상기 제 1 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되는, 상기 제 3 트랜지스터를 포함하고,
    상기 구동 방법은:
    상기 제 3 트랜지스터를 온 상태로 하는 단계;
    상기 제 1 트랜지스터를 온 상태로 하는 단계;
    상기 제 3 트랜지스터가 온 상태에 있는 동안, 상기 제 1 배선을 통해 상기 제 2 배선 및 상기 제 2 트랜지스터의 상기 게이트에 전위를 공급하는 단계; 및
    상기 제 1 트랜지스터를 오프 상태로 함으로써 상기 전위를 보유하는 단계를 포함하는, 반도체 메모리 장치의 구동 방법.
  22. 제 13 항 또는 제 21 항에 있어서,
    상기 커패시터의 면적이 상기 제 2 트랜지스터의 채널 영역의 면적의 2배 미만인, 반도체 메모리 장치의 구동 방법.
  23. 제 21 항에 있어서,
    오프 상태에서의 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하이고,
    오프 상태에서의 상기 제 3 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하인, 반도체 메모리 장치의 구동 방법.
  24. 제 13 항 또는 제 21 항에 있어서,
    상기 산화물 반도체의 캐리어 농도가 1 × 1014cm-3 미만인, 반도체 메모리 장치의 구동 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 반도체 장치에 있어서:
    제 1 배선;
    제 2 배선;
    제 3 배선;
    제 4 배선; 및
    기억 셀을 포함하고
    상기 기억 셀은:
    제 1 트랜지스터;
    제 2 트랜지스터; 및
    커패시터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나가 상기 제 2 트랜지스터의 게이트와 상기 커패시터의 전극들 중 하나에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트가 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나가 상기 제 3 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나가 상기 제 4 배선에 전기적으로 접속되고,
    상기 커패시터의 전극들 중 다른 하나가 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하고,
    상기 커패시터의 면적이 상기 제 2 트랜지스터의 채널 영역의 면적의 2배 미만이고,
    상기 반도체 장치는 상기 기억 셀에 복수의 단계들에서의 데이터를 기록하고,
    상기 반도체 장치는 상기 기억 셀로부터 상기 복수의 단계들에서의 데이터를 판독하고,
    상기 복수의 단계들에서의 데이터는 3 단계들에서의 데이터 이상인, 반도체 장치.
  35. 제 34 항에 있어서,
    상기 제 2 배선의 폭이 상기 제 1 트랜지스터의 채널 폭의 0.5배 이상 1.5배 이하인, 반도체 장치.
  36. 제 34 항에 있어서,
    오프 상태에서의 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 누설 전류가 25℃의 온도에서 1 × 10-20A 이하인, 반도체 장치.
  37. 제 34 항에 있어서,
    상기 산화물 반도체의 캐리어 농도가 1 × 1014cm-3 미만인, 반도체 장치.
  38. 제 13 항에 있어서,
    상기 제 2 배선은 바이어스선인, 반도체 메모리 장치의 구동 방법.
  39. 제 13 항에 있어서,
    상기 기억 셀에서의 4 비트들의 데이터를 기록 또는 판독하기 위해 이용되는 전압은 10볼트 이하인, 반도체 메모리 장치의 구동 방법.
  40. 제 21 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 1 기억 셀에 복수의 단계들에서의 데이터를 기록하고,
    상기 반도체 메모리 장치는 상기 제 1 기억 셀로부터 상기 복수의 단계들에서의 데이터를 판독하는, 반도체 메모리 장치의 구동 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102714209B (zh) * 2010-01-22 2015-09-16 株式会社半导体能源研究所 半导体存储器件及其驱动方法
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101926336B1 (ko) 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR101889285B1 (ko) * 2010-02-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치, 그 구동 방법, 및 반도체 장치 제작 방법
WO2011108475A1 (en) * 2010-03-04 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI654764B (zh) 2010-11-11 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8729545B2 (en) 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8837203B2 (en) * 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104025301B (zh) 2011-10-14 2017-01-18 株式会社半导体能源研究所 半导体装置
US8907392B2 (en) * 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130187150A1 (en) * 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI642193B (zh) 2012-01-26 2018-11-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US10192875B2 (en) * 2014-10-14 2019-01-29 Ememory Technology Inc. Non-volatile memory with protective stress gate
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9716852B2 (en) * 2015-04-03 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Broadcast system
US9773787B2 (en) * 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102171724B1 (ko) * 2016-08-31 2020-10-30 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
EP3507831B1 (en) * 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
US10223194B2 (en) 2016-11-04 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Storage device, semiconductor device, electronic device, and server system
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
TWI785043B (zh) * 2017-09-12 2022-12-01 日商松下知識產權經營股份有限公司 電容元件、影像感測器、電容元件之製造方法及影像感測器之製造方法
US10985162B2 (en) * 2018-12-14 2021-04-20 John Bennett System for accurate multiple level gain cells
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
JP6753986B2 (ja) * 2019-07-04 2020-09-09 株式会社半導体エネルギー研究所 半導体装置
CN112802523A (zh) * 2019-11-14 2021-05-14 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2007250984A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3614749A (en) * 1969-06-02 1971-10-19 Burroughs Corp Information storage device
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6260191A (ja) 1985-09-11 1987-03-16 Nec Corp 半導体メモリセル
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244763A (ja) * 1988-08-05 1990-02-14 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2719237B2 (ja) * 1990-12-20 1998-02-25 シャープ株式会社 ダイナミック型半導体記憶装置
JPH0529571A (ja) 1991-07-19 1993-02-05 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5459686A (en) * 1993-10-15 1995-10-17 Solidas Corporation Multiple level random access memory
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) * 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
KR0146075B1 (ko) * 1995-05-25 1998-11-02 문정환 반도체 메모리 셀
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000113683A (ja) 1998-10-02 2000-04-21 Hitachi Ltd 半導体装置
TW449746B (en) * 1998-10-23 2001-08-11 Kaitech Engineering Inc Semiconductor memory device and method of making same
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6094368A (en) * 1999-03-04 2000-07-25 Invox Technology Auto-tracking write and read processes for multi-bit-per-cell non-volatile memories
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP2001351386A (ja) 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
GB0225353D0 (en) * 2002-10-31 2002-12-11 Amersham Biosciences Kk Chip-based resonator and liquid-phase sensor
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7609546B2 (en) * 2007-10-15 2009-10-27 Rao G R Mohan Multivalue memory storage with two gating transistors
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP2010021170A (ja) 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102281043B1 (ko) 2009-10-29 2021-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102576708B (zh) 2009-10-30 2015-09-23 株式会社半导体能源研究所 半导体装置
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714184B (zh) 2009-12-28 2016-05-18 株式会社半导体能源研究所 半导体器件
KR101943807B1 (ko) 2010-01-15 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714208B (zh) 2010-01-15 2015-05-20 株式会社半导体能源研究所 半导体装置
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714209B (zh) * 2010-01-22 2015-09-16 株式会社半导体能源研究所 半导体存储器件及其驱动方法
CN102742002B (zh) * 2010-02-12 2015-01-28 株式会社半导体能源研究所 半导体器件及其驱动方法
TWI511236B (zh) * 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2007250984A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置

Also Published As

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