KR101822962B1 - 반도체 장치 - Google Patents

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히로끼 이노우에
다까노리 마쯔자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전력이 공급되지 않는 때에도 저장된 데이터가 유지될 수 있고 기입 횟수에 제한이 없는 신규한 구조를 갖는 반도체 장치가 개시된다. 이 반도체 장치에서, 각각이 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함하는 복수의 메모리 셀들이 매트릭스로 제공되고, 하나의 메모리 셀을 다른 메모리 셀에 접속하기 위한 배선(비트선이라고도 함)과 제1 트랜지스터의 소스 또는 드레인 전극은 제2 트랜지스터의 소스 또는 드레인 전극을 통해 서로 전기적으로 접속된다. 따라서, 제1 트랜지스터의 소스 또는 드레인 전극과 제2 트랜지스터의 소스 또는 드레인 전극이 상이한 배선에 접속되는 경우보다 배선 수가 적어질 수 있다. 따라서, 반도체 장치의 집적도가 증가될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시된 발명은 반도체 소자가 이용되는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자를 포함하는 메모리 장치(memory device)는 크게 2개 범주로 분류된다: 전력이 공급되지 않으면 저장된 데이터를 잃어버리는 휘발성 메모리 장치와, 전력이 공급되지 않더라도 저장된 데이터를 유지하는 비휘발성 메모리 장치.
휘발성 메모리 장치의 대표적인 예는 다이내믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)이다. DRAM은, 메모리 소자(memory element)에 포함된 트랜지스터가 선택되어 용량 소자(capacitor)에 전하가 축적되는 방식으로 데이터를 저장한다.
상기 원리 때문에, DRAM 내의 데이터가 판독될 때 용량 소자의 전하가 소실된다; 따라서, 데이터가 판독될 때마다 또 다른 기입 동작이 필요하다. 또한, 메모리 소자에 포함된 트랜지스터는 오프 상태에서 소스와 드레인 사이에 리크 전류(leak current)(오프 전류)를 가지며, 트랜지스터가 선택되지 않은 경우에도 전하가 유입되거나 유출되고, 이것은 데이터 유지 기간을 짧게 한다. 이 때문에, 미리결정된 간격으로 또 다른 기입 동작(리프레쉬 동작)이 필요하고, 전력 소비를 충분히 저감하는 것이 어렵다. 또한, 전력 공급이 중단되면 저장된 데이터가 소실되기 때문에, 데이터를 장시간 유지하기 위해서는 자성 재료나 광학 재료를 이용하는 또 다른 메모리 장치가 필요하다.
휘발성 메모리 장치의 또 다른 예는, 스태틱 랜덤 액세스 메모리(SRAM; static random access memory)이다. SRAM은 플립 플롭 등의 회로를 이용하여 저장된 데이터를 유지하므로, 리프레쉬 동작이 요구되지 않으며, 이것은 DRAM에 비해 이점이 된다. 그러나, 플립 플롭 등의 회로가 이용되기 때문에 용량당 비용이 증가된다. 게다가, DRAM에서와 같이, SRAM 내의 저장된 데이터는 전력 공급이 중단되면 소실된다.
비휘발성 메모리 장치의 대표적인 예는 플래쉬 메모리(flash memory)이다. 플래쉬 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 플로팅 게이트에 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래쉬 메모리는, 데이터 유지 기간이 극히 길고(반-영구적), 휘발성 메모리 장치에서 필요한 리프레쉬 동작이 불필요하다는 이점을 가지고 있다(예를 들어, 특허 문헌 1 참조).
일본 공개 특허 출원 제S57-105889
그러나, 플래시 메모리에서는, 기입 동작시에 발생하는 터널링 전류에 기인하여 메모리 소자에 포함된 게이트 절연층이 열화되기 때문에, 반복된 기입 동작 후에는 메모리 소자가 기능하지 않는 문제가 있다. 이 문제를 피하기 위하여, 예를 들어, 기입 동작의 횟수를 메모리 소자들 사이에서 균일화하는 방법이 이용될 수 있지만, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 게다가, 이러한 방법을 이용하더라도, 근본적인 수명 문제는 해결되지 않는다. 즉, 플래쉬 메모리는 데이터가 빈번하게 재기입되는 응용에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 주입하거나 전하를 제거하기 위해서는 고전압이 필요하고, 그 회로가 요구된다. 또한, 전하를 주입하거나 제거하기 위해서는 비교적 긴 시간이 걸리고, 데이터 기입과 소거의 속도를 증가시키는 것이 용이하지 않다.
전술된 문제에 비추어, 개시된 발명의 한 실시형태의 목적은, 전력이 공급되지 않는 때에도 저장된 데이터가 유지될 수 있고 기입 횟수에 관해 제한이 없는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
개시된 발명에서, 반도체 장치는 고순도화된 산화물 반도체를 이용하여 제조된다. 고순도화된 산화물 반도체를 이용하여 제조된 트랜지스터는 극히 낮은 리크 전류를 가진다; 따라서, 데이터가 장시간 저장될 수 있다.
개시된 발명의 한 실시형태에 따르면, 예를 들어, 하나의 메모리 셀을 또 다른 메모리 셀에 접속하는 배선(비트선이라고도 함)과 제1 트랜지스터의 소스 전극 또는 드레인 전극이, 제2 트랜지스터의 소스 전극 또는 드레인 전극을 통해 전기적으로 서로 접속된다. 전술된 구조는, 제1 트랜지스터의 소스 전극 또는 드레인 전극과 제2 트랜지스터의 소스 전극 또는 드레인 전극이 상이한 배선에 접속되는 경우에 비해, 배선 수의 저감을 허용한다. 따라서, 반도체 장치의 집적도가 증가될 수 있다.
개시된 발명의 한 실시형태에 따르면, 예를 들어, 하나의 메모리 셀을 다른 메모리 셀에 접속하는 배선(소스선이라고도 함)들 중 하나가, 복수의 메모리 셀(적어도 상이한 비트선에 접속된 메모리 셀을 포함)에 포함된 제1 트랜지스터들의 소스 전극 또는 드레인 전극들 모두에 전기적으로 접속됨으로써, 소스선의 수가 비트선의 수보다 작게 된다. 따라서, 소스선의 수가 충분가 저감될 수 있다. 따라서, 반도체 장치의 집적도가 증가될 수 있다.
구체적으로는, 예를 들어, 후술되는 구조가 이용될 수 있다.
본 발명의 한 실시형태에 따른 반도체 장치는, 각각이 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 메모리 셀을 포함한다. 제1 트랜지스터는, 제1 채널 형성 영역; 제1 채널 형성 영역 위에 제공된 제1 게이트 절연층; 제1 채널 형성 영역과 중첩하도록 제1 게이트 절연층 위에 제공된 제1 게이트 전극; 및 제1 채널 형성 영역에 전기적으로 접속된 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제2 트랜지스터는, 제2 채널 형성 영역; 제2 채널 형성 영역에 전기적으로 접속된 제2 소스 전극 및 제2 드레인 전극; 제2 채널 형성 영역과 중첩하도록 제공된 제2 게이트 전극; 및 제2 채널 형성 영역과 제2 게이트 전극 사이에 제공된 제2 게이트 절연층을 포함한다. 제1 채널 형성 영역과 제2 채널 형성 영역은 상이한 반도체 재료를 포함한다. 제1 트랜지스터와 제2 트랜지스터는, 제1 트랜지스터의 적어도 일부와 제2 트랜지스터의 적어도 일부가 서로 중첩하도록 제공된다. 메모리 셀들 중 하나와 또 다른 메모리 셀을 접속하는 배선은, 제2 소스 전극 및 제2 드레인 전극 중 하나를 통해 제1 소스 전극 및 제1 드레인 전극 중 하나에 전기적으로 접속된다.
전술된 반도체 장치에서, 제1 소스 전극 및 제1 드레인 전극 중 하나와 제2 소스 전극 및 제2 드레인 전극 중 하나가 서로 접하는 영역은, 제2 소스 전극 및 제2 드레인 전극 중 하나가, 메모리 셀들 중 하나와 다른 메모리 셀을 접속하는 배선과 접하는 영역과 중첩하는 것이 바람직하다.
또한, 전술된 반도체 장치에서, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 제1 소스 전극 및 제1 드레인 전극 중 하나는 동일한 것이 바람직하다. 그 경우, 제2 소스 전극 및 제2 드레인 전극 중 하나가 제1 소스 전극 및 제1 드레인 전극 중 하나와 접하는 영역은, 제2 소스 전극 및 제2 드레인 전극 중 하나가, 메모리 셀들 중 하나와 다른 메모리 셀을 접속하는 배선과 접하는 영역과 중첩하는 것이 더욱 바람직하다.
본 발명의 또 다른 실시형태에 따른 반도체 장치는, m개(m은 2이상의 정수)의 신호선; m개의 워드선; n개(n은 2이상의 정수)의 비트선; k개(k는 n미만의 자연수)의 소스선; 매트릭스로 배치된 (m×n) 개의 메모리 셀; 비트선에 전기적으로 접속된 제1 구동 회로; 소스선에 전기적으로 접속된 제2 구동 회로; 신호선에 전기적으로 접속된 제3 구동 회로; 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함한다. 메모리 셀들 중 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및 용량 소자를 포함한다. 제1 채널 형성 영역과 제2 채널 형성 영역은 상이한 반도체 재료를 포함한다. 제2 소스 전극과 제2 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나와, 제1 게이트 전극은 서로 전기적으로 접속된다. 소스선들 중 하나와 제1 소스 전극은 서로 전기적으로 접속된다. 비트선들 중 하나와, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나와, 제1 드레인 전극은 서로 전기적으로 접속된다. 워드선들 중 하나와 용량 소자의 다른 전극은 서로 전기적으로 접속된다. 신호선들 중 하나와 제2 게이트 전극은 서로 전기적으로 접속된다. 소스선들 중 하나는, 메모리 셀들 중 하나를 포함하는 j개(j는 (m＋1) 이상 (m×n) 이하의 정수)의 메모리 셀들에 포함된 제1 소스 전극들 모두에 전기적으로 접속된다.
본 발명의 또 다른 실시형태에 따른 반도체 장치는, m개(m은 2이상의 정수)의 신호선; m개의 워드선; n개(n은 2이상의 정수)의 비트선; k개(k는 n미만의 자연수)의 소스선; 매트릭스로 배치된 (m×n) 개의 메모리 셀; 비트선에 전기적으로 접속된 제1 구동 회로; 소스선에 전기적으로 접속된 제2 구동 회로; 신호선에 전기적으로 접속된 제3 구동 회로; 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함한다. 메모리 셀들 중 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및 용량 소자를 포함한다. 제1 채널 형성 영역과 제2 채널 형성 영역은 상이한 반도체 재료를 포함한다. 제2 소스 전극과 제2 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나와, 제1 게이트 전극은 서로 전기적으로 접속된다. 소스선들 중 하나와 제1 소스 전극은 서로 전기적으로 접속된다. 비트선들 중 하나와, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나와, 제1 드레인 전극은 서로 전기적으로 접속된다. 워드선들 중 하나와 용량 소자의 다른 전극은 서로 전기적으로 접속된다. 신호선들 중 하나와 제2 게이트 전극은 서로 전기적으로 접속된다. 소스선들 중 하나는, 메모리 셀들 중 하나를 포함하는 (m×n/k)개의 메모리 셀들에 포함된 제1 소스 전극들 모두에 전기적으로 접속된다.
또한, 전술된 반도체 장치에서, 제1 트랜지스터는, 제1 채널 형성 영역을 사이에 두도록 제공된 불순물 영역들을 포함하는 것이 바람직하다.
또한, 전술된 반도체 장치에서, 제2 트랜지스터의 제2 채널 형성 영역은 산화물 반도체를 포함하는 것이 바람직하다.
상기 반도체 장치에서는 트랜지스터가 산화물 반도체 재료를 이용하여 형성되지만, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 탄화 실리콘과 같은 와이드 갭 재료(더 구체적으로는, 3 eV보다 큰 에너지 갭(Eg)을 갖는 반도체 재료) 등의, 산화물 반도체 재료와 동등한 오프 전류 특성을 달성할 수 있는 재료가 이용될 수도 있다.
본 명세서에서 "위" 또는 "아래" 등의 용어는, 한 구성요소가 반드시 또 다른 구성요소의 "바로 위" 또는 "바로 아래"에 배치되는 것을 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 추가의 구성요소가 있는 경우를 의미할 수 있다. 또한, "위" 및 "아래" 등의 용어는 설명의 편의를 위해서 이용되는 것일 뿐이며, 특별히 달리 명시하지 않는 한, 구성요소들의 관계가 역전될 수 있는 경우를 포함할 수 있다.
또한, 본 명세서에서, "전극" 또는 "배선" 등의 용어는 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 때때로 "배선"의 일부로서 이용되며, 그 반대도 마찬가지다. 또한, 용어 "전극" 또는 "배선"은 또한, 예를 들어, 복수의 "전극" 및 "배선"의 조합을 의미할 수 있다.
"소스"와 "드레인"의 기능은, 예를 들어, 반대 극성의 트랜지스터가 이용되는 경우나, 회로 동작시에 전류의 방향이 변하는 경우에는, 때때로 서로 뒤바뀐다. 따라서, 본 명세서에서 용어 "소스"와 "드레인"은 서로 뒤바뀔 수 있다.
본 명세서에서, 용어 "전기적으로 접속된"은, 구성요소들이 임의의 전기적 기능을 갖는 물체를 통해 접속되는 경우를 포함한다는 점에 유의한다. 임의의 전기적 기능을 갖는 물체에 관해서는, 그 물체를 통해 서로 접속된 구성요소들 사이에 전기 신호가 전송되고 수신될 수 있는 한, 특별한 제한은 없다.
"임의의 전기적 기능을 갖는 물체"의 예로서는, 전극 및 배선 뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자 등이 있다.
산화물 반도체를 포함하는 트랜지스터의 오프 전류는 극히 낮기 때문에, 이 트랜지스터를 이용함으로써 저장된 데이터가 극히 장시간 유지될 수 있다. 즉, 리프레쉬 동작이 불필요해지거나 리프레쉬 동작의 빈도가 극히 낮아져, 전력 소비의 충분한 저감으로 이어진다. 게다가, 전력이 공급되지 않는 때에도 저장된 데이터가 장시간 유지될 수 있다.
또한, 개시된 발명의 한 실시형태에 따른 반도체 장치는 데이터의 기입에 대해 고전압을 요구하지 않고 소자 열화의 문제를 갖지 않는다. 예를 들어, 종래의 비휘발성 메모리에서 요구되는 플로팅 게이트로의 전자의 주입과 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화가 발생하지 않는다. 즉, 본 발명에 따른 반도체 장치의 한 실시형태는 종래의 비휘발성 메모리에서 문제가 되는 재기입 횟수에 관한 제한을 갖지 않으며, 그 신뢰성이 극적으로 향상된다. 또한, 트랜지스터를 온 또는 오프하여 데이터가 기입됨으로써, 고속 동작이 용이하게 달성될 수 있다. 추가적으로, 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
산화물 반도체가 아닌 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있다; 따라서, 산화물 반도체를 포함하는 트랜지스터와 조합되면, 반도체 장치는 충분히 고속으로 동작(예를 들어, 데이터 판독 동작)을 실시할 수 있다. 또한, 산화물 반도체가 아닌 재료를 포함하는 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(예를 들어, 논리 회로, 구동 회로 등)가 양호하게 달성될 수 있다.
따라서, 산화물 반도체가 아닌 재료를 반도체 포함하는 트랜지스터(일반적으로, 충분히 고속으로 동작할 수 있는 트랜지스터)와 산화물 반도체를 포함하는 트랜지스터(일반적으로, 오프 전류가 충분히 낮은 트랜지스터) 양쪽 모두를 갖춤으로써, 신규한 특징을 갖는 반도체 장치가 달성될 수 있다.
또한, 개시된 발명의 한 실시형태에서는, 배선수를 줄이기 위해 배선이 공유된다; 따라서, 집적도가 증가된 반도체 장치가 제공될 수 있다.
도 1a 및 도 1b는 각각 반도체 장치의 단면도 및 평면도이다.
도 2의 (a) 내지 (d)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 3의 (a) 내지 (d)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 4의 (a) 내지 (d)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 5의 (a) 내지 (c)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 6a 및 도 6b는 각각 반도체 장치의 단면도 및 평면도이다.
도 7의 (a) 내지 (h)는 반도체 장치를 제조하는데 이용되는 반도체 기판의 제조 단계를 나타내는 단면도이다.
도 8의 (a) 내지 (e)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 9a 및 도 9b는 각각 반도체 장치의 단면도 및 평면도이다.
도 10의 (a) 내지 (c)는 반도체 장치의 제조 단계를 나타내는 단면도이다.
도 11a 내지 도 11c는 반도체 장치의 회로도이다.
도 12는 반도체 장치의 회로도이다.
도 13은 반도체 장치의 평면도이다.
도 14는 타이밍도이다.
도 15는 반도체 장치의 회로도이다.
도 16은 타이밍도이다.
도 17a 내지 도 17f는 각각 반도체 장치를 포함하는 전자 장치를 나타내는 도면이다.
도 18은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 19는 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 회로도이다.
도 20은 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 타이밍도이다.
도 21은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 22는 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 23은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 24는 메모리 윈도우폭(memory window width)의 조사 결과를 도시하는 그래프이다.
이하에서는, 도면을 참조하여 본 발명의 실시형태 및 예를 설명한다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 발명의 사상과 범위로부터 벗어나지 않고 형태 및 세부사항이 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명이 이하의 실시형태들의 설명으로 제한되는 것으로 해석되어서는 안 된다.
도면에 나타낸 각 구조의, 위치, 크기, 범위 등은, 용이한 이해를 위해 일부 경우에는 정확하게 표현된 것은 아니라는 점에 유의한다. 따라서, 본 발명은 도면에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
본 명세서 등에서, "제1", "제2", 및 "제3" 등의 서수는, 구성요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성요소들의 수에 대한 한정을 의미하는 것은 아니다.
(실시예 1)
본 실시형태에서는, 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 1a 및 1b, 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (d), 도 4의 (a) 내지 (d), 및 도 5의 (a) 내지 (c)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 1a 및 도 1b는 반도체 장치의 구조예를 나타낸다. 도 1a는 반도체 장치의 단면도이고, 도 1b는 그 평면도이다. 여기서, 도 1a는 도 1b의 라인 A1-A2 및 라인 B1-B2를 따라 취해진 단면에 대응한다. 도 1a 및 도 1b에 나타낸 반도체 장치는, 하부에는 제1 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 제2 반도체 재료를 포함하는 트랜지스터(162)를 포함한다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들어, 제1 반도체 재료는 산화물 반도체가 아닌 반도체 재료일 수 있고, 제2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체가 아닌 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 들 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 또한, 유기 반도체 재료 등이 이용될 수도 있다. 산화물 반도체가 아닌 이러한 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 대조적으로, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장시간 유지할 수 있다.
양쪽 모두의 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 특징은, 데이터를 유지하기 위하여 산화물 반도체 등의 오프 전류가 충분히 저감될 수 있는 반도체 재료를 트랜지스터(162)에서 이용한다는데 있다. 따라서, 반도체 장치의 재료, 구조 등의, 반도체 장치의 구체적인 조건을 여기에 주어진 것들로 한정할 필요는 없다.
도 1a 및 도 1b의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116); 채널 형성 영역(116)을 사이에 두도록 제공된 불순물 영역(120); 불순물 영역(120)에 접하는 금속 화합물 영역(124); 채널 형성 영역(116) 위에 제공된 게이트 절연층(108); 및 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 포함한다. 도면에서 소스 전극 및 드레인 전극이 예시되지 않은 트랜지스터도, 편의상, 트랜지스터라고 부른다는 점에 유의한다. 또한, 이러한 경우, 트랜지스터의 접속의 설명에서, 소스 영역 및 소스 전극은 집합적으로 "소스 전극"이라 부르고, 드레인 영역 및 드레인 전극은 집합적으로 "드레인 전극"이라 부른다. 즉, 본 명세서에서, 용어 "소스 전극"은 소스 영역을 포함할 수도 있고, 용어 "드레인 전극"은 드레인 영역을 포함할 수도 있다.
트랜지스터(160)의 금속 화합물 영역(124)의 일부에는 전극(126)이 접속된다. 여기서, 전극(126)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서 기능한다. 기판(100)에는 트랜지스터(160)를 둘러싸는 소자 분리 절연층(106)이 제공된다. 트랜지스터(160) 위에는 절연층(128) 및 절연층(130)이 제공된다. 집적도를 증가시키기 위하여, 도 1a 및 도 1b에 나타낸 바와 같이 트랜지스터(160)는 측벽 절연층을 포함하지 않는 것이 바람직하다는 점에 유의한다. 한편, 트랜지스터(160)의 특성이 우선순위를 갖는 경우에는, 게이트 전극(110)의 측면에 측벽 절연층이 제공되고, 불순물 영역(120)은 각각 그 측벽 절연층과 중첩하는 영역에서 상이한 불순물 농도를 갖는 영역을 포함할 수도 있다.
도 1a 및 도 1b의 트랜지스터(162)는, 절연층(130) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 전기적으로 접속된 산화물 반도체층(144); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 산화물 반도체층(144)을 덮는 게이트 절연층(146); 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 제공된 게이트 전극(148a); 소스 또는 드레인 전극(142a)과 산화물 반도체층(144) 사이의, 게이트 전극(148a)과 중첩하는 영역에 제공된 절연층(143a); 및 소스 또는 드레인 전극(142b)과 산화물 반도체층(144) 사이의, 게이트 전극(148a)과 중첩하는 영역에 제공된 절연층(143b)을 포함한다. 소스 또는 드레인 전극과 게이트 전극 사이의 용량을 저감하기 위하여 절연층(143a) 및 절연층(143b)을 제공하는 것이 바람직하지만, 절연층(143a) 및 절연층(143b)을 반드시 제공할 필요는 없다는 점에 유의한다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물의 충분한 제거와 충분한 산소의 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로는, 산화물 반도체층(144)의 수소 농도는, 예를 들어, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS：secondary ion mass spectrometry)에 의해 측정된다는 점에 유의한다. 따라서, 수소 농도가 충분히 저감되어 산화물 반도체층(144)이 고순도화되고 충분한 산소의 공급에 의해 산소 결손에 기인한 에너지 갭 내의 결함 준위(defect states)가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는, 100 zA(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA 이하이다. 이러한 i형(진성) 또는 실질적으로 i형인 산화물 반도체의 이용에 의해, 상당히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
도 1a 및 도 1b의 트랜지스터(162)는, 미세화로 인해 야기되는 소자들 사이의 리크 전류(leakage current)를 억제하기 위하여, 섬 형상으로 가공되는 산화물 반도체층(144)을 포함하지만, 섬 형상으로 가공되지 않은 산화물 반도체층(144)이 이용될 수도 있다는 점에 유의한다. 산화물 반도체층이 섬 형상으로 가공되지 않는 경우, 가공 단계시의 에칭에 의해 야기되는 산화물 반도체층(144)의 오염이 방지될 수 있다.
도 1a 및 도 1b의 용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스 또는 드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 기능하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 기능한다.
도 1a 및 도 1b에 나타낸 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146)이 적층됨으로써, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성이 충분히 확보될 수 있다는 점에 유의한다. 물론, 충분한 용량을 확보하기 위하여 용량 소자(164)에서 산화물 반도체층(144)이 생략될 수도 있다. 대안으로서, 절연층(143a)과 동일한 방식으로 형성되는 절연층이 용량 소자(164)에 포함될 수도 있다. 추가의 대안으로서, 용량 소자가 필요하지 않는 경우에는 용량 소자(164)가 생략될 수도 있다.
트랜지스터(162) 및 용량 소자(164)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부는 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되면, 산화물 반도체층(144)에 의한 피복성이 향상되고, 그 절단이 방지될 수 있다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 이상 60° 이하이다. "테이퍼링 각도"란, 테이퍼링된 형상을 갖는 층을 그 단면(기판의 표면에 수직하는 면)에 수직인 방향에서 보았을 때, 테이퍼링된 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))의 측면과 하부면 사이의 경사각을 말한다는 점에 유의한다.
본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 중첩하도록 제공된다. 이러한 평면 레이아웃은 집적도의 향상을 허용한다. 예를 들어, 최소 가공 치수(minimum feature size)를 나타내기 위해 F를 이용하면, 메모리 셀의 면적은 15 F2 내지 25 F2으로 표시될 수 있다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(150)이 제공되고, 절연층(150) 위에는 절연층(152)이 제공된다. 게이트 절연층(146), 절연층(150), 및 절연층(152)에 형성된 개구에는, 전극(154)이 제공된다. 절연층(152) 위에는 전극(154)에 접속된 배선(156)이 형성된다. 도 1a 및 도 1b에서는, 전극(126) 및 전극(154)을 통해, 금속 화합물 영역(124), 소스 또는 드레인 전극(142b), 및 배선(156)이 서로 접속되고 있지만, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 소스 또는 드레인 전극(142b)이 금속 화합물 영역(124)과 직접 접촉할 수도 있다. 대안으로서, 배선(156)이 소스 또는 드레인 전극(142b)과 직접 접촉할 수도 있다.
도 1a 및 도 1b에서, 금속 화합물 영역(124)을 소스 또는 드레인 전극(142b)에 접속하는 전극(126)과, 소스 또는 드레인 전극(142b)을 배선(156)에 접속하는 전극(154)은 서로 중첩한다는 점에 유의한다. 즉, 트랜지스터(160)의 소스 전극이나 드레인 전극으로서 기능하는 전극(126)이 트랜지스터(162)의 소스 또는 드레인 전극(142b)과 접하는 영역은, 트랜지스터(162)의 소스 또는 드레인 전극(142b)이, 하나의 메모리 셀을 다른 메모리 셀에 접속하는 배선(156)과 접하는 영역과 중첩한다. 이러한 레이아웃은 집적도의 향상을 허용한다.
<반도체 장치의 제조 방법>
그 다음, 반도체 장치의 제조 방법의 예를 설명한다. 우선, 도 2의 (a) 내지 (d)와 도 3의 (a) 내지 (d)를 참조하여 하부의 트랜지스터(160)의 제조 방법을 설명한 다음, 도 4의 (a) 내지 도 (d)와 도 5의 (a) 내지 (c)를 참조하여 상부의 트랜지스터(162)와 용량 소자(164)의 제조 방법을 설명한다.
<하부의 트랜지스터의 제조 방법>
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 2의 (a) 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판이 이용되는 예를 설명한다. 일반적으로, 용어 "SOI 기판"이란 절연 표면 위에 실리콘 층이 제공된 기판을 의미한다는 점에 유의한다. 본 명세서에서, 용어 "SOI 기판"이란, 절연 표면 위에 실리콘 이외의 재료를 포함하는 반도체층이 제공된 기판도 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘층으로 한정되지 않는다. 또한, SOI 기판은, 유리 기판 등의 절연 기판 위에, 절연층을 사이에 두고, 반도체층이 제공된 구조를 갖는 기판일 수 있다.
반도체 재료를 포함하는 기판(100)으로서 실리콘 등의 단결정 반도체 기판을 이용하는 것이 특히 바람직한데, 이 경우에는, 반도체 장치의 판독 동작의 속도가 향상될 수 있다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크로서 역할하는 보호층(102)이 형성된다(도 2의 (a) 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된 절연층이 이용될 수 있다. 이 단계의 전 또는 후에, 트랜지스터의 임계 전압을 제어하기 위하여, n형 도전성을 부여하는 불순물 원소나 p형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 점에 유의한다. 실리콘이 반도체 재료로서 기판(100)에 포함되는 경우, n형의 도전성을 부여하는 불순물로서, 인, 비소 등이 이용될 수 있다. 대조적으로, p형 도전성을 부여하는 불순물 원소로서, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
그 다음, 마스크로서 보호층(102)을 이용한 에칭에 의해, 보호층(102)으로 덮이지 않은 영역(즉, 노출된 영역)의 기판(100)의 일부가 제거된다. 따라서, 다른 반도체 영역들과는 분리된 반도체 영역(104)이 형성된다(도 2의 (b) 참조). 에칭으로서, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액(etchant)은 에칭될 재료에 따라 적절히 선택될 수 있다.
그 다음, 반도체 영역(104)을 덮도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서 절연층이 선택적으로 제거됨으로써, 소자 분리 절연층(106)이 형성된다(도 2의 (c) 참조). 절연층은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층을 제거하기 위해, 화학적 기계적 연마(CMP) 등의 연마 처리와 에칭 처리 중 임의의 것이 이용될 수 있다. 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 점에 유의한다.
소자 분리 절연층(106)의 형성 방법으로서, 절연층을 선택적으로 제거하는 방법 뿐만 아니라, 산소의 도입에 의해 절연 영역을 형성하는 방법 등이 이용될 수 있다는 점에 유의한다.
그 다음, 반도체 영역(104)의 표면 위에 절연층이 형성되고, 절연층 위에 도전 재료를 포함하는 층이 형성된다.
절연층은 이후에 게이트 절연층으로서 역할하며, 예를 들어, 반도체 영역(104) 표면에 열 처리(열산화 처리나 열질화 처리 등)를 실시함으로써 형성될 수 있다. 열 처리 대신에 고밀도 플라즈마 처리가 이용될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 및 수소 중에서 임의의 것과의 혼합 가스를 이용하여 실시될 수 있다. 물론, 절연층은 CVD법, 스퍼터링법 등에 의해 형성될 수도 있다. 절연층은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x＞0, y＞0)) 등 중에서 임의의 것을 포함하는 막을 포함하는 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 절연층의 두께는, 예를 들어, 1 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하일 수 있다.
도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다. 본 실시형태에서는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예를 설명한다는 점에 유의한다.
그 후, 절연층 및 도전 재료를 포함하는 층이 선택적으로 에칭됨으로써, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 2의 (c) 참조).
그 다음, 반도체 영역(104)에 인(P), 비소(As) 등이 첨가됨으로써, 채널 형성 영역(116)과 불순물 영역(120)이 형성된다(도 2의 (d) 참조). n채널 트랜지스터를 제조하기 위해 여기서는 인 또는 비소가 첨가되지만, p채널 트랜지스터를 제조하는 경우에는, 붕소(B) 또는 알루미늄(Al) 등의 불순물 원소가 첨가될 수도 있다는 점에 유의한다. 여기서, 첨가되는 불순물의 농도는 적절히 설정될 수 있다; 반도체 소자가 고도로 미세화되는 경우 첨가되는 불순물의 농도가 증가되는 것이 바람직하다.
게이트 전극(110)의 주위에 측벽 절연층을 형성하여 불순물 원소가 상이한 농도로 첨가된 불순물 영역들을 형성할 수도 있다는 점에 유의한다.
게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)이 형성된다(도 3의 (a) 참조). 진공 증착법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 금속층(122)의 형성에 이용될 수 있다. 저저항 금속 화합물이 되도록 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 포함된다.
그 다음, 열 처리가 실시됨으로써, 금속층(122)이 반도체 영역(104)에 포함된 반도체 재료와 반응한다. 따라서, 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 3의 (a) 참조). 게이트 전극(110)이 다결정 실리콘 등을 이용하여 형성되는 경우, 금속층(122)에 접하는 게이트 전극(110)의 영역에도 금속 화합물 영역이 형성된다는 점에 유의한다.
열 처리로서, 예를 들어, 플래시 램프(flash lamp)를 이용한 조사가 이용될 수 있다. 물론 또 다른 열 처리 방법이 이용될 수도 있지만, 금속 화합물의 형성시에 화학 반응의 제어성을 향상시키기 위하여 매우 짧은 시간 동안 열 처리를 달성할 수 있는 방법이 이용되는 것이 바람직하다. 금속 화합물 영역은 금속 재료와 반도체 재료의 반응에 의해 형성되며, 충분히 높은 도전성을 가진다는 점에 유의한다. 금속 화합물 영역의 형성은 전기 저항을 충분히 저감시키고 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)이 형성된 후, 금속층(122)은 제거된다는 점에 유의한다.
그 다음, 금속 화합물 영역(124)의 일부와 중첩하는 영역에 전극(126)이 형성된다(도 3의 (b) 참조). 전극(126)은, 예를 들어, 도전 재료를 포함하는 층을 형성한 다음, 그 도전 재료를 포함하는 층을 선택적으로 에칭하는 방식으로 형성될 수 있다. 도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다.
대안으로서, 전극(126)은, 절연층(128) 및 절연층(130)의 형성 후에, 금속 화합물 영역(124)까지 도달하는, 절연층(128) 및 절연층(130)에 형성된 개구를 채우도록 형성될 수 있다는 점에 유의한다.
그 경우, 예를 들어, PVD법에 의해 개구를 포함하는 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구를 채우도록 텅스텐막이 형성되는 방법을 이용하는 것이 가능하다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(예를 들어, 자연 산화막)을 환원시킴으로써, 하부 전극 등(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 낮추는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수 있다.
그 다음, 상기 단계들에서 형성된 구성요소들을 덮도록 절연층(128) 및 절연층(130)이 형성된다(도 3의 (c) 참조). 절연층(128) 및 절연층(130)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 절연층(128) 및 절연층(130)이 낮은 유전율(로우-k) 재료를 이용하여 형성되는 것이, 중복하는 전극이나 배선에 기인한 용량이 충분히 저감될 수 있어서, 특히 바람직하다. 절연층(128) 및 절연층(130)으로서, 이러한 재료를 이용하여 형성된 다공성 절연층이 이용될 수도 있다는 점에 유의한다. 다공성 절연층은 높은 밀도를 갖는 절연층보다 낮은 유전율을 가진다; 따라서, 전극이나 배선에 기인하는 용량이 더욱 저감될 수 있다. 또한, 절연층(128) 및 절연층(130)은, 폴리이미드나 아크릴 등의 유기 절연 재료를 이용하여 형성될 수 있다. 여기서는, 절연층(128)과 절연층(130)의 적층 구조가 이용되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 2층 이상의 적층 구조가 역시 이용될 수도 있다.
상기 단계들을 통해, 반도체 재료를 포함하는 기판(100)을 이용하여 트랜지스터(160)가 제조된다(도 3의 (c) 참조). 이러한 방식으로 제조된 트랜지스터(160)는 고속 동작이 가능하다. 따라서, 이 트랜지스터를 판독용 트랜지스터로서 이용하면, 데이터가 고속으로 판독될 수 있다.
그 후, 트랜지스터(162) 및 용량 소자(164)의 형성 이전의 처리로서 절연층(128) 및 절연층(130)에 CMP 처리를 실시함으로써, 게이트 전극(110) 및 전극(126)의 상부면이 노출된다(도 3의 (d) 참조). 게이트 전극(110) 및 전극(126)의 상부면을 노출시키는 처리로서, CMP 처리에 대한 대안으로서(또는 CMP 처리와 조합하여) 에칭 처리 등이 이용될 수 있다. 트랜지스터(162)의 특성을 향상시키기 위하여 절연층(128) 및 절연층(130)의 표면을 가능한 한 평탄화하는 것이 바람직하다는 점에 유의한다.
상기 단계들 전후에 전극, 배선, 반도체층, 절연층이 추가로 형성될 수도 있다는 점에 유의한다. 예를 들어, 절연층 및 도전층이 적층된 다층 배선 구조가 배선 구조로서 이용됨으로써, 고도로 집적된 반도체 장치가 달성될 수 있다.
<상부의 트랜지스터의 제조 방법>
그 다음, 게이트 전극(110), 전극(126), 절연층(128), 절연층(130) 등의 위에 도전층이 형성된 다음, 그 도전층이 선택적으로 에칭됨으로써, 소스 또는 드레인 전극(142a)이 형성된다. 소스 또는 드레인 전극(142b)은 전극(126)에 전기적으로 접하도록 형성된다(도 4의 (a) 참조).
도전층은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 전술된 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 또는 스칸듐 중 임의의 것이나, 이들 중 2개 이상을 조합하여 포함하는 재료가 이용될 수도 있다.
도전층은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 티타늄막이나 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다. 도전층이 티타늄막이나 질화 티타늄막의 단층 구조를 갖는 경우, 도전층은 테이퍼링된 형상을 갖는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)으로 용이하게 가공된다는 이점이 있다는 점에 유의한다.
대안으로서, 도전성 금속 산화물을 이용하여 도전층이 형성될 수도 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 - 산화 주석 합금(일부 경우에는 ITO로 약기되는, In2O3-SnO2), 산화 인듐 - 산화 아연 합금(In2O3-ZnO), 또는 실리콘이나 산화 실리콘이 포함된 이들 금속 산화물 재료들 중 임의의 재료가 이용될 수 있다.
소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되도록 도전층이 에칭되는 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 테이퍼링된 단부를 갖도록 에칭된다; 따라서, 이후에 형성되는 게이트 절연층(146)에 의한 피복성이 향상되고, 그 절단이 방지될 수 있다.
상부의 트랜지스터의 채널 길이(L)는, 소스 또는 드레인 전극(142a)의 하단부와, 소스 또는 드레인 전극(142b)의 하단부 사이의 간격에 의해 결정된다. 25 nm 미만의 채널 길이(L)를 갖는 트랜지스터에 대한 마스크를 형성하기 위한 노광에서, 수 나노미터 내지 수십 나노미터로 파장이 짧은 초자외선을 이용하는 것이 바람직하다는 점에 유의한다. 초자외선에 의한 노광에서는, 해상도가 높고 초점 심도가 크다. 따라서, 이후에 완성되는 트랜지스터의 채널 길이(L)가 10 nm 이상 1000 nm(1 ㎛) 이하가 될 수 있어서, 회로의 동작 속도가 증가될 수 있다. 게다가, 미세화는 반도체 장치의 전력 소비를 저감하는 것을 가능하게 한다.
절연층(128) 및 절연층(130) 위에는, 하지층(base)으로서 기능하는 절연층이 제공될 수도 있다는 점에 유의한다. 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
그 다음, 각각, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 절연층(143a) 및 절연층(143b)이 형성된다(도 4의 (b) 참조). 절연층(143a) 및 절연층(143b)은, 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)을 덮는 절연층이 형성된 다음, 그 절연층이 선택적으로 에칭되는 방식으로 형성될 수 있다. 절연층(143a) 및 절연층(143b)은 이후에 형성되는 게이트 전극의 일부와 중첩하도록 형성된다. 이러한 절연층이 제공되면, 게이트 전극과 소스 또는 드레인 전극 사이의 용량이 저감될 수 있다.
절연층(143a) 및 절연층(143b)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 절연층(143a) 및 절연층(143b)이 낮은 유전율(로우-k) 재료를 이용하여 형성되는 것이, 게이트 전극과 소스 또는 드레인 전극 사이의 용량이 충분히 저감될 수 있어서, 특히 바람직하다. 절연층(143a) 및 절연층(143b)으로서, 이러한 재료를 이용하여 형성된 다공성 절연층이 이용될 수도 있다는 점에 유의한다. 다공성 절연층은 높은 밀도를 갖는 절연층보다 낮은 유전율을 가진다; 따라서, 게이트 전극과 소스 또는 드레인 전극 사이의 용량이 더욱 저감될 수 있다.
게이트 전극과 소스 또는 드레인 전극 사이의 용량을 저감시키는 면에서는, 절연층(143a) 및 절연층(143b)의 형성이 바람직하다. 그러나, 절연층들이 제공되지 않는 구조가 이용될 수 있다.
그 다음, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 산화물 반도체층이 형성된 다음, 그 산화물 반도체층이 선택적으로 에칭됨으로써, 산화물 반도체층(144)이 형성된다(도 4의 (c) 참조).
산화물 반도체층(144)은, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료; 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, 또는 Sn-Al-Zn-O계 재료; 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, 또는 In-Mg-O계 재료; 단원계 금속 산화물인 In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 이용하여 형성될 수 있다.
특히, In-Ga-Zn-O계 산화물 반도체 재료는 전계가 없을 때 충분히 높은 저항을 가진다; 따라서, 오프 전류가 충분히 저감될 수 있다. 또한, 높은 전계 효과 이동도를 가지기 때문에, In-Ga-Zn-O계 산화물 반도체 재료는 반도체 재료에 대해 적합하다.
In-Ga-Zn-O계 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m (m＞0)로 표기되는 것을 들 수 있다. 또한, Ga 대신에 M을 이용한 InMO3(ZnO)m (m > 0)로 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 전술된 조성은 결정 구조로부터 도출되며, 단지 예일 뿐이라는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층(144)을 형성하기 위한 타겟으로서 In：Ga：Zn=1：x：y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비를 갖는 타겟이 이용되는 것이 바람직하다. 예를 들어, In2O3：Ga2O3：ZnO=1：1：2［몰비］(x = 1, y = 1)의 조성비를 갖는 타겟 등이 이용될 수 있다. 대안으로서, In2O3：Ga2O3：ZnO=1：1：1［몰비］(x = 1, y = 0.5)의 조성비를 갖는 타겟, In2O3：Ga2O3：ZnO=1：1：4［몰비］(x = 1, y = 2)의 조성비를 갖는 타겟, 또는 In2O3：Ga2O3：ZnO=1：0：2［몰비］(x = 0, y = 1)의 조성비를 갖는 타겟이 이용될 수 있다.
본 실시형태에서, 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 형성된다.
산화물 반도체 성막용 타겟에 포함된 금속 산화물 반도체는, 80%이상, 바람직하게는 95%이상, 더욱 바람직하게는 99.9% 이상의 상대 밀도를 갖는 것이 바람직하다. 높은 상대 밀도를 갖는 산화물 반도체 형성용 타겟을 이용하여, 치밀한 구조를 갖는 산화물 반도체층이 형성될 수 있다.
산화물 반도체층이 형성되는 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거되어, 그 농도가 1 ppm 이하(바람직하게는 농도 10 ppb 이하)로 저감된 고순도 가스 분위기를 이용하는 것이 바람직하다.
산화물 반도체층의 형성시, 예를 들어, 감압 상태로 유지된 처리 챔버에 피처리물이 보관 유지되고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물이 가열된다. 대안으로서, 산화물 반도체층의 형성시의 피처리물의 온도는 실온(25℃ ± 10℃)일 수도 있다. 그 다음, 처리 챔버 내의 수분이 제거되고, 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 상기 타겟이 이용되어, 산화물 반도체층(144)이 형성된다. 피처리물을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층의 불순물이 저감될 수 있다. 또한, 스퍼터링에 기인한 산화물 반도체층의 손상이 저감될 수 있다. 처리 챔버 내의 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump) 등이 이용될 수 있다. 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)가 이용될 수도 있다. 크라이오펌프 등을 이용하여, 처리 챔버로부터 수소, 물 등이 제거될 수 있다; 따라서, 산화물 반도체층의 불순물 농도가 저감될 수 있다.
산화물 반도체층은 예를 들어 다음과 같은 조건 하에서 형성될 수 있다: 피처리물과 타겟의 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기는 산소(산소 100%) 분위기, 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기. 펄스 직류 (DC) 전원을 이용하면, 분말 물질(파티클 또는 먼지라고도 함)을 저감할 수 있고 막 두께 분포가 감소될 수 있기 때문에 바람직하다. 산화물 반도체층의 두께는, 1 nm 이상 50 nm 이하, 바람직하게는 1 nm 이상 30 nm 이하, 더욱 바람직하게는 1 nm 이상 10 nm 이하이다. 이러한 두께를 갖는 산화물 반도체층에 의해, 미세화에 수반하여 발생하는 단채널 효과(short-channel effect)가 억제될 수 있다. 적절한 두께는, 산화물 반도체 재료, 반도체 장치의 용도 등에 따라 다르기 때문에, 그 두께는, 재료, 용도 등에 따라 적절히 선택될 수 있다는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층이 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링을 실시하여, 산화물 반도체층이 형성되는 표면(예를 들어, 절연층(130)의 표면)에 부착된 먼지를 제거한다는 점에 유의한다. 여기서, 역스퍼터링이란, 스퍼터링 타겟에 이온을 충돌시키는 통상의 스퍼터링과는 대조적으로, 표면을 개질하기 위하여 기판의 처리될 표면에 이온을 충돌시키는 방법을 말한다. 처리될 표면에 이온을 충돌시키는 방법의 예로서, 아르곤 분위기에서 그 표면에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법이 있다. 아르곤 분위기에 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등이 이용될 수도 있다는 점에 유의한다.
그 후, 산화물 반도체층에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 제1 열 처리에 의해, 산화물 반도체층 내의 과잉 수소(물과 수산기 포함)가 제거될 수 있고, 산화물 반도체층의 구조가 개선될 수 있으며, 에너지 갭 내의 결함 준위가 저감될 수 있다. 제1 열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는, 400℃ 이상 500℃ 이하이다.
열 처리는, 예를 들어, 저항 발열체 등을 이용하는 전기로 내에 가열할 물체를 도입하여, 질소 분위기하 450℃에서 1시간 동안 가열하는 방식으로 실시될 수 있다. 제1 열 처리 동안에, 산화물 반도체층은 물과 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도나 열 복사에 의해 피처리물을 가열하는 장치일 수도 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 실시하기 위한 장치이다. 가스로서는, 아르곤 등의 희가스나 질소 등의, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다.
예를 들어, 제1 열 처리로서, 가열된 불활성 가스 분위기에 피처리물을 두고, 수 분간 가열한 다음, 불활성 가스 분위기로부터 꺼내는 GRTA 처리가 실시될 수도 있다. GRTA 처리는 단시간 동안 고온의 열 처리를 가능케 한다. 또한, 온도가 피처리물의 온도 상한을 초과하는 때에도 GRTA 처리가 이용될 수 있다. 처리 동안에 불활성 가스가, 산소를 포함한 가스로 전환될 수도 있다는 점에 유의한다. 이것은, 산소를 포함한 분위기에서 제1 열 처리를 실시함으로써 산소 결손에 기인하는 에너지 갭 내의 결함 준위가 저감될 수 있기 때문이다.
불활성 가스 분위기로서, 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤 등)를 주성분으로서 포함하고 물, 수소 등을 포함하지 않는 분위기를 이용하는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치 내에 도입되는 질소나, 헬륨, 네온, 또는 아르곤 등의 희가스의 순도는, 6 N(99.9999 %) 이상, 바람직하게는 7 N(99.99999 %) 이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
어쨌든, 제1 열 처리에 의해 불순물이 제거되어, i형(진성) 또는 실질적으로 i형의 산화물 반도체층이 얻어진다. 따라서, 매우 우수한 특성을 갖는 트랜지스터가 달성될 수 있다.
상기 열 처리(제1 열 처리)는, 수소, 물 등을 제거하는 그 효과 때문에, 탈수화 처리나, 탈수소화 처리 등이라고 불릴 수도 있다. 탈수화 처리나 탈수소화 처리는, 예를 들어, 산화물 반도체층이 형성된 후, 게이트 절연층이 형성된 후, 또는 게이트 전극이 형성된 후에 실시될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는, 1회 이상 실시될 수도 있다.
산화물 반도체층의 에칭은, 상기 열 처리의 이전이나 이후에 실시될 수도 있다. 소자 미세화의 면에서 건식 에칭이 바람직하지만, 습식 에칭도 역시 이용될 수 있다. 에칭 가스 및 에칭액은 에칭될 재료에 따라 적절히 선택될 수 있다. 소자에서 리크가 문제가 되지 않는 경우, 산화물 반도체층은 섬 형상의 산화물 반도체층으로 가공되어야만 하는 것은 아니라는 점에 유의한다.
그 다음, 산화물 반도체층(144)에 접하는 게이트 절연층(146)이 형성된다. 그 후, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 4의 (d) 참조).
게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성되는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수도 있다. 게이트 절연층(146)의 두께에는 특별한 제한이 없다; 그러나, 반도체 장치가 미세화되는 경우에는, 트랜지스터의 동작을 확보하기 위하여 게이트 절연층(146)이 얇은 것이 바람직하다. 예를 들어, 산화 실리콘이 이용되는 경우, 게이트 절연층(146)의 두께는, 1 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하일 수 있다.
상기 설명에서와 같이 게이트 절연층이 얇은 경우, 터널링 효과 등에 기인한 게이트 리크(gate leakage)의 문제가 야기된다. 게이트 리크의 문제를 해결하기 위해, 게이트 절연층(146)이, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 고유전율(high-k) 재료를 이용하여 형성되는 것이 바람직하다. 게이트 절연층(146)에 대해 하이-k 재료를 이용함으로써, 게이트 리크를 방지하기 위해 게이트 절연층(146)의 두께가 증가될 수 있고, 동시에 전기적 특성이 유지될 수 있다. 또한, 게이트 절연층(146)은, 하이 k(high-k) 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 및 산화 알루미늄 중 임의의 것을 포함하는 막과의 적층 구조를 가질 수도 있다는 점에 유의한다.
게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 제2 열 처리 온도는 200℃ 이상 450℃ 이하, 바람직하게는, 250℃ 이상 350℃ 이하이다. 예를 들어, 제2 열 처리는 질소 분위기에서 250℃, 1시간 동안 실시될 수도 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 채움으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시되지만, 제2 열 처리의 타이밍은 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 대안으로서, 제1 열 처리에 후속하여 제2 열 처리가 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서 역할할 수도 있다.
전술된 바와 같이 제1 열 처리와 제2 열 처리 중 적어도 하나를 이용함으로써, 산화물 반도체층(144)이 고순도화되어, 산화물 반도체의 주성분이 아닌 불순물이 가능한 한 많이 포함되는 것이 방지된다.
게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 절연층(150) 및 절연층(152)이 형성된다(도 5의 (a) 참조). 절연층(150) 및 절연층(152)은 PVD법, CVD법 등에 의해 형성될 수 있다. 절연층(150) 및 절연층(152)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다.
절연층(150) 및 절연층(152)은, 유전율이 낮은 재료를 이용하여 형성되거나, 유전율이 낮은 구조(예를 들어, 다공성 구조)를 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 절연층(150) 및 절연층(152)의 유전율이 낮아짐으로써, 배선이나 전극들 사이의 용량이 저감되어, 더 고속의 동작으로 이어진다.
본 실시형태에서는 절연층(150) 및 절연층(152)의 적층 구조가 이용되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 2층 이상의 적층 구조가 역시 이용될 수도 있다. 대안으로서, 절연층이 생략될 수도 있다.
절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖는 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치가 미세화되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 등의 방법에 의해 평탄화될 수 있다.
그 다음, 게이트 절연층(146), 절연층(150), 및 절연층(152)에, 소스 또는 드레인 전극(142b)까지 도달하는 개구를 형성된다(도 5의 (b) 참조). 개구는 마스크 등을 이용한 선택적 에칭에 의해 형성된다.
여기서, 개구는 전극(126)과 중첩하는 영역에 형성되는 것이 바람직하다. 이러한 영역에 개구가 형성됨으로써, 전극의 컨택트 영역에 기인하는 소자 면적의 증대가 억제될 수 있다. 즉, 반도체 장치의 집적도가 증가될 수 있다.
그 후, 개구에 전극(154)이 형성되고, 절연층(152) 위에 전극(154)에 접하는 배선(156)이 형성된다(도 5의 (c) 참조).
전극(154)은, 예를 들어, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭 처리, CMP 등에 의해 제거되는 방식으로 형성될 수 있다.
구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구를 채우도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(예를 들어, 자연 산화막)을 환원시켜 하부 전극 등(여기서는, 소스 또는 드레인 전극(142b))과의 접촉 저항을 감소시키는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막이 형성된 후에, 도금법에 의해 구리막이 형성될 수도 있다.
도전층의 일부를 제거함으로써 전극(154)이 형성되는 경우, 그 표면이 평탄화되도록 가공이 실시되는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구를 포함하는 영역에 얇은 티타늄막이나 얇은 질화 티타늄막이 형성된 다음 개구를 채우도록 텅스텐막이 형성되는 경우, 후속하는 CMP 처리에 의해, 텅스텐막, 티타늄막, 질화 티타늄막 등의 불필요한 부분이 제거될 수 있고, 동시에, 그 표면의 평탄성이 향상될 수 있다. 전극(154)을 포함하는 표면이 이러한 방식으로 평탄화됨으로써, 이후의 단계들에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다.
배선(156)은, 스퍼터링법 등의 PVD법이나, 플라스마 CVD법 등의 CVD법에 의해 도전층이 형성된 다음, 도전층이 패터닝되는 방식으로 형성된다. 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 전술된 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 또는 스칸듐 중 임의의 것이나, 이들 중 2개 이상을 조합하여 포함하는 재료가 이용될 수도 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다.
상기 단계들을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 5의 (c) 참조).
본 실시형태에서 예시된 트랜지스터(162)에서는 산화물 반도체층(144)이 고순도화되므로, 그 수소 농도는, 5×1019 atoms/cm3 미만, 바람직하게는 5×1018 atoms/cm3 미만, 보다 바람직하게는 5×1017 atoms/cm3 미만이다. 또한, 산화물 반도체층(144)의 캐리어 밀도(예를 들어, 1×1012/cm3 미만, 더 바람직하게는, 1.45×1011/cm3 미만)는 전형적인 실리콘 웨이퍼(인이나 붕소 등의 불순물 원소가 소량 첨가된 실리콘 웨이퍼)의 캐리어 밀도(약 1×1014/cm3)보다 훨씬 낮다. 따라서, 트랜지스터(162)의 오프 전류는 충분히 작다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는, 100 zA(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA 이하이다.
고순도화된 진성 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터를 이용하여, 저장된 데이터를 매우 장시간 유지할 수 있는 반도체 장치가 얻어질 수 있다.
또한, 전극(126)과 전극(154)이 서로 중첩하도록 형성됨으로써, 전극의 컨택트 영역에 기인하는 소자 면적의 증가가 억제된다; 따라서, 집적도가 더욱 증가될 수 있다. 또한, 본 실시형태에서 설명된 반도체 장치에서는, 배선이 공유될 수 있다; 따라서, 집적도가 충분히 증가된 반도체 장치가 달성될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 개시된 발명의 또 다른 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 6a 및 6b, 도 7의 (a) 내지 (h), 및 도 8의 (a) 내지 (e)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 6a 및 도 6b는 본 실시형태에 따른 반도체 장치의 구조예를 나타낸다. 도 6a는 반도체 장치의 단면도이다. 도 6b는 반도체 장치의 평면도이다. 여기서, 도 6a는 도 6b의 라인 C1-C2 및 라인 D1-D2를 따라 취해진 단면에 대응한다. 도 6a 및 도 6b에 나타낸 반도체 장치는, 하부에는 제1 반도체 재료를 포함하는 트랜지스터(560)와 상부에는 제2 반도체 재료를 포함하는 트랜지스터(562)를 포함한다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들어, 제1 반도체 재료는 산화물 반도체가 아닌 재료(예를 들어, 실리콘)일 수 있고, 제2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 대조적으로, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장시간 유지할 수 있다.
여기서는 양쪽 모두의 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 특징은, 데이터를 유지하기 위하여 산화물 반도체 등의 오프 전류가 충분히 저감될 수 있는 재료를 트랜지스터(562)에서 이용하는 데 있다. 따라서, 반도체 장치의 재료, 구조 등의, 반도체 장치의 구체적인 조건을 여기에 주어진 것들로 한정할 필요는 없다.
도 6a 및 도 6b에 나타낸 트랜지스터(560)는, 베이스 기판(500) 위의 반도체층에 제공된 채널 형성 영역(526); 채널 형성 영역(526)을 사이에 두도록 제공된 불순물 영역(528); 채널 형성 영역(526) 위에 제공된 게이트 절연층(522a); 및 게이트 절연층(522a) 위에 제공된 게이트 전극(524a)을 포함한다. 즉, 도 6a 및 도 6b에 나타낸 트랜지스터(560)와 도 1a 및 도 1b에 나타낸 트랜지스터(160) 사이의 차이점들 중 하나는, 채널 형성 영역이 베이스 기판(500) 위의 반도체층에 형성되는지의 여부이다. 이것은, 그 차이점이 반도체 기판을 이용하는지 또는 SOI 기판을 이용하는지에 있다고도 말할 수 있다. 도면에서 소스 전극이나 드레인 전극이 예시되지 않은 트랜지스터도, 편의상, 트랜지스터라고 부른다는 점에 유의한다.
트랜지스터의 불순물 영역(528)의 일부에는 전극(530)이 접속된다. 여기서, 전극(530)은 트랜지스터(560)의 소스 전극이나 드레인 전극으로서 기능한다. 트랜지스터(560)를 덮도록 절연층(532) 및 절연층(534)이 제공된다. 집적도를 증가시키기 위하여, 도 6a 및 도 6b에 나타낸 바와 같이 트랜지스터(560)는 측벽 절연층을 포함하지 않는 것이 바람직하다는 점에 유의한다. 한편, 트랜지스터(560)의 특성이 우선순위를 갖는 경우에는, 게이트 전극(524a)의 측면에 측벽 절연층이 제공되고, 복수의 불순물 영역(528)의 각각은 그 측벽 절연층과 중첩하는 영역에서 상이한 불순물 농도를 갖는 영역을 포함할 수도 있다.
도 6a 및 도 6b의 트랜지스터(562)는 도 1a 및 도 1b의 트랜지스터(162)와 동일하다. 즉, 도 6a 및 도 6b의 트랜지스터(562)는, 절연층(534) 위에 제공된 소스 또는 드레인 전극(542a), 및 소스 또는 드레인 전극(542b); 소스 또는 드레인 전극(542a), 및 소스 또는 드레인 전극(542b)에 전기적으로 접속된 산화물 반도체층(544); 소스 또는 드레인 전극(542a), 소스 또는 드레인 전극(542b), 산화물 반도체층(544)을 덮는 게이트 절연층(546); 게이트 절연층(546) 위에 산화물 반도체층(544)과 중첩하도록 제공된 게이트 전극(548a); 소스 또는 드레인 전극(542a)과 산화물 반도체층(544) 사이의, 게이트 전극(548a)과 중첩하는 영역에 제공된 절연층(543a); 및 소스 또는 드레인 전극(542b)과 산화물 반도체층(544) 사이의, 게이트 전극(548a)과 중첩하는 영역에 제공된 절연층(543b)을 포함한다. 소스 또는 드레인 전극과 게이트 전극 사이의 용량을 저감하기 위하여 절연층(543a) 및 절연층(543b)을 제공하는 것이 바람직하지만, 절연층(543a) 및 절연층(543b)을 반드시 제공할 필요는 없다는 점에 유의한다. 세부사항에 대해서는 상기 실시형태를 참조할 수 있다.
또한, 도 6a 및 도 6b의 용량 소자(564)는 도 1a 및 도 1b의 용량 소자(164)와 동일하다. 즉, 도 6a 및 도 6b의 용량 소자(564)는, 소스 또는 드레인 전극(542a), 산화물 반도체층(544), 게이트 절연층(546), 및 전극(548b)을 포함한다. 즉, 소스 또는 드레인 전극(542a)은 용량 소자(564)의 전극들 중 하나로서 기능하고, 전극(548b)은 용량 소자(564)의 다른 전극으로서 기능한다. 세부사항에 대해서는 상기 실시형태를 참조할 수 있다.
도 6a는 도 1a와 이 점에서 동일하다: 트랜지스터(562) 및 용량 소자(564) 위에 절연층(550)이 제공된다; 절연층(550) 위에는 절연층(552)이 제공된다; 게이트 절연층(546), 절연층(550), 및 절연층(552)에 형성된 개구에 전극(554)이 제공된다; 절연층(552) 위에는 전극(554)에 접속되도록 배선(556)이 제공된다.
<SOI 기판의 제조 방법>
그 다음, 전술된 반도체 장치의 제조에 이용되는 SOI 기판의 제조 방법의 예를 도 7의 (a) 내지 (h)를 참조하여 설명한다.
우선, 베이스 기판(500)이 준비된다(도 7의 (a) 참조). 베이스 기판(500)으로서, 절연체로 형성된 기판이 이용될 수 있다. 그 구체적인 예로서, 다음과 같은 것들을 들 수 있다: 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 및 바륨 보로실리케이트 유리로 만들어진, 전자 산업에 이용되는 각종 유리 기판; 석영 기판; 세라믹 기판; 및 사파이어 기판. 대안으로서, 질화 실리콘과 질화 알루미늄을 주성분으로서 포함하고 열팽창 계수가 실리콘에 근접하는 세라믹 기판이 이용될 수도 있다.
대안으로서, 단결정 실리콘 기판 또는 단결정 게르마늄 기판 등의 반도체 기판이 베이스 기판(500)으로서 이용될 수도 있다. 이러한 반도체 기판을 베이스 기판(500)으로서 이용하는 경우에는, 유리 기판 등을 이용하는 경우에 비해 열 처리의 온도 상한이 높아져, 고품질의 SOI 기판을 용이하게 얻을 수 있게 한다. 여기서, 반도체 기판으로서는, 태양전지급 실리콘(SOG-Si：Solar Grade Silicon) 기판 등이 이용될 수도 있다. 대안으로서, 다결정 반도체 기판이 이용될 수도 있다. 태양전지급 실리콘 기판, 다결정 반도체 기판 등이 이용되는 경우, 단결정 실리콘 기판 등을 이용하는 경우에 비해, 제조 비용이 저감될 수 있다.
본 실시형태에서는, 베이스 기판(500)으로서 유리 기판이 이용되는 경우를 설명한다. 크기가 증가될 수 있고 비용이 저렴한 유리 기판이 베이스 기판(500)으로서 이용되는 경우 비용 저감이 달성될 수 있다.
베이스 기판(500)의 표면은 미리 세정되는 것이 바람직하다. 구체적으로는, 베이스 기판(500)에는, 염산 과산화 수소수 혼합 용액(HPM; hydrochloric acid/hydrogen peroxide mixture), 황산 과산화 수소수 혼합 용액(SPM; sulfuric acid/hydrogen peroxide mixture), 암모니아 과산화 수소수 혼합 용액(APM; ammonium hydrogen peroxide mixture), 희불화수소산(DHF; diluted hydrofluoric acid), FPM(불화수소산, 과산화 수소수, 및 순수한 물의 혼합액) 등을 이용해 초음파 세정이 실시된다. 이러한 세정 처리를 통해, 베이스 기판(500)의 표면 평탄성이 향상되고, 베이스 기판(500) 표면에 잔존하는 연마 입자가 제거될 수 있다.
그 다음, 베이스 기판(500)의 표면 위에, 질소 함유층(502)(예를 들어, 질화 실리콘막(SiNx)이나 질화 산화 실리콘막(SiNxOy)(x>y) 등의 질소를 함유한 절연막을 포함하는 층)이 형성된다(도 7의 (b) 참조). 질소 함유층(502)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다.
본 실시형태에서 형성되는 질소 함유층(502)은 단결정 반도체층을 접합하기 위한 층(즉, 접합층)으로서 역할한다. 또한, 질소 함유층(502)은, 베이스 기판에 포함된 나트륨(Na) 등의 불순물이 단결정 반도체층으로 확산하는 것을 방지하기 위한 배리어층으로서도 기능한다.
전술된 바와 같이, 본 실시형태에서는 질소 함유층(502)이 접합층으로서 이용되기 때문에, 소정 수준의 표면 평탄성을 갖도록 질소 함유층(502)이 형성되는 것이 바람직하다. 구체적으로는, 질소 함유층(502)은, 0.5 nm 이하의 평균 표면 거칠기(Ra, 산술 평균 편차라고도 함), 0.60 nm 이하의 자승 평균 제곱근 표면 거칠기(Rms), 바람직하게는, 0.35 nm 이하의 평균 표면 거칠기, 0.45 nm 이하의 자승 평균 제곱근 표면 거칠기를 갖도록 형성된다. 상기의 평균 표면 거칠기 및 자승 평균 제곱근 표면 거칠기에 대해, 예를 들어, 10μm×10μm의 영역에서 실시된 측정에 의해 얻어진 값이 이용될 수 있다는 점에 유의한다. 두께는, 10 nm 내지 200 nm, 바람직하게는 50 nm 내지 100 nm의 범위이다. 이러한 높은 표면 평탄도에 의해, 단결정 반도체층의 접합 불량이 방지될 수 있다.
그 다음, 접합 기판이 준비된다. 여기서는, 접합 기판으로서 단결정 반도체 기판(510)이 이용된다(도 7의 (c) 참조). 여기서는, 접합 기판으로서 단결정 기판이 이용되지만, 접합 기판은 반드시 단결정 기판으로 한정될 필요는 없다는 점에 유의한다.
단결정 반도체 기판(510)으로서, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 또는 단결정 실리콘 게르마늄 기판 등의, 제14족 원소를 이용하여 형성된 단결정 반도체 기판이 이용될 수 있다. 대안으로서, 갈륨 비소, 인듐인 등을 이용하여 형성된 화합물 반도체 기판이 이용될 수 있다. 시판되는 실리콘 기판은 통상, 직경 5 인치(약 125 mm), 직경 6 인치(약 150 mm), 직경 8 인치(약 200 mm), 직경 12 인치(약 300 mm), 및 직경 16 인치(약 400 mm)를 갖는 원형의 형상이다. 단결정 반도체 기판(510)의 형상은 원형으로 한정되지 않고, 단결정 반도체 기판(510)은, 예를 들어, 직사각형 등으로 가공된 기판일 수도 있다는 점에 유의한다. 또한, 단결정 반도체 기판(510)은, 초크랄스키(CZ)법이나 플로팅 존(FZ)법에 의해 형성될 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)이 형성된다(도 7의 (d) 참조). 오염물 제거의 관점에서, 산화막(512)의 형성 전에, 염산 과산화 수소수 혼합 용액(HPM), 황산 과산화 수소수 혼합 용액(SPM), 암모니아 과산화 수소수 혼합 용액(APM), 희불화수소산(DHF), FPM(불화수소산, 과산화 수소수, 및 순수한 물의 혼합액) 등을 이용하여 단결정 반도체 기판(510)의 표면이 세정되는 것이 바람직하다. 대안으로서, 세정에 대해 희불화수소산과 오존수가 교대로 방출될 수도 있다.
산화막(512)은, 예를 들어, 산화 실리콘막, 산화 질화 실리콘막 등을 이용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 산화막(512)의 형성 방법으로서, 열산화법, CVD법, 스퍼터링법 등이 이용될 수 있다. CVD법에 의해 산화막(512)이 형성되는 경우, 산화 실리콘막은 양호한 접합이 달성될 수 있도록 테트라에톡시실란(약칭: TEOS)(화학식 Si(OC2H5)4) 등의 유기 실란을 이용하여 형성되는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(510)에 열산화 처리를 실시함으로써 산화막(512)(여기서는, SiOx막)이 형성된다. 열 산화 처리는 할로겐이 첨가된 산화성 분위기에서 실시되는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기에서 단결정 반도체 기판(510)의 열산화 처리가 실시됨으로써, 염소산화를 통해 산화막(512)이 형성될 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유하는 막이다. 이러한 염소산화에 의해, 외인성 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)이 포집되고, 금속의 염화물이 형성된 다음 외부로 제거된다; 따라서, 단결정 반도체 기판(510)의 오염이 저감될 수 있다. 또한, 베이스 기판(500)과 단결정 반도체 기판(510)이 서로 접합된 후에, 베이스 기판으로부터의 Na 등의 불순물이 고정되어, 단결정 반도체 기판(510)의 오염이 방지될 수 있다.
산화막(512)에 함유되는 할로겐 원자는 염소 원자로 한정되는 것은 아님에 유의한다. 산화막(512)에는 불소 원자가 함유될 수도 있다. 단결정 반도체 기판(510) 표면의 불소 산화 방법으로서, 단결정 반도체 기판(510)을 HF 용액에 침지시킨 다음 산화성 분위기에서 열산화 처리를 실시하는 방법, NF3를 첨가된 산화성 분위기에서 열산화 처리를 실시하는 방법 등이 이용될 수 있다.
그 다음, 전계에 의해 이온이 가속되고, 그 이온으로 단결정 반도체 기판(510)이 조사되어 단결정 반도체 기판(510)에 이온이 첨가됨으로써, 결정 구조가 손상된 취화 영역(embrittled region, 514)이 단결정 반도체 기판(510)의 소정의 깊이에 형성된다(도 7의 (e) 참조).
취화 영역(514)이 형성되는 깊이는, 이온의 운동 에너지, 질량, 전하, 입사각 등에 의해 제어될 수 있다. 취화 영역(514)은, 이온의 평균 침투 깊이와 거의 같은 깊이에서 형성된다. 따라서, 이온을 첨가하는 깊이에 의해 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께가 제어될 수 있다. 예를 들어, 단결정 반도체층의 두께가, 약 10 nm이상 500 nm이하, 바람직하게는 50 nm이상 200 nm이하가 되도록 평균 침투 깊이가 조절될 수도 있다.
상기의 이온 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 이용하여 실시될 수 있다. 이온 도핑 장치의 대표적인 예로서, 프로세스 가스의 플라스마 여기가 실시되고 생성된 모든 이온 종으로 피처리물을 조사하는 비질량 분리형 장치(non-mass-separation type apparatus)가 있다. 이 장치에서, 피처리물은 질량 분리없이 플라즈마중의 모든 이온종으로 조사된다. 대조적으로, 이온 주입 장치는 질량 분리형 장치이다. 이온 주입 장치에서는, 플라스마중의 이온종의 질량 분리가 실시되고 피처리물은 미리결정된 질량을 갖는 이온종으로 조사된다.
본 실시형태에서는, 이온 도핑 장치를 이용해 수소를 단결정 반도체 기판(510)에 첨가하는 예를 설명한다. 소스 가스로서는 수소를 포함하는 가스가 이용된다. 조사에 이용되는 이온에 관해서는, H3 + 비율이 높게 설정되는 것이 바람직하다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해서 H3 +의 비율이 50% 이상(더 바람직하게는, 80% 이상)으로 설정되는 것이 바람직하다. 높은 비율의 H3 +에 의해, 이온 조사의 효율이 향상될 수 있다.
첨가되는 이온은 수소 이온으로 한정되지 않는다는 점에 유의한다. 헬륨 등의 이온이 첨가될 수도 있다. 또한, 첨가되는 이온은 한 종류의 이온으로 한정되지 않고, 복수 종류의 이온이 첨가될 수도 있다. 예를 들어, 이온 도핑 장치를 이용해 수소와 헬륨으로 동시에 조사를 실시하는 경우에는, 다른 단계들에서 수소와 헬륨의 조사를 실시하는 경우에 비해 단계 수가 저감될 수 있고, 이후에 형성되는 단결정 반도체층의 표면 거칠기의 증가가 억제될 수 있다.
이온 도핑 장치를 이용해 취화 영역(514)이 형성되는 경우 중금속이 첨가될 수도 있다; 그러나, 할로겐 원자를 함유하는 산화막(512)을 통해 이온 조사가 실시됨으로써, 중금속에 기인한 단결정 반도체 기판(510)의 오염이 방지될 수 있다는 점에 유의한다.
그 다음, 베이스 기판(500)과 단결정 반도체 기판(510)이 서로 대향하도록 배치되고, 질소 함유층(502)의 표면과 산화막(512)이 서로 밀착된다. 따라서, 베이스 기판(500)과 단결정 반도체 기판(510)이 서로 접합될 수 있다(도 7의 (f) 참조).
접합이 실시될 때, 베이스 기판(500)의 일부 또는 단결정 반도체 기판(510)의 일부에는, 0.001 N/cm2 이상 100 N/cm2 이하, 예를 들어, 1 N/cm2 이상 20 N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가함으로써 접합면이 서로 접근하여 밀착되면, 서로 밀착된 부분에서 질소 함유층(502)과 산화막(512) 간의 접합이 생성되고, 그 접합이 자발적으로 거의 모든 영역으로 확산된다. 이 접합은 반데르 발스 힘(Van der Waals force)이나 수소 결합의 작용 하에 이루어지고, 상온에서 실시될 수 있다.
단결정 반도체 기판(510)과 베이스 기판(500)이 서로 접합되기 이전에, 접합될 면들이 표면 처리되는 것이 바람직하다는 점에 유의한다. 표면 처리는 단결정 반도체 기판(510)과 베이스 기판(500) 사이의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 습식 처리, 건식 처리, 또는 습식 처리와 건식 처리의 조합이 이용될 수 있다. 대안으로서, 습식 처리가 다른 습식 처리와 조합하여 이용되거나, 건식 처리가 다른 건식 처리와 조합하여 이용될 수도 있다.
접합 후에는 접합 강도를 증가시키기 위한 열 처리가 실시될 수도 있다는 점에 유의한다. 이 열 처리는, 취화 영역(514)에서 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만의 온도)에서 실시된다. 대안으로서, 질소 함유층(502)과 산화막(512)의 접합은, 이 범위의 온도에서 이들을 가열하면서 실시될 수도 있다. 열 처리는, 확산노(diffusion furnace), 저항 가열로(resistance heating furnace) 등의 가열로, RTA(rapid thermal annealing) 장치, 마이크로파 가열 장치 등을 이용하여 실시될 수 있다. 상기 온도 조건은 단지 예일 뿐이며, 개시된 발명의 한 실시형태는 이 예로 한정되는 것으로 해석되어서는 안 된다.
그 다음, 취화 영역에서 단결정 반도체 기판(510)의 분리를 위해 열 처리가 실시됨으로써, 베이스 기판(500) 위에, 질소 함유층(502) 및 산화막(512)을 사이에 두고, 단결정 반도체층(516)이 형성된다(도 7의 (g) 참조).
분리시의 열 처리에 대한 온도는 가능한 한 낮은 것이 바람직하다는 점에 유의한다. 이것은, 분리시의 열 처리의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거침이 더욱 방지될 수 있기 때문이다. 구체적으로는, 분리시의 열 처리의 온도는 300℃ 이상 600℃ 이하일 수도 있으며, 온도가 400℃ 이상 500℃ 이하일 때 열 처리가 더욱 효과적이다.
단결정 반도체 기판(510)이 분리된 후, 단결정 반도체층(516)에 500℃ 이상에서 열 처리가 실시되어, 단결정 반도체층(516)에 잔존하는 수소의 농도가 저감될 수도 있다는 점에 유의한다.
그 다음, 단결정 반도체층(516)의 표면이 레이저광으로 조사됨으로써, 표면 평탄성이 향상되고 결함이 저감된 단결정 반도체층(518)이 형성된다(도 7의 (h) 참조). 레이저광의 조사 처리에 대신해, 열 처리가 실시될 수도 있다는 점에 유의한다.
본 실시형태에서는 단결정 반도체층(516)의 분리를 위한 열 처리 직후에 레이저광에 의한 조사 처리가 실시되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되는 것으로 해석되어서는 안 된다는 점에 유의한다. 단결정 반도체층(516)의 분리를 위한 열 처리와 단결정 반도체층(516) 표면에서 많은 결함을 갖는 영역을 제거하기 위한 에칭 처리가 이 순서로 실시된 후에, 레이저광 조사 처리가 실시될 수도 있다. 대안으로서, 단결정 반도체층(516)의 표면의 평탄성이 향상된 후에 레이저광 조사 처리가 실시될 수도 있다. 에칭 처리는 습식 에칭이거나 건식 에칭일 수도 있다는 점에 유의한다. 또한, 전술된 바와 같이 레이저광에 의한 조사가 실시된 후에, 단결정 반도체층(516)의 두께를 저감하는 단계가 실시될 수도 있다. 단결정 반도체층(516)의 두께를 줄이기 위하여, 건식 에칭 및 습식 에칭 중 어느 하나, 또는 양쪽 모두가 이용될 수도 있다.
상기 단계들을 통해, 양호한 특성을 갖는 단결정 반도체층(518)을 포함하는 SOI 기판이 얻어질 수 있다(도 7의 (h) 참조).
<반도체 장치의 제조 방법>
그 다음, 상기의 SOI 기판을 이용한 반도체 장치의 제조 방법, 특히, 트랜지스터(560)의 제조 방법을 도 8의 (a) 내지 (e)를 참조하여 설명한다. 도 8의 (a) 내지 (e)는, 도 7의 (a) 내지 (h)를 참조하여 설명된 방법에 의해 형성된 SOI 기판의 일부를 이용한 반도체 장치의 제조 방법을 나타낸다는 점에 유의한다.
우선, 단결정 반도체층(518)이 섬 형상으로 가공되어, 반도체층(520)이 형성된다(도 8의 (a) 참조). 이 단계의 이전 또는 이후에, 트랜지스터의 임계 전압을 제어하기 위하여, n형 도전성을 부여하는 불순물 원소나 p형 도전성을 부여하는 불순물 원소가 반도체층에 첨가될 수도 있다는 점에 유의한다. 실리콘이 반도체로서 이용되는 경우, n형 도전성을 부여하는 불순물 원소로서, 인, 비소 등이 이용될 수 있다. 반면, p형 도전성을 부여하는 불순물 원소로서, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
그 다음, 반도체층(520)을 덮도록 절연층(522)이 형성되고, 절연층(522) 위에는 적어도 반도체층(520)과 중첩하는 영역에 도전층(524)이 형성된다(도 8의 (b) 참조).
절연층(522)은 이후에 게이트 절연층이 된다. 예를 들어, 절연층(522)은 반도체층(520)의 표면에 열 처리(열산화 처리, 열질화 처리 등)를 실시함으로써 형성될 수 있다. 열 처리 대신에 고밀도 플라즈마 처리가 실시될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 중에서 임의의 것과의 혼합 가스를 이용하여 실시될 수 있다. 물론, 절연층은 CVD법, 스퍼터링법 등에 의해 형성될 수도 있다. 절연층은, CVD법, 스퍼터링법 등에 의해 형성된, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x＞0, y＞0)) 등 중에서 임의의 것을 포함하는 막을 이용하여 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 절연층의 두께는, 예를 들어, 1 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하이다. 여기서는, 플라스마 CVD법에 의해 산화 실리콘을 포함하는 절연층의 단층이 형성된다.
도전층(524)은 이후에 게이트 전극이 된다. 도전층(524)은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다. 본 실시예에서는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예를 설명한다는 점에 유의한다.
그 다음, 절연층(522) 및 도전층(524)이 선택적으로 에칭되어, 반도체층(520) 위에 게이트 절연층(522a) 및 게이트 전극(524a)이 형성된다(도 8의 (c) 참조). 에칭으로서, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액은 에칭되는 재료에 따라 적절히 선택될 수 있다.
그 다음, 게이트 전극(524a)을 마스크로서 이용하여 한 도전형을 부여하는 불순물 원소가 반도체층(520)에 첨가되어, 채널 형성 영역(526) 및 불순물 영역(528)이 형성된다(도 8의 (d) 참조). 여기서는 n-채널 트랜지스터를 형성하기 위하여 인(P)이나 비소(As)가 첨가되지만, p-채널 트랜지스터를 형성하는 경우에는 붕소(B)나 알루미늄(Al) 등의 불순물 원소가 첨가될 수도 있다는 점에 유의한다. 여기서, 첨가되는 불순물 원소의 농도는 적절히 설정될 수 있다. 또한, 불순물 원소가 첨가된 후에 활성화를 위한 열 처리가 실시된다.
반도체층(520)이 실리콘을 포함하는 재료를 이용하여 형성되는 경우, 소스 영역 및 드레인 영역의 저항을 더욱 줄이기 위하여 반도체층(520)의 일부에 실리사이드를 형성함으로써 실시사이드 영역이 형성될 수도 있다는 점에 유의한다. 실리사이드 영역은, 반도체층에 금속을 접촉시키고, 열 처리(예를 들어, GRTA법, LRTA법, 레이저광 조사 등)에 의해 반도체층 내의 실리콘을 금속과 반응시키는 방식으로 형성된다. 실리사이드 영역에 대해, 예를 들어, 코발트 실리사이드, 니켈 실리사이드 등이 이용될 수도 있다. 반도체층(520)이 얇은 경우, 실리사이드 반응은 반도체층(520)의 하부까지 진행될 수도 있다. 실리사이드 형성에 이용되는 금속 재료의 예로서, 코발트 및 니켈 외에도, 티타늄, 텅스텐, 몰리브덴, 지르코늄, 하프늄, 탄탈, 바나듐, 네오디뮴, 크롬, 백금, 팔라듐 등을 들 수 있다.
그 다음, 불순물 영역(528)의 일부와 접하는 영역에 전극(530)이 형성된다. 그 후, 상기 단계들에서 형성된 구성요소들을 덮도록 절연층(532) 및 절연층(534)이 형성된다(도 8의 (e) 참조).
예를 들어, 전극(530)은 도전 재료를 포함하는 층이 형성된 다음 그 층이 선택적으로 에칭되는 방식으로 형성된다. 도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다.
대안으로서, 전극(530)은, 절연층(532) 및 절연층(534)의 형성 후에, 불순물 영역(528)까지 도달하는, 절연층(532) 및 절연층(534)에 형성된 개구를 채우도록 형성될 수 있다는 점에 유의한다.
절연층(532) 및 절연층(534)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료를 이용하여 형성될 수 있다. 절연층(532) 및 절연층(534)이 낮은 유전율(로우-k) 재료를 이용하여 형성되는 것이, 중복하는 전극이나 배선에 기인한 용량이 충분히 저감될 수 있어서, 특히 바람직하다. 절연층(532) 및 절연층(534)으로서, 이러한 재료를 이용하여 형성된 다공성 절연층이 이용될 수도 있다는 점에 유의한다. 다공성 절연층은 높은 밀도를 갖는 절연층보다 낮은 유전율을 가진다; 따라서, 전극이나 배선에 기인하는 용량이 더욱 저감될 수 있다. 또한, 절연층(532) 및 절연층(534)은, 폴리이미드나 아크릴 등의 유기 절연 재료를 이용하여 형성될 수 있다. 여기서는, 절연층(532)과 절연층(534)의 적층 구조가 이용되고 있지만, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 2층 이상의 적층 구조가 역시 이용될 수도 있다.
상기 단계들을 통해, SOI 기판을 포함하는 트랜지스터(560)가 완성된다(도 8의 (e) 참조). 산화물 반도체가 아닌 재료를 포함하는 트랜지스터(560)는 고속으로 동작할 수 있다. 따라서, 트랜지스터(560)가 판독용 트랜지스터로서 이용될 때, 판독 속도가 증가될 수 있다. 또한, 트랜지스터(560)를 이용하여 논리 회로(산술 회로라고도 함)가 형성될 수 있다.
그 다음, 절연층(532) 및 절연층(534)에 CMP 처리가 실시되어, 게이트 전극(524a) 및 전극(530)의 상부면이 노출된다(미도시). 게이트 전극(524a) 및 전극(530)의 상부면을 노출시키는 처리로서, CMP 처리에 대한 대안으로서(또는 CMP 처리와 조합하여) 에칭 처리 등이 이용될 수 있다. 이후에 제조되는 트랜지스터(562)의 특성을 향상시키기 위하여 절연층(532) 및 절연층(534)의 표면을 가능한 한 많이 평탄화하는 것이 바람직하다는 점에 유의한다.
상기 단계들 전후에 전극, 배선, 반도체층, 절연층이 추가로 형성될 수도 있다는 점에 유의한다. 예를 들어, 절연층 및 도전층이 적층된 다층 배선 구조가 배선 구조로서 이용됨으로써, 고도로 집적된 반도체 장치가 달성될 수 있다.
그 후, 트랜지스터(560)에 전기적으로 접속되는 트랜지스터(562) 및 용량 소자(564)가 제조된다(도 6a). 트랜지스터(562) 및 용량 소자(564)의 제조 방법은 트랜지스터(162) 및 용량 소자(164)의 제조 방법과 동일하므로, 여기서는 그 제조 방법의 설명은 생략된다. 제조 방법의 세부사항에 대해 상기 실시형태를 참조할 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 개시된 발명의 또 다른 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 9a 및 도 9b와, 도 10의 (a) 내지 (c)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 9a 및 도 9b는 본 실시형태에 따른 반도체 장치의 구조예를 나타낸다. 도 9a는 반도체 장치의 단면도이다. 도 9b는 반도체 장치의 평면도이다. 여기서, 도 9a는 도 9b의 라인 E1-E2 및 라인 F1-F2를 따라 취해진 단면에 대응한다. 도 9a 및 도 9b에 나타낸 반도체 장치는, 도 6a 및 도 6b에 나타낸 반도체 장치와 유사하게, 하부에는 제1 반도체 재료를 포함하는 트랜지스터(560)와 상부에는 제2 반도체 재료를 포함하는 트랜지스터(562)를 포함한다. 여기서, 제1 반도체 재료와 제2 반도체 재료는 서로 상이한 것이 바람직하다. 예를 들어, 제1 반도체 재료는 산화물 반도체가 아닌 재료(예를 들어, 실리콘)일 수 있고, 제2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 대조적으로, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
도 9a 및 도 9b의 반도체 장치와 도 6a 및 도 6b의 반도체 장치 사이의 차이점들 중 하나는, 트랜지스터(560)를 트랜지스터(562)에 접속하는 방법이다. 도 6a 및 도 6b의 반도체 장치에서는, 불순물 영역(528)의 일부와 중첩하는 영역에 전극(530)이 형성되고, 그 전극(530)을 통해 하부의 트랜지스터(560)의 불순물 영역(528)과 상부의 트랜지스터(562)의 소스 또는 드레인 전극(542b)이 서로 전기적으로 접속된다. 대조적으로, 도 9a 및 도 9b의 반도체 장치에서는, 상부의 트랜지스터(562)의 소스 또는 드레인 전극(542b)은 하부의 트랜지스터(560)의 불순물 영역(528)에 직접 접한다.
도 9a 및 도 9b의 반도체 장치와 도 6a 및 도 6b의 반도체 장치 사이의 또 다른 차이점은, 트랜지스터(562)를 상부 배선(556)에 접속하는 방법이다. 도 6a 및 도 6b의 반도체 장치에서는, 소스 또는 드레인 전극(542b)과 접하는 전극(554)이 형성되고, 그 전극(554)을 통해 트랜지스터(562)의 소스 또는 드레인 전극(542b)이 배선(556)에 전기적으로 접속된다. 대조적으로, 도 9a 및 도 9b의 반도체 장치에서는, 배선(556)은 트랜지스터(562)의 소스 또는 드레인 전극(542b)에 직접 접한다. 도 6a 및 도 6b에서 트랜지스터(562)의 소스 또는 드레인 전극(542b)과 트랜지스터(560)의 소스 또는 드레인 전극으로서 기능하는 전극(530)은 도 9a 및 도 9b에서 하나의 구성요소로서 제공된다고도 말할 수 있다.
도 9a 및 도 9b에서, 소스 또는 드레인 전극(542b)이 트랜지스터(560)의 소스 영역 및 드레인 영역 중 하나와 접하는 영역은, 소스 또는 드레인 전극(542b)이 하나의 메모리 셀을 다른 메모리 셀에 접속하는 배선(556)과 접하는 영역과 중첩한다는 점에 유의한다. 이러한 레이아웃은 집적도의 향상을 허용한다.
도 9a 및 도 9b의 트랜지스터(560)는 도 6a 및 도 6b의 트랜지스터(560)와 동일하다. 도 9a 및 도 9b의 트랜지스터(562)는 도 6a 및 도 6b의 트랜지스터(562)와 동일하다. 또한, 도 9a 및 도 9b의 용량 소자(564)는 도 6a 및 도 6b의 용량 소자(564)와 동일하다. 세부사항에 대해서는 상기 실시형태를 참조할 수 있다.
<반도체 장치의 제조 방법>
도 9a 및 도 9b에 나타낸 반도체 장치의 제조 방법, 특히, 상부의 트랜지스터(562)의 소스 또는 드레인 전극의 제조 방법을 도 10의 (a) 내지 (c)를 참조하여 설명한다. 도 10의 (a) 내지 (c)는, 도 7의 (a) 내지 (h)를 참조하여 설명된 방법에 의해 형성된 SOI 기판의 일부를 이용한 반도체 장치의 제조 방법을 나타낸다는 점에 유의한다.
우선, 도 8의 (a) 내지 (d)에 나타낸 단계들과 유사한 방식으로, SOI 기판 위에, 채널 형성 영역(526) 및 불순물 영역(528)을 포함하는 반도체층, 게이트 절연층(522a), 및 게이트 전극(524a)이 형성된다. 그 후, 상기 단계들에서 형성된 구성요소들을 덮도록 절연층(532) 및 절연층(534)이 형성된다. 따라서, 트랜지스터(560)가 제조된다.
그 다음, 절연층(532) 및 절연층(534)에 CMP 처리가 실시되어, 게이트 전극(524a)의 상부면이 노출된다(미도시). 게이트 전극(524a)의 상부면을 노출시키는 처리로서, CMP 처리에 대한 대안으로서(또는 CMP 처리와 조합하여) 에칭 처리 등이 이용될 수 있다. 이후에 제조되는 트랜지스터(562)의 특성을 향상시키기 위하여 절연층(532) 및 절연층(534)의 표면을 가능한 한 평탄화하는 것이 바람직하다는 점에 유의한다.
그 다음, 트랜지스터(560)의 불순물 영역(528)에 도달하는 개구가 절연층(532) 및 절연층(534)에 형성된다. 개구는 마스크 등을 이용한 선택적 에칭에 의해 형성된다.
그 다음, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된다. 그 후, 에칭이나 CMP에 의해 도전층의 일부가 선택적으로 제거되어, 소스 또는 드레인 전극(542a)과 소스 또는 드레인 전극(542b)이 형성된다(도 10의 (a) 참조). 개구를 채우도록 도전층이 형성됨으로써, 불순물 영역(528)과 소스 또는 드레인 전극(542b)이 서로 직접 접한다.
그 다음, 실시형태 1에서 도 4의 (b) 내지 (d)와 도 5의 (a)에 나타낸 단계들과 유사한 방식으로, 소스 또는 드레인 전극(542a)과 소스 또는 드레인 전극(542b) 위에 각각 절연층(543a)과 절연층(543b)이 형성된다. 그 후, 소스 또는 드레인 전극(542a) 및 소스 또는 드레인 전극(542b) 위에 산화물 반도체층(544)이 제공되고, 산화물 반도체층(544)에 접하도록 게이트 절연층(546)이 제공되며, 게이트 절연층(546) 위에 게이트 전극(548a) 및 전극(548b)이 제공되고, 게이트 전극(548a) 및 전극(548b) 위에 절연층(550)이 제공된다(도 10의 (b) 참조).
그 후, 절연층(550) 위에는 절연층(552)이 형성된다. 절연층(552)은 실시형태 1의 절연층(152)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 절연층(552)이 형성된 후, 절연층(552), 절연층(550), 및 게이트 절연층(546)에 소스 또는 드레인 전극(542b)까지 도달하는 개구가 형성된다. 개구는 마스크 등을 이용한 선택적 에칭에 의해 형성될 수 있다.
그 다음, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된다. 그 후, 도전층의 일부가 CMP에 의한 에칭 처리를 통해 선택적으로 제거되어, 배선(556)이 형성된다.
상기의 단계들을 통해, 본 실시형태에서 설명된 반도체 장치가 제조될 수 있다. 본 실시형태에서 설명된 반도체 장치에서는, 하부의 트랜지스터(560)와 상부의 트랜지스터(562) 사이의 직접적인 접속, 및 상부의 트랜지스터(562)와 배선(556)의 직접적인 접속이 각각, 전극의 형성없이 트랜지스터(562)의 소스 또는 드레인 전극(542b)을 통해 이루어지고 있다; 따라서, 전극을 형성하는 단계가 생략될 수 있다. 따라서, 본 실시형태에서 설명된 반도체 장치는 낮은 비용으로 제조될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 개시된 발명의 한 실시형태에 따른 반도체 장치의 회로 구성 및 동작을 도 11a 내지 도 11c를 참조하여 설명한다. 회로도에서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위하여, 트랜지스터 옆에 "OS"를 부기한다는 점에 유의한다.
도 11a에 나타낸 반도체 장치에서, 제1 배선(first line)은 트랜지스터(160)(또는 트랜지스터(560))의 소스 전극에 전기적으로 접속되고, 제2 배선(second line)은 트랜지스터(160)(또는 트랜지스터(560))의 드레인 전극에 전기적으로 접속된다. 제3 배선(third line)은 트랜지스터(162)(또는 트랜지스터(562))의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되고, 제4 배선(fourth line)은 트랜지스터(162)(또는 트랜지스터(562))의 게이트 전극에 전기적으로 접속된다. 또한, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극과 트랜지스터(162)(또는 트랜지스터(562))의 소스 및 드레인 전극 중 하나는, 용량 소자(164)(또는 용량 소자(564))의 전극들 중 하나에 전기적으로 접속된다. 제5 배선(fifth line)은 용량 소자(164)(또는 용량 소자(564))의 다른 전극에 전기적으로 접속된다.
여기서는, 트랜지스터(162)(또는 트랜지스터(562))로서, 예를 들어, 상기의 산화물 반도체를 포함하는 트랜지스터가 이용된다. 산화물 반도체를 포함하는 트랜지스터는 극히 낮은 오프 전류를 가진다. 이 때문에, 트랜지스터(162)(또는 트랜지스터(562))를 오프로 함으로써, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극의 전위가 매우 장시간 유지될 수 있다. 용량 소자(164)(또는 용량 소자(564))가 제공되면, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에게 인가되는 전하의 유지와 저장된 데이터의 판독이 용이하게 된다.
트랜지스터(160)(또는 트랜지스터(560)에 관해서는 특별한 제한이 없다는 점에 유의한다. 데이터 판독의 속도 증가의 관점에서는, 예를 들어, 단결정 실리콘을 포함하는 트랜지스터 등의 높은 스위칭 속도를 갖는 트랜지스터를 이용하는 것이 바람직하다.
대안으로서, 도 11b에 나타낸 바와 같이 용량 소자(164)(또는 용량 소자(564))가 제공되지 않는 구조가 이용될 수 있다.
도 11a에 나타낸 반도체 장치는 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극의 전위가 유지될 수 있는 이점을 이용함으로써, 후술되는 바와 같이 데이터를 기입, 저장, 및 판독한다.
우선, 데이터의 기입 및 유지를 설명한다. 우선, 제4 배선의 전위는 트랜지스터(162)(또는 트랜지스터(562))를 온으로 하는 전위에 설정됨으로써, 트랜지스터(162)(또는 트랜지스터(562))가 온으로 된다. 따라서, 제3 배선의 전위가 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극과 용량 소자(164)(또는 용량 소자(564))에 공급된다. 즉, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 미리결정된 전하가 공급된다(즉, 데이터의 기입). 여기서는, 2개의 상이한 전위를 공급하기 위한 전하들(이하, 저전위 공급을 위한 전하를 전하 QL, 고전위 공급을 위한 전하를 전하 QH라고 함) 중 한쪽이 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 공급된다. 축적 용량을 증가시키기 위해 3개 이상의 상이한 전위를 공급하기 위한 전하가 공급될 수도 있다는 점에 유의한다. 그 후, 제4 배선의 전위는 트랜지스터(162)(또는 트랜지스터(562))를 오프로 하는 전위로 설정됨으로써, 트랜지스터(162)(또는 트랜지스터(562))가 오프로 된다. 따라서, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 공급된 전하가 유지된다(즉, 데이터의 유지).
트랜지스터(162)(또는 트랜지스터(562))의 오프 전류는 극히 낮기 때문에, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극의 전하는 장시간 유지된다.
그 다음, 데이터의 판독을 설명한다. 제1 배선에 미리결정된 전위(일정한 전위)를 공급하면서 제5 배선에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 유지된 전하량에 따라 제2 배선의 전위가 변동한다. 이것은, 일반적으로, 트랜지스터(160)(또는 트랜지스터(560))가 n채널 트랜지스터일 때, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 전하 QH가 공급되는 경우의 피상 임계 전압(Vth _H)이, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 전하 QL이 공급되는 경우의 피상 임계 전압(Vth _L)보다 낮기 때문이다. 여기서, 피상 임계 전압이란, 트랜지스터(160)(또는 트랜지스터(560))를 온으로 하는 데 필요한 제5 배선의 전위를 말한다. 따라서, 제5 배선의 전위가 Vth _H와 Vth _L 사이의 중간 전위 V0로 설정됨으로써, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 공급된 전하가 판별될 수 있다. 예를 들어, 기입시에 전하 QH가 공급되는 경우, 제5 배선의 전위가 V0(＞Vth _H)로 설정되면, 트랜지스터(160)(또는 트랜지스터(560))는 온으로 된다. 기입시에, 전하 QL이 공급되는 경우, 제5 배선의 전위가 V0(< Vth _L)로 설정되더라도, 트랜지스터(160)(또는 트랜지스터(560))는 오프로 머문다. 따라서, 저장된 데이터는 제2 배선의 전위에 의해 판독될 수 있다.
메모리 셀을 어레이화하여 이용하는 경우, 소망 메모리 셀의 데이터만이 판독될 필요가 있다는 점에 유의한다. 따라서, 미리결정된 메모리 셀의 데이터는 판독되고 그 외의 메모리 셀의 데이터는 판독되지 않게 하기 위하여, 트랜지스터(160)(또는 트랜지스터(560))가 메모리 셀들 사이에서 병렬로 접속된 경우에는, 데이터 판독의 대상이 아닌 메모리 셀의 제5 배선에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)(또는 트랜지스터(560))를 오프로 하는 전위, 즉, Vth_H보다 낮은 전위가 공급될 수도 있다. 트랜지스터(160)(또는 트랜지스터(560))가 메모리 셀들 사이에서 직렬로 접속된 경우에는, 제5 배선에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)(또는 트랜지스터(560))를 온으로 하는 전위, 즉, Vth_L보다 높은 전위가 공급될 수 있다.
그 다음, 데이터의 재기입을 설명한다. 데이터의 재기입은 전술된 데이터의 기입 및 유지와 유사한 방식으로 실시된다. 즉, 제4 배선의 전위가 트랜지스터(162)(또는 트랜지스터(562))를 온으로 하는 전위로 설정됨으로써, 트랜지스터(162)(또는 트랜지스터(562))가 온으로 된다. 따라서, 제3 배선의 전위(새로운 데이터에 대한 전위)가 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극과 용량 소자(164)(또는 용량 소자(564))에 공급된다. 그 후, 제4 배선의 전위는 트랜지스터(162)(또는 트랜지스터(562))를 오프로 하는 전위로 설정됨으로써, 트랜지스터(162)(또는 트랜지스터(562))가 오프로 된다. 따라서, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에는 새로운 데이터에 대한 전하가 공급된다.
개시된 발명에 따른 반도체 장치에서, 전술된 바와 같은 데이터의 또 다른 기입에 의해 데이터가 직접 재기입될 수 있다. 따라서, 플래쉬 메모리 등에서 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출이 불필요하다. 따라서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 달성될 수 있다.
트랜지스터(162)(또는 트랜지스터(562))의 소스 전극 또는 드레인 전극이 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 가진다는 점에 유의한다. 따라서, 도면에서 트랜지스터(162)(또는 트랜지스터(562))의 소스 전극 또는 드레인 전극이 트랜지스터(160)(또는 트랜지스터(560))의 게이트 전극에 전기적으로 접속되는 부분을 일부 경우에서는 플로팅 게이트부(FG)라고 부른다. 트랜지스터(162)가 오프인 경우, 플로팅 게이트부(FG)는 절연체에 매립된 것으로 간주될 수 있다; 따라서, 플로팅 게이트부(FG)에는 전하가 유지된다. 산화물 반도체를 포함하는 트랜지스터(162)(또는 트랜지스터(562))의 오프 전류의 양은, 실리콘 등을 포함하는 트랜지스터의 오프 전류의 양의 10만 분의 1 이하이다; 따라서, 트랜지스터(162)(또는 트랜지스터(562))의 리크 전류로 인해 플로팅 게이트부(FG)에 축적되는 전하의 소실은 무시할만한 정도이다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)(또는 트랜지스터(562))에 의해, 전력이 공급되지 않는 때에도 데이터를 저장할 수 있는 비휘발성 기억 장치가 달성될 수 있다.
예를 들어, 실온(25℃)에서 트랜지스터(162)(또는 트랜지스터(562))의 오프 전류가 10zA(1zA(젭토암페어)는 1×10-21 A임) 이하이고 용량 소자(164)(또는 용량 소자(564))의 용량이 약 10 fF인 경우, 데이터는 104초 이상 저장될 수 있다. 물론, 저장 시간은 트랜지스터 특성 및 용량에 의존한다.
또한, 그 경우, 종래의 플로팅 게이트형 트랜지스터에서 발생하는 게이트 절연막(터널링 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래부터 문제로 여겨져 왔던, 플로팅 게이트로의 전자의 주입에 기인한 게이트 절연막의 열화를 피할 수 있다. 이것은, 원리상 기입 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 데이터의 기입이나 소거에 필요한 고전압이 필요하지 않다.
도 11a에 나타낸 반도체 장치에 포함되는 트랜지스터 등의 구성요소는, 도 11c에 도시된 바와 같이 저항과 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 11c에서는, 트랜지스터(160)(또는 트랜지스터(560)) 및 용량 소자(164)(또는 용량 소자(564))가, 각각, 저항 및 용량 소자를 포함하는 것으로 간주된다. R1과 C1은, 각각, 용량 소자(164)(또는 용량 소자(564))의 저항과 용량을 나타낸다. 저항(R1)은, 용량 소자(164)(또는 용량 소자(564))에 포함된 절연층에 의존하는 저항에 대응한다. R2와 C2는, 각각, 트랜지스터(160)(또는 트랜지스터(560))의 저항과 용량을 나타낸다. 저항(R2)은 트랜지스터(160)(또는 트랜지스터(560))가 온 일때 게이트 절연층에 의존하는 저항에 대응한다. 용량(C2)은 소위 게이트 용량(게이트 전극과 소스 전극이나 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량에 대응한다.
트랜지스터(162)(또는 트랜지스터(562))가 오프인 경우의 소스 전극과 드레인 전극의 사이의 저항값(실효 저항이라고도 함)을 ROS라 할 경우, 트랜지스터(162)(또는 트랜지스터(562))의 게이트 리크(gate leakage)가 충분히 작고 R1 및 R2가 관계 R1≥ROS와 R2≥ROS를 만족하는 조건 하에서, 전하 유지 기간(데이터 유지 기간이라고 함)은 주로 트랜지스터(162)(또는 트랜지스터(562))의 오프 전류에 의해 결정된다.
반면, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)(또는 트랜지스터(562))의 오프 전류가 충분히 작더라도 유지 기간을 충분히 확보하는 것이 어렵다. 이것은, 트랜지스터(162)(또는 트랜지스터(562))의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극의 사이에서 발생되는 리크 전류)가 크기 때문이다. 따라서, 본 실시형태에서 개시된 반도체 장치에서는 상기 관계가 만족되는 것이 바람직하다고 말할 수 있다.
C1과 C2는, 관계 C1≥C2를 만족하는 것이 바람직하다. 이것은, C1이 크다면, 제5 배선에 의해 플로팅 게이트부(FG)의 전위가 제어될 때, 제5 배선의 전위가 효율적으로 플로팅 게이트부(FG)에 공급될 수 있어서, 제5 배선에 공급되는 전위들(예를 들어, 판독시의 전위와 비-판독시의 전위) 사이의 차가 작게 유지될 수 있기 때문이다.
상기 관계가 만족되면, 더욱 바람직한 반도체 장치가 달성될 수 있다. R1 및 R2는, 트랜지스터(160)(또는 트랜지스터(560))의 게이트 절연층과 용량 소자(164)(또는 용량 소자(564))의 게이트 절연층에 의해 제어된다는 점에 유의한다. 동일한 관계가 C1 및 C2에 적용된다. 따라서, 상기 관계를 만족시키도록 게이트 절연층의 재료, 두께 등이 적절히 설정되는 것이 바람직하다.
본 실시형태에서 설명되는 반도체 장치에서, 플로팅 게이트부(FG)가 플래쉬 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 갖지만, 본 실시형태의 플로팅 게이트부(FG)는 플래쉬 메모리 등의 플로팅 게이트와는 본질적으로 다른 특징을 가진다. 플래쉬 메모리의 경우, 제어 게이트에 인가되는 전압이 높기 때문에, 그 전위가 인접 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위하여 셀들 사이에 적절한 간격을 유지하는 것이 필요하다. 이것은 반도체 장치의 집적도 증가를 저해하는 요인들 중 하나이다. 이 요인은, 고전계 인가에 의해 터널링 전류가 발생한다는 플래쉬 메모리의 기본 원리에 기인하는 것이다.
대조적으로, 본 실시형태에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하며, 전술된 터널링 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래쉬 메모리와는 달리, 전하 주입을 위한 고전계가 불필요하다. 따라서, 인접 셀에 미치는 제어 게이트로부터의 고전계의 영향을 고려할 필요가 없고, 이것은 집적도 증가를 용이하게 한다.
또한, 본 실시형태에 따른 반도체 장치는, 고전계가 불필요하고 대형의 주변 회로(예를 들어, 승압 회로)가 불필요하다는 점에서도, 플래쉬 메모리에 비해 이점을 가진다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 가장 높은 전압(메모리 셀의 단자들에 동시에 인가되는 최고 전위와 최저 전위 사이의 차이)은, 2 단계(1 비트)의 데이터가 기입되는 경우 각각의 메모리 셀에서, 5 V 이하, 바람직하게는 3 V 이하이다.
용량 소자(164)(또는 용량 소자(564))에 포함된 절연층의 비유전율 εr1이 트랜지스터(160)(또는 트랜지스터(560))에 포함된 절연층의 비유전율 εr2와 상이한 경우, 용량 소자(164)(또는 용량 소자(564))에 포함된 절연층의 면적인 S1과 트랜지스터(160)(또는 트랜지스터(560))의 게이트 용량을 형성하는 절연층의 면적인 S2가, 2ㆍS2는 S1 이상(바람직하게는, S2는 S1 이상)을 만족하면서, C1이 C2 이상으로 용이하게 될 수 있다. 즉, 용량 소자(164)(또는 용량 소자(564))에 포함된 절연층의 면적을 줄이면서 C1을 C2 이상으로 용이하게 할 수 있다. 구체적으로는, 예를 들어, 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막, 또는 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막과 산화물 반도체로 형성된 막의 적층이 용량 소자(164)(또는 용량 소자(564))에 포함되는 절연층에 이용되면, εr1을 10 이상, 바람직하게는 15 이상으로 설정할 수 있고, 게이트 용량을 형성하는 절연층에 대해 산화 실리콘을 이용하면, εr2를 3 내지 4로 설정할 수 있다.
이러한 구조의 조합은, 개시된 발명에 따른 반도체 장치의 집적도를 증가시키는 것을 가능하게 한다.
반도체 장치의 저장 용량을 증가시키기 위하여 집적도의 증가 외에도, 다단계 기술이 이용될 수 있다는 점에 유의한다. 예를 들어, 하나의 메모리 셀에 3단계 이상의 데이터를 기입함으로써, 2 단계의 데이터가 기입되는 경우에 비해 저장 용량이 증가될 수 있다. 예를 들어, 저전위를 공급하는 전하 QL과 고전위를 공급하는 전하 QH 와는 상이한 전하 Q를 제1 트랜지스터의 게이트 전극에 가함으로써 다단계 기술이 달성될 수 있다. 이 경우, F2가 충분히 작지 않은 회로 구성을 이용하더라도 충분한 저장 용량을 확보할 수 있다.
상기 설명에서는 전자가 다수 캐리어인 n-채널 트랜지스터가 이용되었지만, n-채널 트랜지스터 대신해 정공이 다수 캐리어인 p-채널 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다는 점에 유의한다.
전술된 바와 같이, 본 실시형태에 따른 반도체 장치는 집적도의 증가에 적합하다. 본 발명의 한 실시형태에 따르면, 배선이 공유되고 컨택트 면적이 줄어든다; 따라서, 집적도가 더욱 증가될 수 있는 반도체 장치가 제공될 수 있다는 점에 유의한다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태에서 설명된 반도체 장치의 응용예를 설명한다. 구체적으로는, 상기 실시형태에서 설명된 반도체 장치가 매트릭스로 배열된 반도체 장치의 예를 설명한다.
도 12는 (m×n) 비트의 축적 용량을 갖는 반도체 장치의 회로도의 예이다.
본 발명의 한 실시형태에 따른 반도체 장치는, m개(m은 2이상의 정수)의 신호선(S)과, m개의 워드선(WL)과, n개(n는 2이상의 정수)의 비트선(BL)과, k개(k는 n미만의 자연수)의 소스선(SL)과, m개(행)(세로 방향)×n개(열)(가로 방향)의 매트릭스로 배치된 메모리 셀(1100)을 포함하는 메모리 셀 어레이; 및 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 상기 실시형태에서 설명된 구성(도 11a에 나타낸 구성)이 메모리 셀(1100)에 적용된다.
각 메모리 셀(1100)은, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함한다. 각 메모리 셀(1100)에서, 제1 트랜지스터의 게이트 전극, 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되고, 소스선(SL)과 제1 트랜지스터의 소스 전극(소스 영역)은 서로 전기적으로 접속된다. 또한, 비트선(BL), 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나, 및 제1 트랜지스터의 드레인 전극은 서로 전기적으로 접속된다. 워드선(WL)과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다. 신호선(S)과 제2 트랜지스터의 게이트 전극은 서로 전기적으로 접속된다. 즉, 소스선(SL)은 도 11a에 나타낸 구성에서 제1 배선에 대응하고, 비트선(BL)은 제2 배선 및 제3 배선에 대응하며, 신호선(S)은 제4 배선에 대응하고, 워드선(WL)은 제5 배선에 대응한다.
도 12에 나타낸 메모리 셀 어레이에서, 비트선(BL), 소스선(SL), 워드선(WL), 및 신호선(S)은 매트릭스 배열을 형성한다. 비트선(BL) 중 하나에, 동일한 열에 배치된 m개 메모리 셀(1100)이 접속된다. 또한, 워드선(WL) 중 하나와 신호선(S) 중 하나에는 동일한 행에 배치된 n개의 메모리 셀(1100)이 접속된다. 또한, 소스선(SL)의 개수는 비트선(BL)의 개수보다 작다; 따라서, 적어도 상이한 비트선(BL)에 접속된 메모리 셀(1100)을 포함하는 복수의 메모리 셀이 소스선들 중 하나에 접속할 필요가 있다. 즉, j개의 메모리 셀(1100)(j는 (m+1)이상 (m×n)이하의 정수)이 소스선(SL) 중 하나에 접속된다. 소스선(SL) 중 하나에 접속된 복수의 메모리 셀(1100)에 포함된 제1 트랜지스터의 소스 영역은 동일층에 형성된다는 점에 유의한다. 소스선(SL)은 복수의 비트선(BL)에 대해 한 개의 비율로 배치(즉, (n/k)는 정수)되는 것이 바람직하다는 점에 유의한다. 그 경우, 동일한 수의 메모리 셀(1100)이 각각의 소스선(SL)에 접속된다면, (m×n/k)개의 메모리 셀(1100)이 소스선(SL) 중 하나에 접속된다. 구체적으로는, 예를 들어, 도 13에 나타낸 평면 레이아웃이 이용될 수 있다. 도 13에서, 소스선(SL)은 영역(180)에 대응하는 영역에 제공되고, 컨택트 영역(182)의 금속 화합물 영역(124)에 전기적으로 접속된다는 점에 유의한다.
도 12 및 도 13에 나타낸 메모리 셀 어레이에서와 같이, 메모리 셀(1100) 중 하나를 다른 메모리 셀에 접속하는 소스선(SL) 중 하나는 적어도 상이한 비트선(BL)에 접속된 메모리 셀을 포함하는 복수의 메모리 셀(1100)에 접속되어 소스선(SL)의 개수를 비트선(BL)의 개수보다 작게 함으로써, 소스선의 개수는 충분히 작게 될 수 있다; 따라서, 반도체 장치의 집적도가 증가될 수 있다.
비트선(BL)은 제1 구동 회로(1111)에 전기적으로 접속된다. 소스선(SL)은 제2 구동 회로(1112)에 전기적으로 접속된다. 신호선(S)은 제3 구동 회로(1113)에 전기적으로 접속된다. 워드선(WL)은 제4 구동 회로(1114)에 전기적으로 접속된다. 여기서, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114)는 별개로 제공된다; 그러나, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 구동 회로가 대안으로서 이용될 수도 있다.
그 다음, 기입 동작 및 판독 동작을 설명한다. 도 14는 도 12에 나타낸 반도체 장치의 기입 동작 및 판독 동작의 타이밍도의 예이다.
여기서는 간소화를 위해 2행×2열의 메모리 셀 어레이의 반도체 장치의 동작을 설명할 것이지만, 개시된 발명은 이것으로 한정되지 않는다.
제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로의 데이터 기입과, 제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로부터의 데이터 판독을 설명한다. 이하의 설명에서는, 메모리 셀(1, 1)에 기입되는 데이터가 "1"이고 메모리 셀(1, 2)에 기입되는 데이터는 "0"인 것으로 가정한다는 점에 유의한다.
우선, 기입 동작을 설명한다. 제1 행의 신호선 S(1)에 전위 V1이 공급되어 제1 행의 제2 트랜지스터들을 온으로 한다. 또한, 제2 행의 신호선 S(2)에 전위 0 V가 공급되어 제2 행의 제2 트랜지스터들을 오프로 한다.
또한, 제1 열의 비트선 BL(1)에 전위 V2가 공급되고, 제2 열의 비트선 BL(2)에 전위 0 V가 공급된다.
그 결과, 메모리 셀(1, 1)의 플로팅 게이트부(FG)와 메모리 셀(1, 2)의 플로팅 게이트부(FG)에는 각각 전위 V2와 전위 0V가 공급된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 그 다음, 제1 행의 신호선 S(1)의 전위는 0 V로 설정되어 제1 행의 제2 트랜지스터들을 오프로 한다. 따라서, 기입이 완료된다. 전위 V2는 전위 V1과 실질적으로 동일하거나 전위 V1 이하인 것이 바람직하다.
제1 행의 워드선 WL(1)과 제2 행의 워드선 WL(2)은 기입 동작 동안에 전위 0 V이라는 점에 유의한다. 기입의 종료시에, 제1 열의 비트선 BL(1)의 전위가 변하기 전에, 제1 행의 신호선 S(1)의 전위가 0 V에 설정된다. 기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"이 기입된 경우에는 Vw0이고, 데이터 "1"이 기입된 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항을 변화시키는, 워드선(WL)에 접속된 단자의 전압을 말한다. 여기서, 관계 Vw0＞0＞Vw1을 만족한다는 점에 유의한다.
그 다음, 판독 동작을 설명한다. 여기서, 도 15에 나타낸 판독 회로는 비트선(BL)에 전기적으로 접속된다.
우선, 제1 행의 워드선 WL(1)에 전위 0V가 인가되고, 제2 행의 워드선 WL(2)에 전위 VL이 인가된다. 전위 VL은 임계 전압 Vw1보다 낮다. 워드선 WL(1)이 전위 0V이면, 제1 행에서, 데이터 "0"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 되고, 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 온으로 된다. 워드선 WL(2)이 전위 VL이면, 제2 행에서, 데이터 "0" 또는 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 된다.
그 결과, 비트선 BL(1)과 소스선(SL) 사이의 메모리 셀(1, 1)의 제1 트랜지스터가 온으로 되어 저저항을 갖게 되고, 비트선 BL(2)과 소스선 SL(1) 사이의 메모리 셀(1, 2)의 제1 트랜지스터는 오프로 되어 고저항을 갖게 된다. 비트선 BL(1)과 비트선 BL(2)에 접속된 판독 회로는, 비트선들 사이의 저항차에 기초하여 데이터를 판독할 수 있다.
판독 동작 동안에, 신호선 S(1)에는 전위 0 V가 공급되고 신호선 S(2)에는 전위 VL이 공급되어, 모든 제2 트랜지스터들을 오프로 한다는 점에 유의한다. 제1 행의 플로팅 게이트부(FG)의 전위는 0 V 또는 V2이다; 따라서, 신호선 S(1)의 전위를 0 V로 설정함으로써 모든 제2 트랜지스터들이 오프로 될 수 있다. 한편, 워드선 WL(2)에 전위 VL이 인가되면, 제2 행의 플로팅 게이트부(FG)의 전위는 데이터 기입 직후의 전위보다 낮다. 따라서, 제2 트랜지스터가 온으로 되는 것을 방지하기 위하여, 신호선 S(2)을 워드선 WL(2)와 같이 저전위를 갖게 한다(즉, 신호선 S(2)의 전위가 전위 VL로 설정된다). 즉, 데이터가 판독되지 않는 행의 신호선(S)과 워드선(WL)의 전위는 동일한 저전위(전위 VL)로 설정된다. 따라서, 모든 제2 트랜지스터가 오프로 될 수 있다.
그 다음, 판독 회로로서 도 15에 나타낸 회로가 이용되는 경우의 출력 전위를 설명한다. 도 15에 나타낸 판독 회로에서, 비트선(BL)은, 판독 인에이블 신호(RE 신호)에 의해 제어되는 스위칭 소자를 통해, 클록형 인버터와, 전위 V1이 공급되는 배선에 다이오드-접속된 트랜지스터에 접속된다. 또한, 소스선(SL)에는 고정된 전위(예를 들어, 0V)가 공급된다. 비트선 BL(1)과 소스선(SL) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 공급되고 출력 D(1)은 신호 하이(High)이다. 비트선 BL(2)과 소스선(SL) 사이의 저항은 높기 때문에, 클록형 인버터에는 고전위가 공급되고 출력 D(2)는 신호 로우(Low)이다.
동작 전위의 예로서, V1=2 V, V2=1.5 V, VH=2 V, 및 VL=-2 V이다.
그 다음, 전술된 기입 동작과는 상이한 기입 동작을 설명한다. 기입될 데이터는 전술된 기입 동작에서의 데이터와 동일하다. 도 16은 기입 동작 및 판독 동작의 타이밍도의 예이다.
도 14의 타이밍도에 기초한 기입 동작(즉, 제1행으로의 기입)에서는, 기입시의 워드선 WL(2)의 전위가 전위 0 V로 설정된다; 따라서, 예를 들어, 메모리 셀(2, 1) 또는 메모리 셀(2, 2)에 기입된 데이터가 데이터 "1"인 경우에는, 비트선 BL(1)과 비트선 BL(2) 사이에는 정상 전류가 흐른다. 이것은, 제1행으로의 기입시에는, 제2행의 메모리 셀들 내의 제1 트랜지스터들이 온으로 됨으로써, 비트선 BL(1)과 비트선 BL(2)가 소스선을 통해 저저항에 접속되기 때문이다. 도 16에 나타낸 기입 동작에서, 이러한 정상 전류는 발생하기 어렵다.
우선, 제1 행의 신호선 S(1)에 전위 V1이 공급되어 제1 행의 제2 트랜지스터들을 온으로 한다. 또한, 제2 행의 신호선 S(2)에 전위 0V가 공급되어 제2 행의 제2 트랜지스터들을 오프로 한다.
또한, 제1 열의 비트선 BL(1)에 전위 V2가 공급되고, 제2 열의 비트선 BL(2)에 전위 0V가 공급된다.
그 결과, 메모리 셀(1, 1)의 플로팅 게이트부(FG)와 메모리 셀(1, 2)의 플로팅 게이트부(FG)에는 각각 전위 V2와 전위 0V가 공급된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 그 다음, 제1 행의 신호선 S(1)의 전위는 0 V로 설정되어 제1 행의 제2 트랜지스터들을 오프로 한다. 따라서, 기입이 완료된다.
기입 동작 동안에 제1 행의 워드선 WL(1)은 전위 0 V이고 제2 행의 워드선 WL(2)은 전위 VL이라는 점에 유의한다. 제2 행의 워드선 WL(2)이 전위 VL이면, 제2 행에서, 데이터 "0" 또는 데이터 "1"이 저장되어 있는 메모리 셀들의 제1 트랜지스터들은 오프로 된다. 또한, 기입 동작 동안에 소스선(SL)에는 전위 V2가 공급된다. 모든 기입된 데이터가 데이터 "0"인 경우, 전위 0V가 소스선에 공급될 수도 있다.
기입의 종료시에, 제1 열의 비트선 BL(1)의 전위가 변하기 전에, 제1 행의 신호선 S(1)의 전위가 0 V로 설정된다. 기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"이 기입된 경우에는 Vw0이고, 데이터 "1"이 기입된 경우에는 Vw1이다. 여기서, 관계 Vw0＞0＞Vw1을 만족한다.
기입 동작에서, 데이터가 기입되지 않는 행(이 경우에는, 제2 행)의 메모리 셀들의 제1 트랜지스터들은 오프이다. 이 점에서, 데이터가 기입되는 행만이 비트선과 소스선 사이의 정상 전류의 문제를 가진다. 데이터가 기입되는 행의 메모리 셀들에 데이터 "0"이 기입되는 경우, 그 메모리 셀들 내의 제1 트랜지스터들은 오프로 된다; 따라서, 정상 전류의 문제는 생기지 않는다. 대조적으로, 데이터가 기입되는 행의 메모리 셀들에 데이터 "1"이 기입되는 경우, 그 메모리 셀들 내의 제1 트랜지스터들은 온으로 된다; 따라서, 소스선(SL)과 비트선(BL)(이 경우에는, 비트선 BL(1)) 사이에 전위차가 존재한다면, 정상 전류가 발생한다. 소스선(SL)의 전위를 비트선 BL(1)의 전위 V2와 같게 함으로써, 비트선과 소스선의 사이의 정상 전류가 방지될 수 있다.
전술된 바와 같이, 기입시의 정상 전류의 발생은 기입 동작에 의해 방지될 수 있다. 즉, 기입 동작시에 소비되는 전력이 충분히 억제될 수 있다.
판독 동작은 전술된 판독 동작과 유사한 방식으로 실시된다는 점에 유의한다.
도 12에 나타낸 반도체 장치로서, 오프 전류가 극히 낮은 산화물 반도체를 포함하는 반도체 장치가 이용됨으로써, 저장된 데이터가 극히 장시간 유지될 수 있다. 즉, 리프레쉬 동작이 불필요해지거나 리프레쉬 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 때에도 저장된 데이터가 장기간 유지될 수 있다.
또한, 도 12에 나타낸 반도체 장치에서는, 데이터의 기입에 고전압이 필요하지 않고, 소자의 열화의 문제도 없다. 따라서, 도 12에 나타낸 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 기입 횟수에 관한 제약을 갖지 않는다; 따라서, 그 신뢰성이 극적으로 향상된다. 또한, 트랜지스터의 온 또는 오프 스위칭에 의해 데이터가 기입됨으로써, 고속 동작이 용이하게 달성될 수 있다. 또한, 데이터 소거를 위한 동작이 필요하지 않다.
산화물 반도체가 아닌 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있다; 따라서, 산화물 반도체를 포함하는 트랜지스터와 조합되면, 반도체 장치는 충분히 고속으로 동작(예를 들어, 데이터 판독 동작)을 실시할 수 있다. 또한, 산화물 반도체가 아닌 재료를 포함하는 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(예를 들어, 논리 회로, 구동 회로 등)가 양호하게 달성될 수 있다.
반도체 장치가 산화물 반도체가 아닌 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 반도체 장치는 신규한 특징을 가질 수 있다.
또한, 도 12에 나타낸 반도체 장치에서, 메모리 셀당 배선수가 저감될 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 저장 용량이 증가될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 임의의 실시형태에서 설명된 반도체 장치가 전자 장치에 적용되는 경우를 도 17a 내지 도 17f를 참조하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 또는 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임 콘솔, 오디오 플레이어 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 및 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 장치에, 상기의 반도체 장치가 적용되는 경우를 설명한다.
도 17a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 노트북 퍼스널 컴퓨터이다. 상기 임의의 실시형태에서 설명된 반도체 장치가 하우징(701) 및 하우징(702) 중 적어도 하나에 제공된다. 결과적으로, 노트북 퍼스널 컴퓨터는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
도 17b는 휴대 정보 단말기(PDA; personal digital assistant)이다. 본체(711)에는, 표시부(713), 외부 인터페이스(715), 및 조작 버튼(714) 등이 제공된다. 또한, 휴대 정보 단말기 등을 작동하기 위한 스타일러스(712)도 역시 제공된다. 본체(711)에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 휴대 정보 단말기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
도 17c는 전자 페이퍼를 포함하는 전자서적 리더(720)이다. 전자서적 리더는, 2개의 하우징, 하우징(721) 및 하우징(723)을 가진다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 제공된다. 하우징(721) 및 하우징(723)은 경첩(737)에 의해 접속되고, 경첩(737)을 따라 개방 및 폐쇄될 수 있다. 또한, 하우징(721)에는 전원 스위치(731), 조작 키(733), 스피커(735) 등이 제공된다. 하우징(721) 및 하우징(723) 중 적어도 하나에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 전자서적 리더는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
도 17d는 2개의 하우징, 하우징(740) 및 하우징(741)을 포함하는 휴대 전화기이다. 또한, 도 17d에 나타낸 바와 같이 전개된 상태의 하우징(740 및 741)은, 하나가 다른 하나 위에 겹치도록 슬라이딩함으로써 이동될 수 있다; 따라서, 휴대 전화기의 크기가 줄어들 수 있고, 이것은 휴대 전화기를 휴대에 적합하게 한다. 하우징(741)에는, 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 장치(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는, 휴대 전화기를 충전하기 위한 태양전지(solar cell, 749), 외부 메모리 슬롯(750) 등이 제공된다. 또한, 안테나가 하우징(741) 내에 통합된다. 하우징(740) 및 하우징(741) 중 적어도 하나에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 휴대 전화기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
도 17e는, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 본체(761)에는, 상기 임의의 실시형태에서 설명된 반도체 장치가 제공된다. 결과적으로, 디지털 카메라는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
도 17f는 하우징(771), 표시부(773), 및 지지대(775) 등을 포함하는 텔레비전 장치(770)이다. 텔레비전 장치(770)는 하우징(771)의 조작 스위치 또는 별도의 리모콘(780)에 의해 작동될 수 있다. 상기 임의의 실시형태에서 설명된 반도체 장치가 하우징(771)과 리모콘(780)에 탑재된다. 결과적으로, 텔레비전 장치는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 충분히 저감된 전력 소비와 함께 데이터를 장시간 저장할 수 있다.
따라서, 상기 임의의 실시형태에 따른 반도체 장치가 본 실시형태에서 설명된 전자 장치들에 탑재된다. 따라서, 낮은 전력 소비를 갖는 전자 장치가 달성될 수 있다.
[예 1]
이 예에서는, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 측정함으로써 얻어진 결과를 설명한다.
우선, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는 매우 낮다는 사실을 고려하여, 충분히 넓은 1m의 채널폭(W)을 갖는 트랜지스터가 준비되었고, 그 트랜지스터의 오프 전류가 측정되었다. 도 18은 1m의 채널폭(W)을 갖는 트랜지스터의 오프 전류를 측정함으로써 얻어진 결과를 도시한다. 도 18에서, 횡축은 게이트 전압(VG)을 나타내고, 종축은 드레인 전류(ID)를 나타낸다. 드레인 전압(VD)이 +1 V 또는 +10 V이고 게이트 전압(VG)이 -5 V 내지 -20 V의 범위에 있는 경우, 트랜지스터의 오프 전류는, 검출 한계인 1×10-12 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류(여기서는, 채널폭의 마이크로미터(㎛)당 전류)는 1 aA/㎛ (1×10-18 A/㎛) 이하인 것을 알 수 있었다.
그 다음, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 더 정확히 측정함으로써 얻어진 결과를 설명한다. 전술된 바와 같이, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는, 측정 장비의 검출 한계인 1×10-12 A 이하인 것을 알 수 있었다. 여기서, 특성 평가용 소자를 이용하여, 더욱 정확한 오프 전류값(상기 측정에서 측정 장비의 검출 한계 이하의 값)을 측정함으로써 얻어진 결과를 설명한다.
우선, 전류 측정 방법에서 이용되는 특성 평가용 소자를 도 19를 참조하여 설명한다.
도 19의 특성 평가용 소자에서, 3개의 측정 시스템(800)이 병렬로 접속된다. 측정 시스템(800)은, 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 트랜지스터(804, 805, 및 806) 각각으로서, 고순도화된 산화물 반도체를 포함하는 트랜지스터가 이용되었다.
측정 시스템(800)에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 하나, 및 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는, (전위 V2를 공급하는) 전원에 접속된다. 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 다른 하나, 및 트랜지스터(805)의 게이트 단자는 서로 접속된다. 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 트랜지스터(806)의 게이트 단자는, (전위 V1을 공급하는) 전원에 접속된다. 트랜지스터(805)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나는 서로 접속되고, 그 노드는 출력 단자(Vout)로서 역할한다.
트랜지스터(804)의 게이트 단자에는, 트랜지스터(804)를 온으로 할지 또는 오프로 할지를 제어하는 전위(Vext_b2)가 공급된다. 트랜지스터(808)의 게이트 단자에는, 트랜지스터(808)를 온으로 할지 또는 오프로 할지를 제어하는 전위(Vext_b1)가 공급된다. 출력 단자로부터는 전위(Vout)가 출력된다.
그 다음, 특성 평가용 소자를 이용한 전류 측정 방법을 설명한다.
우선, 오프 전류를 측정하기 위해 전위차를 인가하는 초기화 기간을 간략하게 설명한다. 초기화 기간에서, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온으로 하는 전위(Vext_b1)가 입력되고, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나에 접속된 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 다른 단자, 및 트랜지스터(805)의 게이트 단자에 접속된 노드)인 노드 A에는 전위(V1)이 인가된다. 여기서, 전위(V1)는, 예를 들어, 고전위이다. 트랜지스터(804)는 오프로 유지된다.
그 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프로 하는 전위(Vext_b1)가 입력됨으로써, 트랜지스터(808)가 오프로 된다. 트랜지스터(808)가 오프로 된 후, 전위(V1)는 저전위로 설정된다. 트랜지스터(804)는 여전히 오프이다. 전위(V2)는 전위(V1)와 동일한 전위로 설정된다. 따라서, 초기화 기간이 종료된다. 초기화 기간이 종료하면, 노드 A와 트랜지스터(804)의 소스 전극 및 드레인 전극 중 하나 사이에 전위차가 발생된다. 또한, 노드 A와 트랜지스터(808)의 소스 전극 및 드레인 전극 중 다른 하나 사이에 전위차가 발생된다. 따라서, 트랜지스터(804) 및 트랜지스터(808)를 통해 소량의 전하가 흐른다. 즉, 오프 전류가 흐른다.
그 다음, 오프 전류의 측정 기간을 간략하게 설명한다. 측정 기간에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나의 전위(즉, 전위 V2), 및 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나의 전위(즉, 전위 V1)는 저전위로 고정된다. 한편, 측정 기간에서 노드 A의 전위는 고정되지 않는다(노드 A는 플로팅 상태에 있음). 따라서, 트랜지스터(804)를 통해 전하가 흐르고, 노드 A에 저장된 전하량은 시간의 경과에 따라 변한다. 또한, 노드 A에 유지된 전하량이 변함에 따라, 노드 A의 전위가 변한다. 또한, 출력 단자의 출력 전위(Vout)도 변한다.
도 20은, 전위차가 발생되는 초기화 기간, 및 그 후의 측정 기간에서, 전위들 사이의 관계의 세부사항(타이밍도)을 도시한다.
초기화 기간에서, 우선, 전위(Vext_b2)는 트랜지스터(804)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V2, 즉, 저전위(VSS)가 된다. 그 후, 전위(Vext_b2)가 트랜지스터(804)를 오프로 하는 전위(저전위)로 설정됨으로써, 트랜지스터(804)가 오프로 된다. 그 다음, 전위(Vext_b1)가 트랜지스터(808)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V1, 즉, 고전위(VDD)가 된다. 그 후, 전위(Vext_b1)가 트랜지스터(808)를 오프로 하는 전위에 설정된다. 따라서, 노드 A는 플로팅 상태가 되고, 초기화 기간이 종료된다.
후속하는 측정 기간에서, 전위(V1) 및 전위(V2)는, 노드 A에 전하가 유입되는 전위 또는 노드 A로부터 전하가 유출되는 전위로 설정된다. 여기서, 전위(V1) 및 전위(V2)는 저전위(VSS)이다. 출력 전위(Vout)를 측정하는 타이밍에서, 출력 회로를 동작시킬 필요가 있다; 따라서, 일부 경우에는 V1이 고전위(VDD)에 일시적으로 설정된다는 점에 유의한다. V1이 고전위(VDD)인 기간은, 측정에 영향을 주지 않도록 단기간으로 설정된다.
전술된 바와 같이 전위차를 생성하고 측정 기간이 개시되면, 노드 A에 유지된 전하량이 시간의 경과에 따라 변하고, 그에 따라 노드 A의 전위가 변한다. 이것은, 트랜지스터(805)의 게이트 단자의 전위가 변하고, 출력 단자의 출력 전위(Vout)도 시간의 경과에 따라 변한다는 것을 의미한다.
얻어진 출력 전위(Vout)에 기초하여 오프 전류를 계산하는 방법을 이하에 설명한다.
오프 전류가 계산되기 이전에, 노드 A의 전위(VA)와 출력 전위(Vout) 사이의 관계를 구함으로써, 출력 전위(Vout)에 기초하여 노드 A의 전위(VA)를 구할 수 있다. 전술된 관계로부터, 노드 A의 전위 (VA)는 다음과 같은 수학식에 의해 출력 전위(Vout)의 함수로서 표현될 수 있다.
Figure 112012070851479-pct00001
노드 A의 전하(Q A)는, 노드 A의 전위(V A), 노드 A에 접속된 용량(C A), 및 상수(const)를 이용하여 다음과 같은 수학식으로 표현된다. 여기서, 노드 A에 접속된 용량(CA)은, 용량 소자(802)의 용량 및 다른 용량의 합이다.
Figure 112012070851479-pct00002
노드 A의 전류(IA)는, 노드 A로 유입되는 전하(또는 노드 A로부터 유출되는 전하)의 시간 미분이기 때문에, 노드 A의 전류(IA)는 다음과 같은 수학식으로 표현된다.
Figure 112012070851479-pct00003
이런 방식으로, 노드 A에 접속된 용량(CA)과 출력 단자의 출력 전위(Vout)로부터 노드 A의 전류(IA)를 구할 수 있다.
전술된 방법에 의해, 오프 상태에 있는 트랜지스터의 소스와 드레인 사이에 흐르는 리크 전류(오프 전류)를 계산할 수 있다.
본 예에서는, 10 μm의 채널 길이(L)와 50 μm의 채널폭(W)을 갖는 트랜지스터(804), 트랜지스터(805), 및 트랜지스터(806), 및 트랜지스터(808)가, 고순도화한 산화물 반도체가 이용하여 제조되었다. 병렬로 배치된 측정 시스템(800)에서, 용량 소자(802)의 용량은, 100 fF, 1 pF, 3 pF였다.
본 예에 따른 측정에서, VDD는 5 V였고, VSS는 0 V였다는 점에 유의한다. 측정 기간에서, 전위(V1)은 기본적으로 VSS로 설정되었고 10초 내지 300초마다 100 msec 동안만 VDD로 설정되어, Vout을 측정했다. 또한, 소자를 통해 흐르는 전류 I의 계산에 이용된 Δt는 약 30000초였다.
도 21은 전류 측정시에 출력 전위(Vout)와 경과 시간(Time) 사이의 관계를 도시한다. 도 21에서 알 수 있는 바와 같이, 전위는 시간에 따라 변한다.
도 22는 상기 전류 측정에서 계산된 실온(25℃)에서의 오프 전류를 도시한다. 도 22는 소스-드레인 전압(V)과 오프 전류(I) 사이의 관계를 도시한다는 점에 유의한다. 도 22에 따르면, 소스-드레인 전압이 4 V일 때 오프 전류는 약 40 zA/㎛ 였다. 또한, 소스-드레인 전압이 3.1 V일 때 오프 전류는 10 zA/㎛ 이하였다. 1 zA는 10-21 A와 같다는 점에 유의한다.
또한, 도 23은 상기 전류 측정에서 계산된, 온도가 85℃일 때의 오프 전류를 도시한다. 도 23은 온도가 85℃일 때 소스-드레인 전압(V)과 오프 전류(I) 사이의 관계를 도시한다. 도 23에 따르면, 소스-드레인 전압이 3.1 V일 때 오프 전류는 100 zA/㎛ 이하였다.
전술된 바와 같이, 본 예에 따르면, 고순도화된 산화물 반도체를 포함하는 트랜지스터에서는 오프 전류가 충분히 낮을 수 있다는 것을 확인하였다.
[예 2]
개시된 발명의 한 실시형태에 따라 반도체 장치가 데이터를 재기입할 수 있는 횟수가 조사되었다. 이 예에서는, 도 24를 참조하여 조사 결과를 설명한다.
조사에 이용된 반도체 장치는, 도 11a에 나타낸 회로 구성을 갖는 반도체 장치이다. 여기서, 트랜지스터(162)에 대응하는 트랜지스터에 대해서는 산화물 반도체가 이용되었고, 용량 소자(164)에 대응하는 용량 소자로서는, 0.33 pF의 용량을 갖는 용량 소자가 이용되었다.
조사는, 초기의 메모리 윈도우폭과, 데이터의 저장 및 기입이 미리결정된 수만큼 반복된 후의 메모리 윈도우폭을 비교함으로써 실시되었다. 도 11a의 제3 배선에 대응하는 배선에 0 V 또는 5 V를 인가하고 제4 배선에 대응하는 배선에 0 V 또는 5 V를 인가함으로써, 데이터가 저장 및 기입되었다. 제4 배선에 대응하는 배선의 전위가 0 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터(기입용 트랜지스터)는 오프로 된다; 따라서, 플로팅 게이트부(FG)에 인가된 전위는 유지된다. 제4 배선에 대응하는 배선의 전위가 5 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터는 온으로 된다; 따라서, 제3 배선에 대응하는 배선의 전위가 플로팅 게이트부(FG)에 공급된다.
메모리 윈도우폭은 메모리 장치의 특성 지표들 중 하나이다. 여기서, 메모리 윈도우폭이란, 제5 배선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터(판독용 트랜지스터)의 드레인 전류(Id) 사이의 관계를 나타내는, 상이한 메모리 상태들 사이의 곡선(Vcg-Id 곡선)의 쉬프트량(ΔVcg)을 말한다. 상이한 메모리 상태란, 플로팅 게이트부(FG)에 0 V가 인가된 상태(이하, 로우(Low) 상태라고 함)와 플로팅 게이트부(FG)에 5 V가 인가된 상태(이하, 하이(High) 상태라고 함)를 말한다. 즉, 메모리 윈도우폭은, 로우 상태와 하이 상태에서 전위(Vcg)를 스위핑(sweeping)함으로써 얻어질 수 있다. 여기서, 로우 상태에서는 -2 V 내지 5 V의 범위에서 전위(Vcg)가 스위핑되었고, 하이 상태에서는 -7 V 내지 0 V의 범위에서 전위(Vcg)가 스위핑되었다. 양쪽 모두의 경우, 소스 전극과 드레인 전극 사이의 전위차(Vds)는 1 V였다.
도 24는 초기 메모리 윈도우폭과 1×109회의 기입을 실시한 후의 메모리 윈도우폭의 조사 결과를 도시한다. 도 24에서, 횡축은 Vcg (V)를 나타내고, 종축은 Id (A)를 나타낸다는 점에 유의한다. 실선은 첫번째 기입에서의 특성 곡선을 나타내고, 점선은 1×109회의 기입을 실시한 후의 특성 곡선을 나타낸다. 실선 및 점선 양쪽 모두에서, 좌측 곡선은 하이 상태에서의 특성 곡선이고, 우측 곡선은 로우 상태에서의 특성 곡선이다. 도 24에 따르면, 1×109회의 데이터 기입 후에 메모리 윈도우폭은 변하지 않았고, 이것은 적어도 이 기간 동안에는 반도체 장치의 특성이 변하지 않는다는 것을 의미한다.
전술된 바와 같이, 개시된 발명의 한 실시형태에 따른 반도체 장치의 특성은, 데이터의 저장 및 기입을 1×109만큼 반복해도 변화하지 않고, 반도체 장치가 반복된 기입에 대해 높은 내구성을 가진다. 즉, 개시된 발명의 한 실시형태에 따라 극히 높은 신뢰성을 갖는 반도체 장치가 달성될 수 있다고 말할 수 있다.
본 출원은 2010년 2월 5일 일본 특허청에 출원된 일본 특허 출원번호 제2010-024579호에 기초하며, 그 전체 내용을 본 명세서에서 참조용으로 원용한다.
100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108: 게이트 절연층, 110: 게이트 전극, 116: 채널 형성 영역, 120: 불순물 영역, 122: 금속층, 124: 금속 화합물 영역, 126: 전극, 128: 절연층, 130: 절연층, 142a: 소스 또는 드레인 전극, 142b: 소스 또는 드레인 전극, 143a: 절연층, 143b: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 148a: 게이트 전극, 148b: 전극, 150: 절연층, 152: 절연층, 154: 전극, 156: 배선, 160: 트랜지스터, 162: 트랜지스터, 164: 용량 소자, 180: 영역, 182: 컨택트 영역, 500: 베이스 기판, 502: 질소 함유층, 510: 단결정 반도체 기판, 512: 산화막, 514: 취화 영역, 516: 단결정 반도체층, 518: 단결정 반도체층, 520: 반도체층, 522: 절연층, 522a: 게이트 절연층, 524: 도전층, 524a: 게이트 전극, 526: 채널 형성 영역, 528: 불순물 영역, 530: 전극, 532: 절연층, 534: 절연층, 542a: 소스 또는 드레인 전극, 542b: 소스 또는 드레인 전극, 543a: 절연층, 543b: 절연층, 544: 산화물 반도체층, 546: 게이트 절연층, 548a: 게이트 전극, 548b: 전극, 550: 절연층, 552: 절연층, 554: 전극, 556: 배선, 560: 트랜지스터, 562: 트랜지스터, 564: 용량 소자, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자서적 리더, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원 스위치, 733: 조작키, 735: 스피커, 737: 축부, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 745: 조작키, 746: 포인팅 장치, 747: 카메라 렌즈, 748: 외부 접속 단자, 749: 태양전지, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 리모콘, 800: 측정 시스템, 802: 용량 소자, 804: 트랜지스터, 805: 트랜지스터, 806: 트랜지스터, 808: 트랜지스터, 1100: 메모리 셀, 1111: 제1 구동 회로, 1112: 제2 구동 회로, 1113: 제3 구동 회로, 및 1114: 제4 구동 회로

Claims (18)

  1. 반도체 장치로서,
    제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함하고,
    상기 제1 트랜지스터는,
    제1 채널 형성 영역;
    상기 제1 채널 형성 영역 위의 제1 게이트 절연층;
    상기 제1 게이트 절연층 위에 있고, 상기 제1 채널 형성 영역과 중첩하는 제1 게이트 전극; 및
    상기 제1 채널 형성 영역에 전기적으로 접속된 제1 소스 및 드레인 전극들을 포함하고,
    상기 제2 트랜지스터는,
    제2 채널 형성 영역;
    상기 제2 채널 형성 영역에 전기적으로 접속된 제2 소스 및 드레인 전극들;
    상기 제2 채널 형성 영역과 중첩하는 제2 게이트 전극; 및
    상기 제2 채널 형성 영역과 상기 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하며,
    상기 제1 게이트 전극은 상기 제2 소스 및 드레인 전극들 중 하나와 상기 용량 소자의 전극들 중 하나에 전기적으로 접속되고,
    상기 용량 소자의 상기 전극들 중 다른 하나와 상기 제2 게이트 전극은 동일한 평면 위에서 접하고, 동일한 도전 재료를 포함하며,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는, 상기 제1 트랜지스터의 적어도 일부와 상기 제2 트랜지스터의 적어도 일부가 서로 중첩하도록 제공되는, 반도체 장치.
  2. 반도체 장치로서,
    m개(m은 2 이상의 정수)의 신호선들;
    m개의 워드선들;
    n개(n은 2 이상의 정수)의 비트선들;
    k개(k는 n 미만의 자연수)의 소스선들;
    매트릭스로 배열된 (m×n)개의 메모리 셀들;
    상기 비트선들에 전기적으로 접속된 제1 구동 회로;
    상기 소스선들에 전기적으로 접속된 제2 구동 회로;
    상기 신호선들에 전기적으로 접속된 제3 구동 회로; 및
    상기 워드선들에 전기적으로 접속된 제4 구동 회로
    를 포함하고,
    상기 메모리 셀들 중 하나는,
    제1 게이트 전극, 제1 소스 및 드레인 전극들, 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    제2 게이트 전극, 제2 소스 및 드레인 전극들, 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터; 및
    용량 소자를 포함하고,
    상기 제2 소스 및 드레인 전극들 중 하나와, 상기 용량 소자의 전극들 중 하나와, 상기 제1 게이트 전극은 서로 전기적으로 접속되며,
    상기 용량 소자의 상기 전극들 중 다른 하나와 상기 제2 게이트 전극은 동일한 평면 위에서 접하고, 동일한 도전 재료를 포함하고,
    상기 비트선들 중 하나와, 상기 제2 소스 및 드레인 전극들 중 다른 하나와, 상기 제1 소스 및 드레인 전극들 중 하나는 서로 전기적으로 접속되며,
    상기 워드선들 중 하나와, 상기 용량 소자의 상기 전극들 중 상기 다른 하나는 서로 전기적으로 접속되고,
    상기 신호선들 중 하나와 상기 제2 게이트 전극은 서로 전기적으로 접속되는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 채널 형성 영역 및 상기 제2 채널 형성 영역은 상이한 반도체 재료를 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    메모리 셀들 각각은 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 용량 소자를 포함하고,
    상기 반도체 장치는 상기 메모리 셀들 중 하나를 다른 메모리 셀에 접속시키는 배선을 더 포함하고,
    상기 배선은 상기 제2 소스 및 드레인 전극들 중 다른 하나를 통해 상기 제1 소스 및 드레인 전극들 중 하나에 전기적으로 접속되고,
    상기 제1 소스 및 드레인 전극들 중 상기 하나와 상기 제2 소스 및 드레인 전극들 중 상기 다른 하나가 서로 접하는 제1 영역은, 상기 제2 소스 및 드레인 전극들 중 상기 다른 하나가 상기 배선과 접하는 제2 영역과 중첩하는, 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 소스 및 드레인 전극들 중 상기 하나와 상기 제2 소스 및 드레인 전극들 중 상기 다른 하나가 서로 접하는 제1 영역은, 상기 제2 소스 및 드레인 전극들 중 상기 다른 하나가 상기 비트선들 중 상기 하나와 접하는 제2 영역과 중첩하는, 반도체 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 소스 및 드레인 전극들 중 상기 하나와, 상기 제1 소스 및 드레인 전극들 중 하나는 동일한, 반도체 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 제2 소스 및 드레인 전극들 중 상기 하나와, 상기 제1 소스 및 드레인 전극들 중 상기 하나는 동일한, 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 트랜지스터는 상기 제1 채널 형성 영역을 사이에 두도록 불순물 영역들을 포함하는, 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제2 채널 형성 영역은 산화물 반도체층에 있고,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 산화물 반도체층은 상기 용량 소자의 상기 전극들 사이에 있는, 반도체 장치.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    상기 산화물 반도체층은 진성 또는 실질적으로 진성의 산화물 반도체인, 반도체 장치.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제9항에 있어서,
    85℃에서의 상기 제2 트랜지스터의 오프 전류는, 소스-드레인 전압이 3.1 V일 때, 100 zA/㎛ 이하인, 반도체 장치.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 소스선들 중 하나는 j개(j는 (m+1) 이상 (m×n) 이하의 정수)의 메모리 셀들에 포함되는 상기 제1 소스 및 드레인 전극들 중 상기 하나에 전기적으로 접속되는, 반도체 장치.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제2항에 있어서,
    상기 소스선들 중 하나는 (m×n/k)개의 메모리 셀들에 포함되는 상기 제1 소스 및 드레인 전극들 중 상기 하나에 전기적으로 접속되는, 반도체 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제1항 또는 제2항에 있어서,
    상기 용량 소자의 상기 전극들 중 상기 다른 하나와 상기 제2 게이트 전극은 동일한 도전층을 에칭하여 형성되는, 반도체 장치.
  16. 제1항 또는 제2항에 있어서,
    상기 용량 소자의 상기 전극들 각각은 상기 제1 게이트 전극과 중첩하는, 반도체 장치.
  17. 삭제
  18. 삭제
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