JP6585124B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP6585124B2
JP6585124B2 JP2017130124A JP2017130124A JP6585124B2 JP 6585124 B2 JP6585124 B2 JP 6585124B2 JP 2017130124 A JP2017130124 A JP 2017130124A JP 2017130124 A JP2017130124 A JP 2017130124A JP 6585124 B2 JP6585124 B2 JP 6585124B2
Authority
JP
Japan
Prior art keywords
transistor
insulating layer
electrode
source
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2017130124A
Other languages
English (en)
Other versions
JP2017216460A (ja
Inventor
加藤　清
清 加藤
修平 長塚
修平 長塚
広樹 井上
広樹 井上
隆徳 松嵜
隆徳 松嵜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017216460A publication Critical patent/JP2017216460A/ja
Application granted granted Critical
Publication of JP6585124B2 publication Critical patent/JP6585124B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶
装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題
が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高
い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または
除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問
題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。
開示する発明の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配線（
ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、
が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続し
た構成とする。これにより、第１のトランジスタにおけるソース電極またはドレイン電極
と、第２のトランジスタにおけるソース電極またはドレイン電極と、を異なる配線に接続
する場合と比較して配線の数を削減することができるため、半導体装置の集積度を向上さ
せることができる。
開示する発明の別の一態様は、例えば、メモリセルの一と他のメモリセルとを接続する配
線（ソース線とも呼ぶ）の一を、複数のメモリセル（少なくとも異なるビット線に接続さ
れたメモリセルを含む）がそれぞれ有する第１のトランジスタにおけるソース電極または
ドレイン電極、の全てに電気的に接続された構成として、ソース線の数をビット線の数よ
り少なくする。これにより、ソース線の数を十分に少なくすることができるため、半導体
装置の集積度を向上させることができる。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様の半導体装置は、第１のトランジスタと、第２のトランジスタと、を含む
複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチ
ャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳し
て、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と
電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジ
スタは、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２の
ソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第
２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２
のゲート絶縁層と、を含み、第１のチャネル形成領域と第２のチャネル形成領域は、異な
る半導体材料を含んで構成され、第１のトランジスタと第２のトランジスタとは、少なく
とも一部が重畳して設けられ、メモリセルの一と他のメモリセルとを接続する配線と、第
１のソース電極または第１のドレイン電極の一方と、が第２のソース電極及び第２のドレ
イン電極の一方を介して電気的に接続する。
また、上記の半導体装置において、第１のソース電極及び第１のドレイン電極の一方と、
第２のソース電極及び第２のドレイン電極の一方と、が接する領域は、第２のソース電極
及び第２のドレイン電極の一方と、メモリセルの一と他のメモリセルとを接続する配線と
、が接する領域と重なっているのが好ましい。
または、上記の半導体装置において、第２のソース電極及び第２のドレイン電極の一方と
、第１のソース電極または第１のドレイン電極の一方とは、同一物であるのが好ましい。
その場合、第２のソース電極及び第２のドレイン電極の一方と、第１のソース電極及び第
１のドレイン電極の一方と、が接する領域は、第２のソース電極及び第２のドレイン電極
の一方と、メモリセルの一と他のメモリセルとを接続する配線と、が接する領域と重なっ
ているのがより好ましい。
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本
のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）の
ソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的
に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号
線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回
路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイ
ン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、
第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトラ
ンジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は
、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と
、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と
、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２
のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と
、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、
は電気的に接続され、ソース線の一は、メモリセルの一を含むｊ個（ｊは（ｍ＋１）以上
（ｍ×ｎ）以下の整数）のメモリセルがそれぞれ有する第１のソース電極の全てに電気的
に接続されている。
また、本発明の別の一態様の半導体装置は、ｍ本（ｍは２以上の整数）の信号線と、ｍ本
のワード線と、ｎ本（ｎは２以上の整数）のビット線と、ｋ本（ｋはｎ未満の自然数）の
ソース線と、マトリクス状に配置された（ｍ×ｎ）個のメモリセルと、ビット線と電気的
に接続された第１の駆動回路と、ソース線と電気的に接続された第２の駆動回路と、信号
線と電気的に接続された第３の駆動回路と、ワード線と電気的に接続された第４の駆動回
路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイ
ン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、
第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトラ
ンジスタと、容量素子と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は
、異なる半導体材料を含んで構成され、第２のソース電極と第２のドレイン電極の一方と
、容量素子の電極の一方と、第１のゲート電極と、は電気的に接続され、ソース線の一と
、第１のソース電極とは、電気的に接続され、ビット線の一と、第２のソース電極と第２
のドレイン電極の他方と、第１のドレイン電極と、は電気的に接続され、ワード線の一と
、容量素子の電極の他方と、は電気的に接続され、信号線の一と、第２のゲート電極と、
は電気的に接続され、ソース線の一は、メモリセルの一を含む（ｍ×ｎ／ｋ）個のメモリ
セルがそれぞれ有する第１のソース電極の全てに電気的に接続されている。
また、上記の半導体装置において、第１のトランジスタは、第１のチャネル形成領域を挟
むように設けられた不純物領域を有するのが好ましい。
また、上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、酸
化物半導体を含んで構成されるのが好ましい。
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示
する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材
料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば
、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書において「上」や「下」という用語は、構成要素の位置関係が「直上」ま
たは「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電
極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外
しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
また、本明細書において「電極」や「配線」という用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」
や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
なお、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」
を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」
は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態、オフ状態の切り替えによって、情報の書き込みが
行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要
であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたト
ランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出
し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用い
たトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好
適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
さらに、開示する発明の一態様では、配線を共通化することにより、配線数を削減し、集
積度を向上させた半導体装置を提供することが可能である。
半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図および平面図。 半導体装置の作製に用いる半導体基板の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の平面図。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 半導体装置を用いた電子機器を説明するための図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 メモリウィンドウ幅の調査結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、
実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、
必ずしも、図面に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１乃至図５を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示さ
れる半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に
第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導
体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体
材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、
シリコンゲルマニウム、炭化シリコン、または、ガリウムヒ素等を用いることができ、単
結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このよう
な半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半導体を用
いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やド
レイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書
において、ソース電極との記載には、ソース領域が含まれうる。また、ドレイン電極との
記載には、ドレイン領域が含まれうる。
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。
ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０上に絶縁層１２８および絶縁層１３０が設けられている
。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウ
ォール絶縁層を有しない構成とすることが望ましい。一方、トランジスタ１６０の特性を
重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイド
ウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域
１２０を設けても良い。
図１におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続さ
れている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲー
ト絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８
ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート
電極１４８ａと重畳する領域に設けられた絶縁層１４３ａと、ソース電極またはドレイン
電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設
けられた絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート
電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けるこ
とが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能
である。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、酸化物半導体層１４４中の水素濃度
が十分に低減されて酸化物半導体層１４４が高純度化され、十分な酸素の供給により酸素
欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では
、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、
より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオ
フ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプ
トアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、
ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れ
たオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制す
るために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層１４４の汚染を防止できる。
図１における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体
層１４４、ゲート絶縁層１４６、および電極１４８ｂで構成される。すなわち、ソース電
極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４
８ｂは、容量素子１６４の他方の電極として機能することになる。
なお、図１の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導
体層１４４を有しない構成の容量素子１６４を採用しても良い。また、絶縁層１４３ａと
同様に形成される絶縁層を有する構成の容量素子１６４を採用しても良い。さらに、容量
が不要の場合は、容量素子１６４を設けない構成とすることも可能である。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３
０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と
重畳するように設けられている。このような、平面レイアウトを採用することにより、高
集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５
Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられており、絶
縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層
１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２
上には電極１５４と接続する配線１５６が形成される。なお、図１では、電極１２６およ
び電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ
、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソ
ース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い
。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良
い。
なお、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを
接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する
電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やド
レイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイ
ン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電
極１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接する領
域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができ
る。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部の
トランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して
説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層
が設けられた構成の基板をいうが、本明細書においては、絶縁表面上にシリコン以外の材
料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」
が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板な
どの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする
。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンやヒ素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、ホウ素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチン
グ処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、ま
たは、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は、後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理
（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密
度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合
ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁
層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケ
ート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい
。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上
５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図２（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここでは、ｎ型ト
ランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する
場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。こ
こで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化
される場合には、添加する不純物の濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体領域１０４を構成する半導体材料とを
反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される
（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合に
は、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成される
ことになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）
参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該導電材料を含む
層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方
法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種
成膜方法を用いることができる。
なお、電極１２６は、絶縁層１２８および絶縁層１３０を形成した後に、絶縁層１２８お
よび絶縁層１３０に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込
むように形成することも可能である。
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタン膜や窒化チタン膜などによ
るバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を
形成する（図３（Ｃ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸窒化シ
リコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する
ことができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を
用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能にな
るため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性
の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が
低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶
縁層１２８や絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成する
ことも可能である。なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としている
が、開示する発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層
構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
や絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出
させる（図３（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理
としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である（エッチン
グ処理などはＣＭＰ処理と組み合わせても良い）。なお、トランジスタ１６２の特性を向
上させるために、絶縁層１２８や絶縁層１３０の表面は可能な限り平坦にしておくことが
望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８、絶縁層１３０などの上に導電層を
形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａを
形成し、ソース電極またはドレイン電極１４２ｂは電極１２６と電気的に接するように形
成する（図４（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒ
ａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１
０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い
。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極また
はドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図４（Ｂ）参照）
。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的
にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは
、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設け
ることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減するこ
とが可能である。
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁
層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート
電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になる
ため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔
性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率
が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低
減することが可能である。
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点
では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を
設けない構成とすることも可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する（図４（Ｃ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物である
Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は、結晶構造から導き
出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが
好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝
１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有す
るターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、
ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２
［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用タ
ーゲットを用いるスパッタ法により形成することとする。
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５
％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用タ
ーゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である
。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物の濃度が１ｐｐｍ以下（望ま
しくは１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる酸化物半導体層の損傷
を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用
いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーション
ポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたもの
を用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水など
を除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１
７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１０
０％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混
合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用い
ると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布
も小さくなるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好まし
くは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このよう
な厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが
可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な
厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させ
ることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方
法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプ
ラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム
雰囲気、酸素雰囲気などによる雰囲気を適用してもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れない
ようにし、水や水素の混入が生じないようにする。
熱処理装置は、電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻
射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し
、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４８ｂを形成する（図
４（Ｄ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極ま
たはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５
０および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５０および絶縁層１５２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む
材料を用いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、２層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ソース電極またはドレイン
電極１４２ｂにまで達する開口を形成する（図５（Ｂ）参照）。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。
ここで、上記の開口は、電極１２６と重畳する領域に形成することが望ましい。このよう
な領域に開口を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制
することができる。つまり、半導体装置の集積度を高めることができる。
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５
６を形成する（図５（Ｃ）参照）。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極または
ドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成さ
れる窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタン膜
や窒化チタン膜などによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよ
い。
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣ
ＭＰ処理によって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共
に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を
平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを
形成することが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａなどと同様である。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図５（Ｃ）参照）。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハ（リン
やボロンなどの不純物元素が微量に添加されたシリコンウェハ）におけるキャリア密度（
１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ
３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これによ
り、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオ
フ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプ
トアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
また、電極１２６と電極１５４とを重畳するように形成することで、電極のコンタクト領
域に起因する素子面積の増大を抑制し、より一層の高集積化が実現される。また、本実施
の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分
に高められた半導体装置を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図６乃至図８を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図６は、本実施の形態にかかる半導体装置の構成の一例である。図６（Ａ）には、半導体
装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ
）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図６（Ａ）お
よび図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ
５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである
。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。
例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトラ
ンジスタは、高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その
特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な材料をトランジスタ５６２に用いる点にあるから、半導体装置に
用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに
限定する必要はない。
図６におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャ
ネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２
８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５
２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図６におけるトランジ
スタ５６０と、図１におけるトランジスタ１６０との相違の一は、トランジスタのチャネ
ル形成領域がベース基板５００上の半導体層中に形成されるか否かにある。半導体基板を
用いるか、ＳＯＩ基板を用いるか、の相違ということもできる。なお、図において、明示
的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含
めてトランジスタと呼ぶ場合がある。
トランジスタの不純物領域５２８の一部には、電極５３０が接続されている。ここで、電
極５３０は、トランジスタ５６０のソース電極やドレイン電極として機能する。また、ト
ランジスタ５６０を覆うように絶縁層５３２および絶縁層５３４が設けられている。なお
、高集積化を実現するためには、図６に示すようにトランジスタ５６０がサイドウォール
絶縁層を有しない構成とすることが望ましい。一方、トランジスタ５６０の特性を重視す
る場合には、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異
なる領域を含む不純物領域５２８を設けても良い。
図６におけるトランジスタ５６２は、図１におけるトランジスタ１６２と同様である。す
なわち、図６におけるトランジスタ５６２は、絶縁層５３４上に設けられたソース電極ま
たはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと、ソース電
極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと電気的
に接続されている酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソ
ース電極またはドレイン電極５４２ｂ、酸化物半導体層５４４を覆うゲート絶縁層５４６
と、ゲート絶縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電
極５４８ａと、ソース電極またはドレイン電極５４２ａと酸化物半導体層５４４との間の
、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ａと、ソース電極または
ドレイン電極５４２ｂと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する
領域に設けられた絶縁層５４３ｂと、を有する。なお、ソース電極またはドレイン電極と
、ゲート電極との間の容量を低減するためには、絶縁層５４３ａおよび絶縁層５４３ｂを
設けることが望ましいが、絶縁層５４３ａおよび絶縁層５４３ｂを設けない構成とするこ
とも可能である。その他の詳細については、先の実施の形態を参酌できる。
また、図６における容量素子５６４は、図１における容量素子１６４と同様である。すな
わち、図６における容量素子５６４は、ソース電極またはドレイン電極５４２ａ、酸化物
半導体層５４４、ゲート絶縁層５４６、および電極５４８ｂ、で構成される。すなわち、
ソース電極またはドレイン電極５４２ａは、容量素子５６４の一方の電極として機能し、
電極５４８ｂは、容量素子５６４の他方の電極として機能することになる。その他の詳細
については、先の実施の形態を参酌できる。
トランジスタ５６２および容量素子５６４の上に絶縁層５５０が設けられ、絶縁層５５０
上には絶縁層５５２が設けられ、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５２など
に形成された開口に電極５５４が設けられ、絶縁層５５２上には電極５５４と接続する配
線５５６が設けられている点についても、図１と同様である。
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を
参照して説明する。
まず、ベース基板５００を準備する（図７（Ａ）参照）。ベース基板５００としては、絶
縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミ
ノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラ
ス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコン
と酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いて
もよい。
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導
体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基
板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得
ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ
：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半
導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合に
は、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができ
る。
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。
ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コス
ト化を図ることができる。
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。
具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過
酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸
（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行
う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベ
ース基板５００表面に残存する研磨粒子の除去などが実現される。
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮ
ｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む
層）を形成する（図７（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法
等を用いて形成することができる。
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせ
るための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリ
ウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても
機能する。
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面
が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には
、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（
Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平
均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均
面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用
いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１０
０ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体
層の接合不良を防止することができる。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図７（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径５インチ（約１２５ｍｍ）、直径６イン
チ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）
、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半
導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。
また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティング
ゾーン）法を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｄ）参照）。なお、
汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）
、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、
希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶
半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ
法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２
（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処
理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。ま
た、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して
、単結晶半導体基板５１０の汚染を防止できる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２に
はフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法と
しては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結
晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７
（Ｅ）参照）。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオ
ンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均
侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結
晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例え
ば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２
００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総
量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。
Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れをおさえることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことが
できる。
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の
表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基
板５１０とが貼り合わされる（図７（Ｆ）参照）。
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．
００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃
未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間
熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、
ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５
１６を形成する（図７（Ｇ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理御温度は、３００℃以上６００℃以下とすればよく
、４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ、欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｈ）参照
）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されな
い。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半
導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良
いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行っ
てもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチン
グのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を
照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結
晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、ま
たは双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることが
できる（図７（Ｈ）参照）。
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作
製方法について、図８を参照して説明する。なお、図８は、図７に示す方法で作成したＳ
ＯＩ基板の一部を用いた半導体装置の作成方法である。
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図８（Ａ）
参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素として
は、例えば、リンやヒ素などを用いることができる。また、ｐ型の導電性を付与する不純
物元素としては、例えば、ホウ素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上の少なくとも
半導体層５２０と重畳する領域に導電層５２４を形成する（図８（Ｂ）参照）。
絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体
層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。
熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば
、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素など
のうちいずかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリン
グ法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン
、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム
、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフ
ニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウム
アルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造と
することが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用
いて、酸化シリコンを含む絶縁層を単層で形成することとする。
導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方
法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種
成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材
料を用いて形成する場合の一例について示すものとする。
次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上
方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図８（Ｃ）参照）。
当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチング
を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適
宜選択することができる。
次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５
２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図８（Ｄ
）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａ
ｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム
（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設
定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う
。
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン
領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理
（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射等）により、半導体層中のシリコ
ンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッ
ケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の底
部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料とし
ては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハ
フニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げること
ができる。
次に、不純物領域５２８の一部と接する領域に、電極５３０を形成し、その後、形成され
た各構成を覆うように、絶縁層５３２、絶縁層５３４を形成する（図８（Ｅ）参照）。
電極５３０は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチング
することで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タ
ングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半
導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸
着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。
なお、電極５３０は、絶縁層５３２および絶縁層５３４を形成した後に、絶縁層５３２お
よび絶縁層５３４に不純物領域５２８にまで達する開口を形成し、当該開口を埋め込むよ
うに形成することも可能である。
絶縁層５３２や絶縁層５３４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５
３２や絶縁層５３４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線
の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層
５３２や絶縁層５３４には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多
孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起
因する容量をさらに低減することが可能である。また、絶縁層５３２や絶縁層５３４は、
ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここ
では、絶縁層５３２と絶縁層５３４の積層構造としているが、開示する発明の一態様はこ
れに限定されない。１層としても良いし、２層以上の積層構造としても良い。
以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図８（Ｅ）参照）。
酸化物半導体以外の材料を用いたトランジスタ５６０は、高速動作が可能であるから、当
該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化
することができる。また、トランジスタ５６０を用いて、他の論理回路（演算回路ともい
う）などを構成することもできる。
その後、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａおよび
電極５３０の上面を露出させる（図示しない）。ゲート電極５２４ａおよび電極５３０の
上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも
可能である（エッチング処理などはＣＭＰ処理と組み合わせても良い）。なお、後に形成
されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表
面は可能な限り平坦にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
その後、トランジスタ５６０と電気的に接続するトランジスタ５６２および容量素子５６
４を形成する（図６（Ａ）参照）。トランジスタ５６２および容量素子５６４の作製方法
は、トランジスタ１６２および容量素子１６４の場合と同様であるから、ここでは省略す
る。作製方法の詳細については、先の実施の形態を参酌できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図９および図１０を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図９は、本実施の形態にかかる半導体装置の構成の一例である。図９（Ａ）には、半導体
装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ
）は、図９（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図９（Ａ）お
よび図９（Ｂ）に示される半導体装置は、図６で示した半導体装置と同様に、下部に第１
の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトラ
ンジスタ５６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは
異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料
（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半
導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方、酸化物半
導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
図９における半導体装置と、図６における半導体装置の相違の一は、トランジスタ５６０
とトランジスタ５６２の接続方法である。図６における半導体装置は、不純物領域５２８
の一部と接する領域に、電極５３０を形成し、該電極５３０を介して下部のトランジスタ
５６０の不純物領域５２８と、上部のトランジスタ５６２のソース電極またはドレイン電
極５４２ｂ、とが電気的に接続しているが、図９における半導体装置は、上部のトランジ
スタ５６２のソース電極またはドレイン電極５４２ｂを直接、下部のトランジスタ５６０
の不純物領域５２８に接触させている。
また、図９における半導体装置と、図６における半導体装置の相違の別の一は、トランジ
スタ５６２と上部の配線５５６との接続方法である。図６における半導体装置は、ソース
電極またはドレイン電極５４２ｂと接する電極５５４を形成し、該電極５５４を介してト
ランジスタ５６２のソース電極またはドレイン電極５４２ｂと、配線５５６とが電気的に
接続しているが、図９における半導体装置は、配線５５６を直接、トランジスタ５６２の
ソース電極またはドレイン電極５４２ｂに接触させている。図６におけるトランジスタ５
６２のソース電極またはドレイン電極５４２ｂと、トランジスタ５６０のソース電極やド
レイン電極として機能する電極５３０とが、同一物である構成と言い換えることもできる
。
なお、図９において、ソース電極またはドレイン電極５４２ｂと、トランジスタ５６０の
ソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極
５４２ｂと、メモリセルの一と他のメモリセルとを接続する配線５５６と、が接する領域
と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる
。
なお、図９におけるトランジスタ５６０は、図６におけるトランジスタ５６０と同様であ
り、図９におけるトランジスタ５６２は、図６におけるトランジスタ５６２と同様である
。また、図９における容量素子５６４は、図６における容量素子５６４と同様である。詳
細については、先の実施の形態を参酌できる。
（半導体装置の作製方法）
図９に示す半導体装置の作製方法、特に上部のトランジスタ５６２のソース電極またはド
レイン電極の作製方法について図１０を参照して説明する。なお、図１０は、図７に示す
方法で作成したＳＯＩ基板の一部を用いた半導体装置の作成方法である。
はじめに、図８（Ａ）乃至図８（Ｄ）で示した工程と同様に、ＳＯＩ基板上に、チャネル
形成領域５２６および不純物領域５２８を有する半導体層、ゲート絶縁層５２２ａ及びゲ
ート電極５２４ａを形成する。その後、形成された各構成を覆うように、絶縁層５３２、
絶縁層５３４を成膜して、トランジスタ５６０を形成する。
次いで、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａの上面
を露出させる（図示しない）。ゲート電極５２４ａの上面を露出させる処理としては、Ｃ
ＭＰ処理の他にエッチング処理などを適用することも可能である（エッチング処理などは
ＣＭＰ処理と組み合わせても良い）。なお、後に形成されるトランジスタ５６２の特性を
向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくこと
が望ましい。
次に、絶縁層５３２、絶縁層５３４に、トランジスタ５６０の不純物領域５２８にまで達
する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより
行われる。
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチ
ング処理やＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することによ
り、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂを
形成する（図１０（Ａ）参照）。開口を埋め込むように導電層を形成することで、不純物
領域５２８とソース電極またはドレイン電極５４２ｂとが直接接することができる。
次いで、実施の形態１で図４（Ｂ）乃至図５（Ａ）で示した工程と同様に、ソース電極ま
たはドレイン電極５４２ａの上に絶縁層５４３ａを、ソース電極またはドレイン電極５４
２ｂの上に絶縁層５４３ｂを、それぞれ形成した後、ソース電極またはドレイン電極５４
２ａ及びソース電極またはドレイン電極５４２ｂ上に設けられた酸化物半導体層５４４と
、酸化物半導体層５４４に接するゲート絶縁層５４６と、ゲート絶縁層５４６上に設けら
れたゲート電極５４８ａ及び電極５４８ｂと、ゲート電極５４８ａ及び電極５４８ｂ上に
設けられた絶縁層５５０と、をそれぞれ形成する（図１０（Ｂ）参照）。
その後、絶縁層５５０上に絶縁層５５２を形成する。絶縁層５５２は、実施の形態１の絶
縁層１５２と同様の材料及び成膜方法を用いて形成することができる。絶縁層５５２を成
膜後、該絶縁層５５２、絶縁層５５０及びゲート絶縁層５４６に、ソース電極またはドレ
イン電極５４２ｂまで達する開口を形成する。当該開口の形成は、マスクなどを用いた選
択的なエッチングにより行われる。
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチ
ング処理はＣＭＰといった方法を用いて、上記導電層の一部を選択的に除去することによ
り、配線５５６を形成する。
以上の工程によって、本実施の形態で示す半導体装置を形成することができる。本実施の
形態で示す半導体装置は、下部のトランジスタ５６０と上部のトランジスタ５６２との接
続、及び、上部のトランジスタ５６２と配線５５６との接続を、それぞれ電極を形成する
ことなく上部のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを用いて直
接的に行っているため、電極の形成工程を省略することが可能である。したがって、本実
施の形態で示す半導体装置は、低コストで作製することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１１を参照して説明する。なお、回路図においては、酸化物半導体を用いたト
ランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１１（Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジス
タ１６０（またはトランジスタ５６０）のソース電極とは、電気的に接続され、第２の配
線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０（またはトランジスタ５６０）のドレイン
電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジ
スタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電極の他方とは、
電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２（またはト
ランジスタ５６２）のゲート電極とは、電気的に接続されている。そして、トランジスタ
１６０（またはトランジスタ５６０）のゲート電極と、トランジスタ１６２（またはトラ
ンジスタ５６２）のソース電極またはドレイン電極の一方は、容量素子１６４（または容
量素子５６４）の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、
容量素子１６４（または容量素子５６４）の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２（またはトランジスタ５６２）には、例えば、上述の酸化物
半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ
電流が極めて小さいという特徴を有している。このため、トランジスタ１６２（またはト
ランジスタ５６２）をオフ状態とすることで、トランジスタ１６０（またはトランジスタ
５６０）のゲート電極の電位を極めて長時間にわたって保持することが可能である。そし
て、容量素子１６４（または容量素子５６４）を有することにより、トランジスタ１６０
（またはトランジスタ５６０）のゲート電極に与えられた電荷の保持が容易になり、また
、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０（またはトランジスタ５６０）については特に限定されない。
情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたト
ランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図１１（Ｂ）に示すように、容量素子１６４（または容量素子５６４）を設けない
構成とすることも可能である。
図１１（Ａ）に示す半導体装置では、トランジスタ１６０（またはトランジスタ５６０）
のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み
、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２（またはトランジスタ５６２）がオン状態となる電位にして、トランジ
スタ１６２（またはトランジスタ５６２）をオン状態とする。これにより、第３の配線の
電位が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極、および容量素
子１６４（または容量素子５６４）に与えられる。すなわち、トランジスタ１６０（また
はトランジスタ５６０）のゲート電極には、所定の電荷が与えられる（書き込み）。ここ
では、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を
与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つま
たはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第
４の配線の電位を、トランジスタ１６２（またはトランジスタ５６２）がオフ状態となる
電位にして、トランジスタ１６２（またはトランジスタ５６２）をオフ状態とすることに
より、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えられた電荷
が保持される（保持）。
トランジスタ１６２（またはトランジスタ５６２）のオフ電流は極めて小さいから、トラ
ンジスタ１６０（またはトランジスタ５６０）のゲート電極の電荷は長時間にわたって保
持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０（また
はトランジスタ５６０）のゲート電極に保持された電荷量に応じて、第２の配線は異なる
電位をとる。一般に、トランジスタ１６０（またはトランジスタ５６０）をｎチャネル型
とすると、トランジスタ１６０（またはトランジスタ５６０）のゲート電極にＱＨが与え
られている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０（またはトランジ
スタ５６０）のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌよ
り低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０（また
はトランジスタ５６０）を「オン状態」とするために必要な第５の配線の電位をいうもの
とする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とす
ることにより、トランジスタ１６０（またはトランジスタ５６０）のゲート電極に与えら
れた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第
５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０（またはトランジ
スタ５６０）は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位
がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０（またはトランジスタ５６０）
は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されてい
る情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１
６０（またはトランジスタ５６０）がそれぞれ並列に接続されている場合には、読み出し
の対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトラン
ジスタ１６０（またはトランジスタ５６０）が「オフ状態」となるような電位、つまり、
Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０
（またはトランジスタ５６０）がそれぞれ直列に接続されている場合には、読み出しの対
象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジス
タ１６０（またはトランジスタ５６０）が「オン状態」となるような電位、つまり、Ｖｔ
ｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２（またはトラ
ンジスタ５６２）がオン状態となる電位にして、トランジスタ１６２（またはトランジス
タ５６２）をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）
が、トランジスタ１６０（またはトランジスタ５６０）のゲート電極および容量素子１６
４（または容量素子５６４）に与えられる。その後、第４の配線の電位を、トランジスタ
１６２（またはトランジスタ５６２）がオフ状態となる電位にして、トランジスタ１６２
（またはトランジスタ５６２）をオフ状態とすることにより、トランジスタ１６０（また
はトランジスタ５６０）のゲート電極は、新たな情報に係る電荷が与えられた状態となる
。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１６２（またはトランジスタ５６２）のソース電極またはドレイン電
極は、トランジスタ１６０（またはトランジスタ５６０）のゲート電極と電気的に接続さ
れることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジ
スタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６
２（またはトランジスタ５６２）のソース電極またはドレイン電極とトランジスタ１６０
（またはトランジスタ５６０）のゲート電極が電気的に接続される部位をフローティング
ゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２（またはトランジスタ５６２）がオ
フの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、
フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ
１６２（またはトランジスタ５６２）のオフ電流は、シリコンなどで形成されるトランジ
スタの１０万分の１以下であるため、トランジスタ１６２（またはトランジスタ５６２）
のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが
可能である。つまり、酸化物半導体を用いたトランジスタ１６２（またはトランジスタ５
６２）により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現する
ことが可能である。
例えば、トランジスタ１６２（またはトランジスタ５６２）の室温（２５℃）でのオフ電
流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１
６４（または容量素子５６４）の容量値が１０ｆＦ程度である場合には、少なくとも１０
４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値
によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。
図１１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が
抵抗および容量を含むものとして、図１１（Ｃ）のように考えることが可能である。つま
り、図１１（Ｃ）では、トランジスタ１６０（またはトランジスタ５６０）および容量素
子１６４（または容量素子５６４）が、それぞれ、抵抗および容量を含んで構成されると
考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４（または容量素子
５６４）の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４（または容量素子
５６４）を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ
、トランジスタ１６０（またはトランジスタ５６０）の抵抗値および容量値であり、抵抗
値Ｒ２はトランジスタ１６０（またはトランジスタ５６０）がオン状態の時のゲート絶縁
層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極
またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との
間に形成される容量）の容量値に相当する。
トランジスタ１６２（またはトランジスタ５６２）がオフ状態にある場合のソース電極と
ドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２
（またはトランジスタ５６２）のゲートリークが十分に小さい条件において、Ｒ１および
Ｒ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期
間ということもできる）は、主としてトランジスタ１６２（またはトランジスタ５６２）
のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２（またはトランジスタ５６２
）のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トラン
ジスタ１６２（またはトランジスタ５６２）のオフ電流以外のリーク電流（例えば、ソー
ス電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことか
ら、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが
望ましいといえる。
一方、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすること
で、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線
の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の
配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑
えることができるためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０（またはトランジスタ５６０）のゲート絶縁層や
容量素子１６４（または容量素子５６４）の絶縁層によって制御される。Ｃ１およびＣ２
についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関
係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
容量素子１６４（または容量素子５６４）を構成する絶縁層の比誘電率εｒ１と、トラン
ジスタ１６０（またはトランジスタ５６０）を構成する絶縁層の比誘電率εｒ２とを異な
らせる場合には、容量素子１６４（または容量素子５６４）を構成する絶縁層の面積Ｓ１
と、トランジスタ１６０（またはトランジスタ５６０）においてゲート容量を構成する絶
縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ
２を実現することが容易である。すなわち、容量素子１６４（または容量素子５６４）を
構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的
には、例えば、容量素子１６４（または容量素子５６４）を構成する絶縁層においては、
酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ
−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好
ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用し
て、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を
与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現すること
ができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明
の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた
半導体装置を提供することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。
図１２に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワ
ード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数
）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状
に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、
第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されて
いる。ここで、メモリセル１１００としては、先の実施の形態において説明した構成（図
１１（Ａ）に示される構成）が適用される。
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞ
れ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第
２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは
、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）
とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース
電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続
され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第
２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、
図１１（Ａ）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬ
が第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが
第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に
相当する。
また、図１２に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線
ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置され
たｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線
Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。
また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一
は、少なくとも異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリ
セルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以
上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬ
の一に接続された複数のメモリセル１１００が有する第１のトランジスタのソース領域は
共通している。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置さ
れている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線Ｓ
Ｌに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ
×ｎ／ｋ）個のメモリセル１１００が接続される。具体的には、例えば、図１３に示すよ
うな平面レイアウトを採用することができる。なお、ソース線ＳＬは、図１３において、
領域１８０に対応する領域に設けられ、コンタクト領域１８２において金属化合物領域１
２４と電気的に接続されている。
図１２や図１３に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリ
セルとを接続するソース線ＳＬの一を、少なくとも異なるビット線ＢＬに接続されたメモ
リセルを含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビ
ット線ＢＬの本数より少なくすることで、ソース線の数を十分に少なくすることができる
ため、半導体装置の集積度を向上させることができる。
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、
第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは、第３の駆動回路１１１
３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続
されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３
の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示す
る発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いて
も良い。
次に、書き込み動作および読み出し動作について説明する。図１４は、図１２に示す半導
体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書
き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１
００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセ
ル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを
”０”とする場合について説明する。
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与
え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に
電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）に
は電位０Ｖを与える。
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが
好ましい。
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）及び第２行目のワード線ＷＬ（
２）は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ（１）
の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後におい
て、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合には
Ｖｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極と
ドレイン電極の間の抵抗が変化する、ワード線ＷＬに接続される端子の電圧をいうものと
する。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１５に示す読み出し回
路が電気的に接続されているとする。
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）
には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を電
位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１の
トランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジス
タはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、デー
タ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタ
はオフ状態となる。
その結果、ビット線ＢＬ（１）−ソース線ＳＬ間は、メモリセル（１，１）の第１のトラ
ンジスタがオン状態であるため低抵抗となり、ビット線ＢＬ（２）−ソース線ＳＬ（１）
間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗となる
。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の抵
抗の違いから、データを読み出すことができる。
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬ
を与え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲー
ト部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第
２のトランジスタを全てオフ状態とすることができる。一方、２行目のフローティングゲ
ート部ＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電
位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となること
を防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とす
る。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ低電位（電位
ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
読み出し回路として、図１５に示す回路を用いる場合の出力電位について説明する。図１
５に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって
制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配
線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（
例えば０Ｖ）を与えておく。ビット線ＢＬ（１）−ソース線ＳＬ間は低抵抗であるため、
クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線
ＢＬ（２）−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入
力され、出力Ｄ（２）はＬｏｗとなる。
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとするこ
とができる。
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは
上述の書き込み動作と同じとする。図１６は、当該書き込み動作および読出し動作のタイ
ミングチャートの一例である。
図１４に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み
時のワード線ＷＬ（２）の電位を電位０Ｖとしているため、例えばメモリセル（２，１）
またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、
ビット線ＢＬ（１）とビット線ＢＬ（２）間に定常電流が流れることになる。第１行目の
書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、
ビット線ＢＬ（１）とビット線ＢＬ（２）が、ソース線を介して低抵抗で接続されるため
である。図１６に示す書き込み動作は、このような定常電流の発生を防止する方法である
。
まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン
状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトラン
ジスタをオフ状態とする。
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）に
は電位０Ｖを与える。
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）の電位は電位０Ｖに、第２行目
のワード線ＷＬ（２）の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電
位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されてい
るメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の
間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソー
ス線には電位０Ｖを与えても構わない。
また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１
行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は
、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖ
ｗ０＞０＞Ｖｗ１とする。
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセ
ルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問
題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセ
ルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ
状態となるため、定常電流の問題は生じない。一方、書き込みを行う行のメモリセルにデ
ータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態と
なるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ（１））との間に電
位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット
線ＢＬ（１）の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止
できる。
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できるこ
とがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制す
ることができる。
なお、読み出し動作については、上述の読み出し動作と同様である。
図１２に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用
いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすること
が可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場
合であっても、長期にわたって記憶内容を保持することが可能である。
また、図１２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣
化の問題もない。そのため、図１２に示す半導体装置では、従来の不揮発性メモリで問題
となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トラ
ンジスタのオン状態、オフ状態の切り換えによって、情報の書き込みが行われるため、高
速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリ
ットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、酸化物半導体を用いたトランジ
スタと比較して、さらなる高速動作が可能であるため、これを、酸化物半導体を用いたト
ランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出
し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用い
たトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好
適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
さらに、図１２に示す半導体装置では、メモリセル一個あたりの配線数を削減することが
できる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記
憶容量を増大することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図１７（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す
。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかっ
た。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソー
ス端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端
子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接
続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、ト
ランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲー
ト端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソ
ース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン
端子の他方とは、接続され、出力端子Ｖｏｕｔとなっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン
状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレ
イン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびド
レイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端
子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例え
ば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードＡとトランジスタ８０４のソース電
極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８
のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジ
スタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生
する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方、測定期間中は、上記ノードＡの電位は固定しない（フロー
ティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共
にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動
に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する
。
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細（タイミングチャート）を図２０に示す。
初期化期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態とな
るような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（
ＶＳＳ）となる。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となる
ような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電
位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする
。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖ
ｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって
、ノードＡがフローティング状態となり、初期化期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅ
ｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用い
られるΔｔは、約３００００ｓｅｃとした。
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図２４を参照して説明する。
調査に用いた半導体装置は、図１１（Ａ）に示す回路構成の半導体装置である。ここで、
トランジスタ１６２に相当するトランジスタには酸化物半導体を用い、容量素子１６４に
相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図１１（Ａ）における第３の配線に相当する配線に０Ｖ、または５Ｖのいず
れかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることに
より行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に
相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、フローティン
グゲート部ＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖ
の場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の
配線に相当する配線の電位がフローティングゲート部ＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖ
ｃｇ−Ｉｄ曲線）の、シフト量ΔＶｃｇをいうものとする。異なる記憶状態とは、フロー
ティングゲート部ＦＧに０Ｖが与えられた状態（以下、Ｌｏｗ状態という）と、フローテ
ィングゲート部ＦＧに５Ｖが与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つま
り、メモリウィンドウ幅は、Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行
うことで確認できる。ここで、Ｌｏｗ状態では−２Ｖ以上５Ｖ以下の範囲で電位Ｖｃｇの
掃引を行い、Ｈｉｇｈ状態では−７Ｖ以上０Ｖ以下の範囲で電位Ｖｃｇの掃引を行った。
また、いずれの場合も、ソース電位を基準としたドレイン電位との電位差Ｖｄｓ＝１Ｖと
した。
図２４に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモ
リウィンドウ幅の調査結果を示す。なお、図２４において、横軸はＶｃｇ（Ｖ）を示し、
縦軸はＩｄ（Ａ）を示す。また、実線は１回目の書き込みにおける特性曲線を示し、破線
は１×１０９回目の書き込みにおける特性曲線を示す。また、実線と破線双方において、
左側の曲線はＨｉｇｈ状態における特性曲線を示し、右側の曲線はＬｏｗ状態における特
性曲線を示す。図２４から、１×１０９回の書き込み前後においてメモリウィンドウ幅が
変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィンド
ウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しないこ
とを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを１×１
０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開
示する発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４３ａ 絶縁層
１４３ｂ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１８０ 領域
１８２ コンタクト領域
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ 導電層
５２４ａ ゲート電極
５２６ チャネル形成領域
５２８ 不純物領域
５３０ 電極
５３２ 絶縁層
５３４ 絶縁層
５４２ａ ソース電極またはドレイン電極
５４２ｂ ソース電極またはドレイン電極
５４３ａ 絶縁層
５４３ｂ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ａ ゲート電極
５４８ｂ 電極
５５０ 絶縁層
５５２ 絶縁層
５５４ 電極
５５６ 配線
５６０ トランジスタ
５６２ トランジスタ
５６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１１００ メモリセル
１１１１ 第１の駆動回路
１１１２ 第２の駆動回路
１１１３ 第３の駆動回路
１１１４ 第４の駆動回路

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、を含むメモリセルを有し、
    前記第１のトランジスタは、単結晶シリコン基板に設けられた第１のチャネル形成領域と、前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、前記単結晶シリコン基板と電気的に接続される第１のソース電極及び第１のドレイン電極と、を有し、
    前記第２のトランジスタは、酸化物半導体層に設けられた第２のチャネル形成領域と、前記酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、前記第２のチャネル形成領域と重畳する領域を有するように設けられた第２のゲート電極と、前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有し、
    前記酸化物半導体層は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
    前記第１のゲート電極は、前記第２のソース電極又は前記第２のドレイン電極と電気的に接続される半導体装置の作製方法であって、
    前記酸化物半導体層は、
    １００℃以上５５０℃未満の温度で形成される第１の工程と、
    前記第１の工程の後に、不活性雰囲気で、３００℃以上５５０℃未満の温度で加熱する第２の工程と、
    前記第２の工程の後に、酸素雰囲気で、２００℃以上４５０℃以下の温度で加熱する第３の工程と、を経て形成され、
    前記第２の工程は、前記酸化物半導体層の水素及び水を除去し、
    前記第３の工程は、前記酸化物半導体層に酸素を供給することを特徴とする半導体装置の作製方法。
JP2017130124A 2010-02-05 2017-07-03 半導体装置の作製方法 Expired - Fee Related JP6585124B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010024579 2010-02-05
JP2010024579 2010-02-05

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016003179A Division JP2016122845A (ja) 2010-02-05 2016-01-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019161419A Division JP6792037B2 (ja) 2010-02-05 2019-09-04 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2017216460A JP2017216460A (ja) 2017-12-07
JP6585124B2 true JP6585124B2 (ja) 2019-10-02

Family

ID=44355276

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2011017923A Withdrawn JP2011181908A (ja) 2010-02-05 2011-01-31 半導体装置
JP2013121397A Expired - Fee Related JP5668100B2 (ja) 2010-02-05 2013-06-10 半導体装置
JP2014010475A Withdrawn JP2014132663A (ja) 2010-02-05 2014-01-23 半導体装置
JP2014252709A Withdrawn JP2015111678A (ja) 2010-02-05 2014-12-15 半導体装置
JP2016003179A Withdrawn JP2016122845A (ja) 2010-02-05 2016-01-12 半導体装置
JP2017130124A Expired - Fee Related JP6585124B2 (ja) 2010-02-05 2017-07-03 半導体装置の作製方法
JP2019161419A Active JP6792037B2 (ja) 2010-02-05 2019-09-04 半導体装置の作製方法
JP2020185328A Active JP7027506B2 (ja) 2010-02-05 2020-11-05 半導体装置
JP2022022174A Active JP7238181B2 (ja) 2010-02-05 2022-02-16 半導体装置
JP2023030772A Pending JP2023071834A (ja) 2010-02-05 2023-03-01 半導体装置
JP2023119011A Pending JP2023139159A (ja) 2010-02-05 2023-07-21 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2011017923A Withdrawn JP2011181908A (ja) 2010-02-05 2011-01-31 半導体装置
JP2013121397A Expired - Fee Related JP5668100B2 (ja) 2010-02-05 2013-06-10 半導体装置
JP2014010475A Withdrawn JP2014132663A (ja) 2010-02-05 2014-01-23 半導体装置
JP2014252709A Withdrawn JP2015111678A (ja) 2010-02-05 2014-12-15 半導体装置
JP2016003179A Withdrawn JP2016122845A (ja) 2010-02-05 2016-01-12 半導体装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2019161419A Active JP6792037B2 (ja) 2010-02-05 2019-09-04 半導体装置の作製方法
JP2020185328A Active JP7027506B2 (ja) 2010-02-05 2020-11-05 半導体装置
JP2022022174A Active JP7238181B2 (ja) 2010-02-05 2022-02-16 半導体装置
JP2023030772A Pending JP2023071834A (ja) 2010-02-05 2023-03-01 半導体装置
JP2023119011A Pending JP2023139159A (ja) 2010-02-05 2023-07-21 半導体装置

Country Status (6)

Country Link
US (2) US9190413B2 (ja)
JP (11) JP2011181908A (ja)
KR (1) KR101822962B1 (ja)
CN (1) CN102725842B (ja)
TW (3) TWI587484B (ja)
WO (1) WO2011096270A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096270A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101891065B1 (ko) 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
KR101884031B1 (ko) 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
WO2013042562A1 (en) 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013137853A (ja) 2011-12-02 2013-07-11 Semiconductor Energy Lab Co Ltd 記憶装置および記憶装置の駆動方法
US9658278B2 (en) * 2014-01-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for high voltage device crystal defect detection
KR20160034200A (ko) 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN108140657A (zh) * 2015-09-30 2018-06-08 株式会社半导体能源研究所 半导体装置及电子设备
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI694580B (zh) * 2016-11-18 2020-05-21 聯華電子股份有限公司 電晶體堆疊結構
CN110178170B (zh) * 2017-01-16 2021-12-07 株式会社半导体能源研究所 显示装置
SG11202010050XA (en) 2018-04-30 2020-11-27 Entegris Inc Polyamide coated filter membrane, filters, and methods
JP2022190984A (ja) * 2021-06-15 2022-12-27 キオクシア株式会社 半導体装置およびその製造方法
CN116209249B (zh) * 2022-08-08 2024-02-20 北京超弦存储器研究院 动态存储器、其制作方法、读取方法及存储装置

Family Cites Families (192)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5683886A (en) * 1979-12-11 1981-07-08 Toshiba Corp Semiconductor storage device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) * 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60130160A (ja) 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62128091A (ja) 1985-11-28 1987-06-10 Nec Corp 半導体メモリセル
JPS62274773A (ja) 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH0254572A (ja) 1988-08-18 1990-02-23 Matsushita Electric Ind Co Ltd 半導体記憶装置
US5041884A (en) 1990-10-11 1991-08-20 Mitsubishi Denki Kabushiki Kaisha Multilayer semiconductor integrated circuit
JP3109537B2 (ja) 1991-07-12 2000-11-20 日本電気株式会社 読み出し専用半導体記憶装置
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3403231B2 (ja) 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP2783271B2 (ja) 1995-01-30 1998-08-06 日本電気株式会社 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100215866B1 (ko) * 1996-04-12 1999-08-16 구본준 커패시터가 없는 디램 및 그의 제조방법
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US7800199B2 (en) * 2003-06-24 2010-09-21 Oh Choonsik Semiconductor circuit
US5714394A (en) * 1996-11-07 1998-02-03 Advanced Micro Devices, Inc. Method of making an ultra high density NAND gate using a stacked transistor arrangement
JPH1140772A (ja) 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JP4538693B2 (ja) 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003068883A (ja) 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
WO2005098955A1 (en) 2004-04-09 2005-10-20 Semiconductor Energy Laboratory Co., Ltd. Limiter and semiconductor device using the same
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) * 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007053321A (ja) 2005-08-19 2007-03-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7760552B2 (en) 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007311404A (ja) * 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7742351B2 (en) 2006-06-30 2010-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR100829570B1 (ko) 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
JP2008117739A (ja) 2006-11-02 2008-05-22 Adorinkusu:Kk プリント基板用の信号中継具
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008099863A1 (ja) * 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008117739A1 (ja) 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5286826B2 (ja) * 2007-03-28 2013-09-11 凸版印刷株式会社 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5489445B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
US8822995B2 (en) 2008-07-24 2014-09-02 Samsung Display Co., Ltd. Display substrate and method of manufacturing the same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20100213458A1 (en) 2009-02-23 2010-08-26 Micron Technology, Inc. Rigid semiconductor memory having amorphous metal oxide semiconductor channels
CN102598246B (zh) 2009-10-29 2016-03-16 株式会社半导体能源研究所 半导体器件
CN102612749B (zh) 2009-11-06 2015-04-01 株式会社半导体能源研究所 半导体器件
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101434948B1 (ko) 2009-12-25 2014-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101760537B1 (ko) 2009-12-28 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105047669B (zh) 2009-12-28 2018-08-14 株式会社半导体能源研究所 存储器装置和半导体装置
KR101791279B1 (ko) 2010-01-15 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN102742003B (zh) 2010-01-15 2015-01-28 株式会社半导体能源研究所 半导体器件
KR101798367B1 (ko) 2010-01-15 2017-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101978106B1 (ko) 2010-01-20 2019-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102395345B1 (ko) 2010-01-20 2022-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
WO2011089835A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2011089852A1 (en) 2010-01-22 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and driving method thereof
KR101948707B1 (ko) 2010-01-29 2019-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
WO2011096270A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법

Also Published As

Publication number Publication date
CN102725842A (zh) 2012-10-10
WO2011096270A1 (en) 2011-08-11
CN102725842B (zh) 2014-12-03
TWI609479B (zh) 2017-12-21
KR101822962B1 (ko) 2018-01-31
JP2014132663A (ja) 2014-07-17
TW201143030A (en) 2011-12-01
JP2020017743A (ja) 2020-01-30
JP2016122845A (ja) 2016-07-07
JP2021040147A (ja) 2021-03-11
US20110198593A1 (en) 2011-08-18
TWI587484B (zh) 2017-06-11
US9190413B2 (en) 2015-11-17
JP6792037B2 (ja) 2020-11-25
JP2023139159A (ja) 2023-10-03
KR20120112859A (ko) 2012-10-11
JP2022062256A (ja) 2022-04-19
JP2015111678A (ja) 2015-06-18
JP7027506B2 (ja) 2022-03-01
TW201735322A (zh) 2017-10-01
US9793276B2 (en) 2017-10-17
JP2017216460A (ja) 2017-12-07
JP2011181908A (ja) 2011-09-15
TW201626544A (zh) 2016-07-16
JP2023071834A (ja) 2023-05-23
JP5668100B2 (ja) 2015-02-12
JP2013239713A (ja) 2013-11-28
TWI539579B (zh) 2016-06-21
JP7238181B2 (ja) 2023-03-13
US20160064383A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
JP6585124B2 (ja) 半導体装置の作製方法
JP5960302B2 (ja) 半導体装置
JP5919366B2 (ja) 半導体装置
JP5933888B2 (ja) 半導体装置
JP6007265B2 (ja) 半導体装置
JP5604290B2 (ja) 半導体装置
JP5731283B2 (ja) 半導体装置
JP5736196B2 (ja) 半導体装置
JP5647537B2 (ja) 半導体装置の作製方法
JP5767880B2 (ja) 半導体装置
KR20120116443A (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190904

R150 Certificate of patent or registration of utility model

Ref document number: 6585124

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees