KR100806339B1 - 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 - Google Patents

3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100806339B1
KR100806339B1 KR1020060099015A KR20060099015A KR100806339B1 KR 100806339 B1 KR100806339 B1 KR 100806339B1 KR 1020060099015 A KR1020060099015 A KR 1020060099015A KR 20060099015 A KR20060099015 A KR 20060099015A KR 100806339 B1 KR100806339 B1 KR 100806339B1
Authority
KR
South Korea
Prior art keywords
source
semiconductor layer
drain
bit line
regions
Prior art date
Application number
KR1020060099015A
Other languages
English (en)
Inventor
손양수
나영섭
조원석
정순문
장재훈
장영철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060099015A priority Critical patent/KR100806339B1/ko
Priority to US11/653,890 priority patent/US7602028B2/en
Priority to TW096137829A priority patent/TWI423430B/zh
Priority to CNA2007101807291A priority patent/CN101162721A/zh
Priority to JP2007265380A priority patent/JP2008098641A/ja
Application granted granted Critical
Publication of KR100806339B1 publication Critical patent/KR100806339B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 하부 반도체층 및 상기 하부 반도체층 상에 배치되는 적어도 한 개의 상부 반도체층; 상기 하부 및 상부 반도체층들 각각의 소정영역 내에 형성되는 드레인 영역들 및 소오스 영역들; 상기 하부 및 상부 반도체층들 각각의 상부에 배치되는 게이트 구조체; 상기 드레인 영역들에 접속하는 비트라인 플러그들; 및 상기 상부 반도체층의 상부에 배치되어 상기 비트라인 플러그들 각각에 접속하는 비트라인들을 구비한다. 이때, 상기 상부 반도체층은, 상기 하부 반도체층의 드레인 영역들 상부에 형성되는 드레인 관통부를 갖고, 상기 비트라인 플러그들은 상기 드레인 관통부를 관통하여 상기 하부 반도체층에 형성된 드레인 영역들 각각에 접속한다.

Description

3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시 메모리 장치 및 그 제조 방법{NAND FLASH Memory Devices Having 3-Dimensionally Arranged Memory Cells And Methods of Fabricating The Same}
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치들의 셀 어레이들을 설명하기 위한 평면도들이다.
도 2a 내지 도 2c는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치들의 셀 어레이를 설명하기 위한 공정 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6a 내지 도 6c는 본 발명의 다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7a 및 도 7b는 본 발명의 또다른 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다(integrated). 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 하지만, 반도체 장치의 고집적화를 위해서는, 막대한 비용과 긴 개발 기간이 소요되는, 진보된 공정 기술의 개발(특히, 리소그래피 기술에 있어서)이 요구된다는 점에서, 반도체 장치의 집적도의 증가 속도는 제한적이다.
이러한 기술적 제약을 극복하기 위해, 최근에는, 3차원적으로 배열된 트랜 지스터들을 구비하는 반도체 장치가 제안되었다. (예를 들면, 한국출원번호 2006-73858호는 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는 낸드 플래시 메모리 장치를 개시하고 있다.) 이러한 구조의 반도체 장치의 제조는 웨이퍼로 사용되는 반도체기판 상부에 에피택시얼 기술을 사용하여 단결정 구조의 반도체층(들)을 형성한 후, 상기 반도체층 상에 트랜지스터들을 형성하는 단계를 포함한다.
한편, 메모리 셀 트랜지스터들의 소오스 및 드레인 전극들이 3차원적으로 배열될 경우, 메모리 셀 트랜지스터들에 전기적으로 접근하기 위해서는, 이들 소오스 및 드레인 전극들에 접속하는 플러그들이 필요하다. 하지만, 3차원 반도체 장치의 경우, 이러한 플러그들의 형성은 용이하지 않다. 예를 들면, 상기 한국출원번호 2006-73858호에 개시된 낸드 플래시 메모리 장치에 따르면, 서로 다른 층에 형성되는 메모리 트랜지스터들은 서로 다른 공정을 통해 형성되는 적층 플러그들(stacked plugs) 및 국소 배선들(local interconnections)을 통해 전기적으로 연결된다. 이처럼 서로 다른 공정들이 필요하다는 점에서, 종래의 방법들에 따른 3차원적 반도체 장치는 제조 공정의 복잡성 및 제조 비용의 증가와 같은 문제들을 갖는다. 비록 칩 면적 활용도의 손실을 감수한다면, 이러한 제조 공정의 복잡성은 감소될 수 있다. 하지만, 이러한 칩 면적 활용도에서의 손실은 반도체 장치의 집적도의 손실로 이어지기 때문에, 3차원 반도체 장치의 개발 목적에 부합하지 않는다.
본 발명이 이루고자 하는 일 기술적 과제는 3차원적으로 배열된 메모리 셀들의 소오스 및 드레인 전극들을 단순화된 방법을 통해 연결할 수 있는 낸드 플래 시 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도의 손실을 최소화할 수 있는 3차원 낸드 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도의 손실을 최소화할 수 있는 3차원 낸드 플래시 메모리 장치를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 상부 반도체층의 관통부를 지나는 비트라인 플러그들을 구비하는 낸드 플래시 메모리 장치를 제공한다. 이 장치는 하부 반도체층 및 상기 하부 반도체층 상에 배치되는 적어도 한 개의 상부 반도체층; 상기 하부 및 상부 반도체층들 각각의 소정영역 내에 형성되는 드레인 영역들 및 소오스 영역들; 상기 하부 및 상부 반도체층들 각각의 상부에 배치되는 게이트 구조체; 상기 드레인 영역들에 접속하는 비트라인 플러그들; 및 상기 상부 반도체층의 상부에 배치되어 상기 비트라인 플러그들 각각에 접속하는 비트라인들을 구비한다. 이때, 상기 상부 반도체층은, 상기 하부 반도체층의 드레인 영역들 상부에 형성되는 드레인 관통부를 갖고, 상기 비트라인 플러그들은 상기 드레인 관통부를 관통하여 상기 하부 반도체층에 형성된 드레인 영역들 각각에 접속한다.
본 발명에 따르면, 상기 게이트 구조체는 스트링 선택 라인, 접지 선택 라인 및 상기 스트링/접지 선택 라인들 사이에 배치되는 복수개의 워드라인들을 포함한다. 이때, 상기 스트링 선택 라인은 상기 드레인 영역들에 인접하게 배치되고, 상기 접지 선택 라인은 상기 소오스 영역들에 인접하게 배치되고, 상기 비트라인들은 상기 워드라인들을 가로지르는 방향으로 배치된다.
본 발명의 일 실시예에 따르면, 상기 접지 선택 라인에 평행하면서 상기 비트라인들의 아래에 배치되는 공통 소오스 라인 및 상기 공통 소오스 라인과 상기 하부 및 상부 반도체층들의 소오스 영역들을 연결하는 소오스 플러그들을 더 포함할 수 있다. 이 경우, 상기 상부 반도체층은, 상기 하부 반도체층의 소오스 영역들 상부에 형성되는 소오스 관통부를 갖고, 상기 소오스 플러그들은 상기 소오스 관통부를 관통하여 상기 하부 반도체층에 형성된 소오스 영역들 각각에 접속한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 상부 반도체층의 관통부를 지나는 비트라인 플러그들을 형성하는 단계를 포함하는 낸드 플래시 메모리 장치의 제조 방법을 제공한다. 이 방법은 하부 반도체층에 하부 소오스 영역들 및 하부 드레인 영역들을 형성하는 단계; 상기 하부 반도체층 상에, 소오스 관통부 및 드레인 관통부를 구비하는 상부 반도체층을 형성하는 단계; 상기 상부 반도체층에 상부 소오스 영역들 및 상부 드레인 영역들을 형성하는 단계; 상기 상부 및 하부 소오스 영역들에 접속하는 소오스 라인 구조체를 형성하는 단계; 및 상기 상부 및 하부 드레인 영역들에 각각 접속하는 비트라인 플러그들을 형성하는 단계를 포함한다. 이때, 상기 비트라인 플러그은 상기 드레인 관통부를 통해 상기 하부 드레인 영역에 연결된다.
본 발명의 일 실시예에 따르면, 상기 상부 반도체층을 형성하는 단계는 상기 하부 반도체층을 씨드층을 사용하는 에피택시얼 공정을 실시하여, 상기 하부 반도체층 상에 에피택시얼 실리콘층을 형성하는 단계; 상기 에피택시얼 실리콘층을 평탄화 식각하여, 상기 상부 반도체층을 형성하는 단계; 및 상기 상부 반도체층을 패터닝하여, 상기 하부 소오스 영역 및 상기 하부 드레인 영역의 상부에서 상기 상부 반도체층을 관통하는 상기 소오스 관통부 및 드레인 관통부를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 상부 반도체층을 형성하는 단계는 상기 하부 반도체층이 형성된 결과물 상에 하부 층간절연막을 형성하는 단계; 상기 하부 층간절연막 상에 상기 상부 반도체층을 본딩하는 단계; 및 상기 상부 반도체층을 패터닝하여, 상기 하부 소오스 영역 및 상기 하부 드레인 영역의 상부에서 상기 상부 반도체층을 관통하는 상기 소오스 관통부 및 드레인 관통부를 형성하는 단계를 포함할 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 상부 반도체층을 형성하는 단계는 상기 하부 반도체층이 형성된 결과물 상에 하부 층간절연막을 형성하는 단계; 상기 하부 층간절연막 상에 주형 패턴을 형성하는 단계; 상기 주형 패턴이 형성된 결과물 상에 반도체막을 증착하는 단계; 및 상기 주형 패턴이 노출될 때까지 상기 반도체막을 평탄화 식각함으로써, 상기 상부 반도체층을 형성하는 단계를 포함할 수 있다. 이때, 상기 주형 패턴은 상기 소오스 관통부 및 드레인 관통부의 위치에 형성된다. 이에 더하여, 상기 반도체막을 증착한 후, 상기 반도체막을 결정화시키는 단계를 더 실시할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1a 내지 도 1d는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치들의 셀 어레이들을 설명하기 위한 평면도들이고, 도 2a 내지 도 2c는 본 발명의 실시예들에 따른 낸드 플래시 메모리 장치들의 셀 어레이를 설명하기 위한 공정 단면도들이다. 보다 구체적으로, 도 2a 내지 도 2c는 각각 도 1a 내지 도 1d의 점선 I- I*을 따라 보여지는 단면들을 도시한다.
도 1a 및 도 2a를 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 하부 반도체층(100) 및 상기 하부 반도체층(100) 상에 배치되는 적어도 한 개의 상부 반도체층(200)을 구비한다. (설명의 복잡성을 피하기 위해, 아래에서는 한 개의 상부 반도체층을 구비하는 실시예를 설명할 것이다. 하지만, 이 분야에 종사하는 자라면, 후술할 본 발명의 기술적 특징들은 상부 반도체층의 수가 복수개인 경우에 대해서도 용이하게 구현될 수 있음을 알 수 있을 것이다.) 상기 하부 반도체층(100)은 단결정 구조의 반도체 물질로 형성되는 웨이퍼일 수 있다. 또한, 상기 상부 반도체층(200)은 단결정 구조의 반도체 물질인 것이 바람직하며, 이를 형성하는 방법은 후술될 것이다.
상기 하부 반도체층(100) 및 상기 상부 반도체층(200) 각각의 상부에는 하부 게이트 구조체(120) 및 상부 게이트 구조체(220)가 배치된다. 상기 하부 및 상부 게이트 구조체들(120, 220) 각각은 스트링 선택 라인(string selection line, SSL), 접지 선택 라인(ground selection line, GSL) 및 상기 스트링 선택 라인(SSL)과 상기 접지 선택 라인(GSL) 사이에 배치되는 복수개의 워드 라인들(word line, WL)을 구비한다. 이에 더하여, 상기 하부 게이트 구조체(120)와 상기 하부 반도체층(100) 사이에는 하부 게이트 절연막(105)이 배치되고, 상기 상부 게이트 구조체(220)와 상기 상부 반도체층(200) 사이에는 상부 게이트 절연막(205)이 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 게이트 구조체(120)는 차례로 적 층된 하부 부유 전극(121), 하부 게이트 층간절연막(122) 및 하부 제어 전극(123)을 포함하고, 상기 상부 게이트 구조체(220)는 차례로 적층된 상부 부유 전극(221), 상부 게이트 층간절연막(222) 및 상부 제어 전극(223)을 포함한다. 이에 더하여, 상기 하부 및 상부 제어 전극들(123, 223)의 상부에는 각각 하부 및 상부 캐핑 패턴들(124, 224)이 더 배치될 수도 있다.
상기 워드 라인들(WL)의 경우, 상기 하부 및 상부 부유 전극들(121, 221)은 상기 하부 및 상부 게이트 층간절연막들(122, 222)에 의해 각각 상기 하부 및 상부 제어 전극(123, 223)과 전기적으로 연결되지 않는다. 반면, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 경우, 상기 하부 및 상부 부유 전극들(121, 221)은 각각 상기 하부 및 상부 제어 전극(123, 223)과 전기적으로 연결된다. 이러한 연결을 위해, 상기 하부 및 상부 게이트 층간절연막들(122, 222)은, 도 2a에 도시된 것처럼, 상기 하부 및 상부 부유 전극들(121, 221)의 상부면을 소정 영역에서 노출시키도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하부 게이트 구조체(120) 및 상부 게이트 구조체(220)(이하, 게이트 구조체)는 전하 트랩형 플래시 메모리의 셀 게이트 구조를 가질 수도 있다. 예를 들면, 상기 게이트 구조체들(120, 220)은 잘 알려진 SONOS 구조 또는 TANOS 구조 중의 한가지일 수 있다. 이 경우, 상기 하부 및 상부 게이트 절연막들(105, 205)은 불필요할 수 있다.
상기 하부 반도체층(100) 내에는, 상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL) 사이에 배치되는 하부 불순물 영역들(110)이 형성되 고, 상기 하부 게이트 구조체(120)의 양측에는 하부 소오스 영역들(110S) 및 하부 드레인 영역들(110D)이 형성된다. 상기 하부 소오스 영역들(110S)은 상기 접지 선택 라인(GSL)에 인접하게 형성되고, 상기 하부 드레인 영역들(110D)은 상기 스트링 선택 라인(SSL)에 인접하게 형성된다. 이에 더하여, 상기 상부 반도체층(200) 내에는, 상기 하부 불순물 영역들(110), 상기 하부 소오스 영역들(110S) 및 상기 하부 드레인 영역들(110D)의 상부에 각각 배치되는, 상부 불순물 영역들(210), 상부 소오스 영역들(210S) 및 상부 드레인 영역들(210D)이 형성된다. 이들 불순물 영역들은 상기 하부 및 상부 반도체층들(100, 200)과 다른 도전형을 갖도록 형성된다.
상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL)의 측벽에는 게이트 스페이서들(129, 229)이 배치될 수 있다. 상기 게이트 스페이서들(129, 229)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 이에 더하여, 상기 하부 반도체층(100)과 상기 상부 반도체층(200) 사이에는 하부 층간절연막(140)이 형성되고, 상기 상부 반도체층(200) 상에는 상부 층간절연막(240)이 형성된다. 상기 하부 및 상부 층간절연막들(140, 240)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 반도체층(200) 상에는 상부 식각 저지막(230)이 형성될 수 있다. 상기 상부 식각 저지막(230)은 상기 상부 게이트 구조체(220)가 형성된 상부 반도체층(200)을 콘포말한 두께로 덮을 수 있으며, 상기 상부 층간절연막(240)에 대해 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다.
본 발명의 다른 실시예에 따르면, 상기 하부 반도체층(100) 상에는 하부 식각 저지막(130)이 형성될 수 있다. 상기 하부 식각 저지막(130)은 상기 하부 게이트 구조체(120)가 형성된 하부 반도체층(100)을 콘포말한 두께로 덮을 수 있으며, 상기 하부 층간절연막(140)에 대해 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 이때, 상기 하부 및 상부 식각 저지막들(130, 230)이 서로 식각 선택성을 갖지 않는 물질들로 형성되는 경우(예를 들면, 같은 물질로 형성되는 경우), 후술할 것처럼 상기 상부 반도체층(200)에 대한 식각 손상을 방지하기 위해, 상기 상부 식각 저지막(230)은 상기 하부 식각 저지막(130)보다 두꺼운 두께로 형성되는 것이 바람직하다.
상기 상부 층간절연막(240)의 상부에는 상기 워드라인들(WL)을 가로지르는 복수개의 비트라인들(BL)이 형성된다. 또한, 상기 상부 반도체층(200) 상에는 상기 워드라인들(WL)과 평행한 공통 소오스 라인(common source line, CSL)이 배치된다. 수직적인 높이의 측면에서, 상기 공통 소오스 라인(CSL)은 상기 상부 반도체층(200)과 상기 비트라인(BL) 사이에 배치될 수 있다. 이에 더하여, 상기 비트라인들(BL)은 상기 하부 및 상부 층간절연막들(140, 240)을 관통하는 비트라인 플러그들(400)을 이용하여 상기 하부 및 상부 드레인 영역들(110D, 210D)에 전기적으로 연결되고, 상기 공통 소오스 라인들(CSL)은 상기 하부 및 상부 층간절연막들(140, 240)을 관통하는 소오스 플러그들(300)을 이용하여 상기 하부 및 상부 소오스 영역들(110S, 210S)에 전기적으로 연결된다.
한편, 도 2a에 도시된 것처럼, 상기 상부 층간절연막(240)은 상기 공통 소 오스 라인(CSL)을 둘러싸는 제 1 상부 층간절연막(241) 및 상기 공통 소오스 라인(CSL) 상에 배치되는 제 2 상부 층간절연막(242)을 포함할 수 있다.
본 발명에 따르면, 상기 상부 반도체층(200) 내에는, 상기 하부 드레인 영역(110D) 및 상기 하부 소오스 영역(110S)의 상부에서 상기 상부 반도체층(200)을 관통하는 드레인 관통부(501) 및 소오스 관통부(502)가 형성된다. 상기 비트라인 플러그들(400)은 상기 드레인 관통부(501)를 관통하여 상기 하부 드레인 영역들(110D)에 접속되고, 상기 소오스 플러그(300)는 상기 소오스 관통부(502)를 관통하여 상기 하부 소오스 영역들(110S)에 접속된다. 도 1a에 도시된 것처럼, 하나의 비트라인(BL)은 하나의 비트라인 플러그(400)을 통해 하나의 하부 드레인 영역(110D)에 연결되는 반면, 상기 공통 소오스 라인(CSL) 및 상기 소오스 플러그(300)는 복수개의 하부 소오스 영역들(110S)에 연결된다.
본 발명의 일 실시예에 따르면, 상기 비트라인 플러그들(400)은 상기 상부 및 하부 드레인 영역들(110D, 210D)과 같은 도전형의 다결정 실리콘막으로 형성될 수 있다. 이 경우, 상기 비트라인 플러그들(400)은 상기 드레인 관통부(501)의 측벽에서 상기 상부 반도체층(200)과 접촉할 수도 있다. 이때, 상기 상부 반도체층(200)과 상기 비트라인 플러그들(400)은 서로 다른 도전형을 갖기 때문에, 이들은 정류 특성을 제공하는 pn 다이오드를 구성한다. 그 결과, 상기 비트라인 플러그들(400)에 역방향 전압(reverse voltage)이 인가될 경우, 이 전압은 상기 상부 반도체층(200)에 인가되지 않는다. 즉, 상기 비트라인 플러그들(400)과 상기 상부 반도체층(200)은 전기적으로 독립될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 비트라인 플러그들(400)은 금속성 물질들(예를 들면, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막) 중의 한가지로 형성될 수 있다. 이 경우, 상기 비트라인 플러그들(400)과 상기 상부 반도체층(200) 사이의 전기적 분리를 위해, 도 2b에 도시된 것처럼 상기 비트라인 플러그들(400)의 측벽에는 드레인 절연막(155)이 형성될 수 있다. 상기 드레인 절연막(155)은 잘 알려진 스페이서 형성 공정을 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트라인 플러그들(400)는 상기 상부 반도체층(200)의 상부에 배치되는 상부 비트라인 플러그 및 상기 상부 반도체층(200)을 관통하는 하부 비트라인 플러그로 구분될 수 있다. 이때, 상기 상부 비트라인 플러그는, 도 1a, 도 1b, 도 1d, 도 2a 및 도 2d에 도시된 것처럼, 상기 드레인 개구부(501)의 폭(G1)보다 넓을 폭을 갖도록 형성될 수 있다. 그 결과, 상기 상부 비트라인 플러그는, 도 2a 및 도 2b에 도시된 것처럼, (상기 드레인 개구부(501)의 양측에 형성된) 상기 상부 드레인 영역들(210D)에 연결된다. 상기 하부 비트라인 플러그는 상기 드레인 개구부(501)의 폭(G1)과 같거나 작은 폭을 갖도록 형성된다. 이 실시예에 따르면, 상기 하부 비트라인 플러그는 상기 상부 비트라인 플러그의 하부면으로부터 연속적으로 연장되어, 상기 하부 드레인 영역(110D)에 연결된다.
본 발명의 다른 실시예에 따르면, 도 1c 및 도 2c에 도시된 것처럼, 상기 비트라인 플러그들(400)는 서로 이격된 상부 비트라인 플러그들(402) 및 하부 비트라인 플러그들(401)로 구성될 수 있다. 이 실시예에 따르면, 상기 상부 비트라인 플 러그들(402)은 상기 비트라인(BL)과 그 하부의 상부 드레인 영역들(210D)을 전기적으로 연결하고, 상기 하부 비트라인 플러그(401)는 상기 비트라인(BL)과 그 하부의 하부 드레인 영역(110D)을 전기적으로 연결한다. 이 경우, 상기 상부 비트라인 플러그(402)와 상기 하부 비트라인 플러그(401)는 물리적으로 이격되지만, 이들이 공통으로 연결된 그 상부의 비트라인(BL)에 의해, 등전위(equipotential)를 구성한다.
본 발명의 일 실시예에 따르면, 상기 소오스 플러그들(300)은 상기 상부 및 하부 소오스 영역들(110S, 210S)과 같은 도전형의 다결정 실리콘막으로 형성될 수 있다. 이 경우, 상기 소오스 플러그들(300)은 상기 소오스 관통부(502)의 측벽에서 상기 상부 반도체층(200)과 접촉할 수도 있다. 이때, 상기 상부 반도체층(200)과 상기 소오스 플러그들(300)은 서로 다른 도전형을 갖기 때문에, 이들은 정류 특성을 제공하는 pn 다이오드를 구성한다. 그 결과, 상기 소오스 플러그들(300)에 역방향 전압(reverse voltage)이 인가될 경우, 이 전압은 상기 상부 반도체층(200)에 인가되지 않는다. 즉, 상기 소오스 플러그들(300)과 상기 상부 반도체층(200)은 전기적으로 독립될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 소오스 플러그들(300)은 금속성 물질들(예를 들면, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화막, 탄탈륨 질화막 및 텅스텐 질화막) 중의 한가지로 형성될 수 있다. 이 경우, 상기 소오스 플러그들(300)과 상기 상부 반도체층(200) 사이의 전기적 분리를 위해, 도 2b에 도시된 것처럼 상기 소오스 플러그들(300)의 측벽에는 소오스 절연막(156)이 형성될 수 있다. 상기 소 오스 절연막(156)은 잘 알려진 스페이서 형성 공정을 통해 형성될 수 있다.
한편, 본 발명의 또다른 실시에에 따르면, 상기 상부 반도체층(200) 및 상기 하부 반도체층(100)은 상기 하부 및 상부 소오스 영역들(110S, 210S)과 등전위를 구성할 수도 있다. 이 경우, 상기 소오스 절연막(156)이 형성되지 않으며, 상기 소오스 플러그들(300)은 상기 하부 및 상부 반도체층들(200, 300)과의 오믹 접촉을 위해 배리어 금속막들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 소오스 플러그들(300)는 상기 상부 반도체층(200)의 상부에 배치되는 상부 소오스 플러그 및 상기 상부 반도체층(200)을 관통하는 하부 소오스 플러그로 구분될 수 있다. 이때, 상기 상부 소오스 플러그는, 도 1a, 도 1b, 도 1d, 도 2a 및 도 2b에 도시된 것처럼, 상기 소오스 개구부(502)의 폭(G2)보다 넓을 폭을 갖도록 형성될 수 있다. 그 결과, 상기 상부 소오스 플러그는, 도 2a 및 도 2b에 도시된 것처럼, (상기 소오스 개구부(502)의 양측에 형성된) 상기 상부 소오스 영역들(210S)에 연결된다. 상기 하부 소오스 플러그는 상기 소오스 개구부(502)의 폭(G2)과 같거나 작은 폭을 갖도록 형성된다. 이 실시예에 따르면, 상기 하부 소오스 플러그는 상기 상부 소오스 플러그의 하부면으로부터 연속적으로 연장되어, 상기 하부 소오스 영역(110S)에 연결된다.
본 발명의 다른 실시예에 따르면, 도 1c 및 도 2c에 도시된 것처럼, 상기 소오스 플러그들(300)는 서로 이격된 상부 소오스 플러그들(402) 및 하부 소오스 플러그들(401)로 구성될 수 있다. 이 실시예에 따르면, 상기 상부 소오스 플러그들(402)은 상기 공통 소오스 라인(CSL)과 그 하부의 상부 소오스 영역들(210S)을 전기적으로 연결하고, 상기 하부 소오스 플러그(401)는 상기 공통 소오스 라인(CSL)과 그 하부의 하부 소오스 영역(110S)을 전기적으로 연결한다. 한편, 상기 공통 소오스 라인(CSL), 상기 하부 및 상부 소오스 플러그들(401, 402)은 다마신 공정을 통해 동시에 형성될 수 있다. 이 경우, 도 2c에 도시된 것처럼, 상기 상부 소오스 플러그(402)와 상기 하부 소오스 플러그(401)는 등전위(equipotential)를 구성한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낸드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 아래에서는 도 3a 내지 도 3d를 참조하여, 상기 비트라인 플러그들(400) 및 상기 소오스 라인 플러그들(300)의 형성 방법을 보다 구체적으로 설명할 것이다.
도 3a를 참조하면, 하부 반도체층(100) 상에 하부 게이트 구조체(120)을 형성하고, 상기 하부 게이트 구조체(120)를 이온 마스크로 사용하는 이온 주입 공정을 실시하여 상기 하부 반도체층(100) 내에 하부 불순물 영역들(110), 하부 소오스 영역들(110S) 및 하부 드레인 영역들(110D)을 형성한다. 이어서, 상기 하부 게이트 구조체(120)가 형성된 결과물 상에, 하부 식각정지막(130) 및 하부 층간절연막(140)을 차례로 형성한다.
상기 하부 층간절연막(140) 상에, 상술한 것처럼, 드레인 관통부(501) 및 소오스 관통부(502)를 갖는 상부 반도체층(200)을 형성한다. 본 발명에 따르면 상기 상부 반도체층(200)은 다양한 방법을 통해 형성될 수 있다. 아래에서는 도 5a 및 도 5b, 도 6a 내지 도 6c, 그리고 도 7a 및 도 7b를 참조하여, 상기 상부 반도 체층(200)을 형성하는 방법에 대해 설명한 후, 다시 상기 비트라인 플러그들(400) 및 상기 소오스 라인 플러그들(300)의 형성 방법을 설명할 것이다.
본 발명의 일 실시예에 따르면, 상기 하부 반도체층(100)을 씨드층으로 사용하는 에피택시얼 기술을 사용하여 상기 상부 반도체층(200)을 형성할 수 있다. 보다 구체적으로, 도 1a, 도 1c, 도 5a 및 도 5b에 도시된 것처럼, 상기 하부 층간절연막(140)을 형성한 후, 이를 관통하여 상기 하부 반도체층(100)의 소정영역을 노출시키는 씨드 홀(88)을 형성할 수 있다. (도 5a 및 도 5b는 도 1a 및 도 1c의 점선 I-I* 및 점선 II-II*을 따라 보여지는 단면을 도시한다.) 이어서, 에피택시얼 기술들 중의 한가지를 사용하여 상기 씨드 홀(88)을 채우는 씨드 플러그(99) 및 상기 씨드 플러그(99)로부터 연장되어 상기 하부 층간절연막(140)을 덮는 에피택시얼 반도체층(199)을 형성한다. 이러한 에피택시얼 기술의 결과로서, 상기 에피택시얼 반도체층(199)은 단결정 구조를 가질 수 있다. 이어서, 도 5b에 도시된 것처럼, 상기 에피택시얼 반도체층(199)을 패터닝함으로써, 상기 드레인 관통부(501) 및 소오스 관통부(502)를 갖는 상부 반도체층(200)을 형성한다. 본 발명에 따르면, 상기 에피택시얼 반도체층(199)을 패터닝하기 전에, 화학적 기계적 연마 기술과 같은 평탄화 공정을 통해 상기 에피택시얼 반도체층(199)의 상부면을 평탄화하는 단계를 더 포함할 수도 있다.
본 발명의 다른 실시예에 따르면, 상기 상부 반도체층(200)은 웨이퍼 본딩 기술을 통해 형성될 수도 있다. 보다 구체적으로, 도 6a에 도시된 것처럼, 상기 하부 층간절연막(140)을 형성한 후, 그 상부에 (단결정 구조의 반도체로 이루어지는) 웨이퍼(WF)를 본딩할 수 있다. 이러한 본딩을 위해, 상기 웨이퍼(WF)와 상기 하부 층간절연막(140) 상에는 접착막(adhesive layer)을 더 형성할 수도 있다. 도 6b 및 도 6c에 도시된 것처럼, 상기 웨이퍼(WF)을 식각하여 얇아진 반도체막(thin semiconductor layer, 199*)을 형성하고, 이를 패터닝하여 상기 드레인 관통부(501) 및 소오스 관통부(502)를 갖는 상부 반도체층(200)을 형성한다. 도 1b 및 도 1d에 도시된 것처럼, 상술한 에피택시얼 기술에서 요구되었던, 상기 씨드 홀(88) 형성을 위한 별도의 영역은 이 실시예에서는 불필요하다.
본 발명의 또다른 실시예에 따르면, 상기 상부 반도체층(200)은 증착 및 결정화 기술을 사용하여 형성될 수도 있다. 보다 구체적으로, 도 7a에 도시된 것처럼, 상기 하부 층간절연막(140) 상에, 상기 드레인 관통부(501) 및 소오스 관통부(502)의 위치를 정의하는 주형 패턴들(195)을 형성한다. 이어서, 상기 주형 패턴들(195)이 형성된 결과물 상에 반도체막(198)을 증착한다. 상기 반도체막(198)은 화학기상증착 또는 원자층 증착 기술을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 반도체막(198)은 비정질, 다결정 및 단결정 실리콘막들 중의 한가지일 수 있다. 본 발명의 일 실시예에 따르면, 상기 반도체막(198)이 단결정 구조를 갖도록 소정의 결정화 공정을 더 실시할 수 있다. 이어서, 도 7b에 도시된 것처럼, 상기 주형 패턴들(195)의 상부면이 노출될 때까지 상기 반도체막(198)을 평탄화 식각함으로써, 상기 주형 패턴들(195)에 의해 정의되는 공간 내에 배치되는 상부 반도체층(200)을 형성한다. 이 실시예에 따르면, 상기 상부 반도체층(200)은 상기 주형 패턴들(195)을 주형으로 사용하여 형성되기 때문에, 상기 상부 반도체 층(200)을 관통하는 상기 드레인 관통부(501) 및 소오스 관통부(502)은 별도의 패터닝 공정없이 형성된다.
다시 도 3a를 참조하면, 상기 상부 반도체층(200) 상에 상부 게이트 구조체(220)을 형성하고, 상기 상부 게이트 구조체(220)를 이온 마스크로 사용하는 이온 주입 공정을 실시하여 상기 상부 반도체층(200) 내에 상부 불순물 영역들(210), 상부 소오스 영역들(210S) 및 상부 드레인 영역들(210D)을 형성한다. 이어서, 상기 상부 게이트 구조체(220)가 형성된 결과물 상에, 상부 식각정지막(230) 및 제 1 상부 층간절연막(241)을 차례로 형성한다.
이어서, 상기 제 1 상부 층간절연막(241) 및 상기 하부 층간절연막(140)을 패터닝하여, 상기 소오스 관통부(502)를 관통하여 상기 하부 소오스 영역들(110S)을 노출시키는 소오스 콘택홀들(150)을 형성한다. 이때, 상기 소오스 콘택홀들(150)은 상기 상부 반도체층(200)의 상부에서 상기 소오스 관통부(502)보다 넓은 폭을 갖도록 형성됨으로써, 상기 상부 소오스 영역들(210S)의 상부면을 노출시킨다. 상기 상부 식각정지막(230)은, 이 단계에서, 상기 상부 반도체층(200)(보다 구체적으로는, 상기 상부 소오스 영역들(210S))에 대한 식각 손상을 방지하기 위한 목적에서 형성된다. 즉, 상기 소오스 콘택홀들(150)을 형성하는 단계는 상기 상부 식각 정지막(230)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 1 상부 층간절연막(241) 및 상기 하부 층간절연막(140)을 식각하는 단계를 포함한다. 또한, 상기 하부 식각 정지막(130)을 식각하는 동안, 상기 상부 반도체층(200)의 상부면이 손상되는 것을 방지하도록, 상기 상부 식각 정지막(230)은 상기 하부 식 각 정지막(130)보다 두꺼운 두께로 형성되는 것이 바람직하다.
도 3b를 참조하면, 상기 소오스 콘택홀(150)을 채우는 소오스 플러그들(300) 및 공통 소오스 라인(CSL)을 형성한다. 결과적으로, 상기 소오스 콘택홀(150) 및 상기 소오스 플러그(300)는 다마신 공정을 통해 형성된다. 한편, 본 발명의 다른 실시예에 따르면, 상기 소오스 플러그(300)는 도 4a 내지 도 4c에 도시된 것처럼 듀얼 다마신 공정을 통해 형성될 수 있다. 도 4a 내지 도 4c를 참조하면, 상기 제 1 상부 층간절연막(241)은 차례로 적층된 제 1 내지 제 3 절연막들(241a, 241b, 241c)를 포함할 수 있다. 상기 제 1 상부 층간절연막(241)을 패터닝하여 상기 소오스 콘택홀들(150)을 정의하기 위한 예비 콘택홀들(149)을 형성하고, 그 결과물 상에 상기 예비 콘택홀들(149)을 노출시키는 소정의 마스크 패턴(50)을 형성한 후, 상기 마스크 패턴(50)을 식각 마스크로 사용하여 상기 제 1 상부 및 하부 층간절연막들(140, 241)을 패터닝한다. 상기 제 2 절연막(241b)은, 잘 알려진 것처럼 듀얼 다마신 공정 동안 식각 정지막으로 사용됨으로써, 상기 예비 콘택홀들(149)에 의해 정의되는 콘택 홀 구조를 하부막들(140, 240)로 전사시키는데 이용된다. 이를 위해, 상기 제 2 절연막(241b)은 상기 제 1 및 제 2 절연막들(241a, 241c)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)으로 형성될 수 있다.
도 3c를 참조하면, 상기 소오스 플러그들(300)이 형성된 결과물 상에 제 2 상부 층간절연막(242)을 형성한다. 상기 제 2 상부 층간절연막(242)은 상기 제 1 상부 층간절연막(241)과 함께 상기 상부 층간절연막(240)을 구성한다. 이어서, 상 기 상부 및 하부 층간절연막들(140, 240)을 패터닝하여, 상기 드레인 관통부(501)를 관통하여 상기 하부 드레인 영역들(110D)을 노출시키는 드레인 콘택홀들(151)을 형성한다. 이때, 상기 드레인 콘택홀들(151)은 상기 상부 반도체층(200)의 상부에서 상기 드레인 관통부(501)보다 넓은 폭을 갖도록 형성됨으로써, 상기 상부 드레인 영역들(210D)의 상부면을 노출시킨다. 상기 상부 식각정지막(230)은, 이 단계에서, 상기 상부 반도체층(200)(보다 구체적으로는, 상기 상부 드레인 영역들(210D))에 대한 식각 손상을 방지하기 위한 목적에서 형성된다. 즉, 상기 드레인 콘택홀들(151)을 형성하는 단계는 상기 상부 식각 정지막(230)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 상부 층간절연막(240) 및 상기 하부 층간절연막(140)을 식각하는 단계를 포함한다. 상기 하부 식각 정지막(130)을 식각하는 동안, 상기 상부 반도체층(200)의 상부면이 손상되는 것을 방지할 수 있는 두께로 형성하는 것이 바람직하다.
도 3d를 참조하면, 상기 드레인 콘택홀(151)을 채우는 비트라인 플러그들(400)을 형성한다. 이어서, 상기 상부 층간절연막(240) 상에 상기 비트라인 플러그들(400)에 접속하면서 상기 워드라인들(WL)을 가로지르는 비트라인들(BL)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 비트라인 플러그들(400)을 형성하기 전에, 상기 드레인 콘택홀(151)의 측벽에 드레인 절연막(도 2a의 155)을 형성할 수 있다. 유사하게, 상기 소오스 플러그들(300)을 형성하기 전에, 상기 소오스 콘택홀(150)의 측벽에 소오스 절연막(도 2a의 156)을 형성할 수 있다. 상기 소오스 및 드레인 절연막(155, 156)은 통상적인 스페이서 형성 기술을 사용하여 형성될 수 있 다.
본 발명의 실시예에 따르면, 상부 반도체층은 하부 반도체층의 하부 소오스 영역 및 하부 드레인 영역들의 상부에서, 상부 반도체층을 관통하는 관통부들을 갖도록 형성된다. 소오스 및 비트라인 플러그들은 이들 관통부를 지나도록 형성된다. 이에 따라, 칩 면적 활용도에서의 손실없이 3차원적으로 배열된 메모리 셀들의 소오스 및 드레인 전극들을 전기적으로 연결할 수 있다.

Claims (27)

  1. 하부 반도체층 및 상기 하부 반도체층 상에 배치되는 적어도 한 개의 상부 반도체층;
    상기 하부 및 상부 반도체층들 각각의 소정영역 내에 형성되는 드레인 영역들 및 소오스 영역들;
    상기 하부 및 상부 반도체층들 각각의 상부에 배치되는 게이트 구조체;
    상기 드레인 영역들에 접속하는 비트라인 플러그들; 및
    상기 상부 반도체층의 상부에 배치되어, 상기 비트라인 플러그들 각각에 접속하는 비트라인들을 구비하되,
    상기 상부 반도체층은, 상기 하부 반도체층의 드레인 영역들 상부에 형성되는 드레인 관통부를 갖고, 상기 비트라인 플러그들은 상기 드레인 관통부를 관통하여 상기 하부 반도체층에 형성된 드레인 영역들 각각에 접속하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이트 구조체는 스트링 선택 라인, 접지 선택 라인 및 상기 스트링/접지 선택 라인들 사이에 배치되는 복수개의 워드라인들을 포함하되,
    상기 스트링 선택 라인은 상기 드레인 영역들에 인접하게 배치되고,
    상기 접지 선택 라인은 상기 소오스 영역들에 인접하게 배치되고,
    상기 비트라인들은 상기 워드라인들을 가로지르는 방향으로 배치되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 상부 반도체층에 형성되는 드레인 영역들은 상기 드레인 관통부에 인접하게 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비트라인 플러그는
    상기 상부 반도체층의 상부에 배치되어, 상기 상부 반도체층의 드레인 영역에 접속하는 상부 비트라인 플러그; 및
    상기 드레인 관통부를 관통하여 상기 하부 반도체층의 드레인 영역에 접속하되, 상기 상부 비트라인 플러그로부터 연장되는 하부 비트라인 플러그를 포함하되,
    상기 상부 비트라인 플러그는 상기 드레인 관통부보다 넓은 폭을 가지면서, 상기 드레인 관통부에 인접한 상기 상부 반도체층의 드레인 영역들에 접속하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 비트라인 플러그는
    상기 상부 반도체층의 드레인 영역과 상기 비트라인을 연결하는 상부 비트 라인 플러그; 및
    상기 하부 반도체층의 드레인 영역과 상기 비트라인을 연결하는 하부 비트라인 플러그를 포함하되,
    상기 하부 비트라인 플러그는 상기 상부 비트라인 플러그로부터 이격되어 상기 드레인 관통부를 관통하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 비트라인 플러그들은 텅스텐, 티타늄, 탄탈륨, 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 및 상기 드레인 영역들과 같은 도전형의 다결정 실리콘막 중의 적어도 한가지로 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 드레인 관통부의 내벽에 배치되어, 상기 드레인 관통부의 측벽으로부터 상기 비트라인 플러그를 이격시키는 드레인 절연막을 더 포함하는 낸드 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 상부 반도체층 상부의 게이트 구조체를 덮으면서, 상기 상부 반도체층 상부에 배치되는 상부 식각 정지막을 더 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 하부 반도체층 상부의 게이트 구조체를 덮으면서, 상기 하부 반도체층 상부에 배치되는 하부 식각 정지막을 더 포함하되,
    상기 상부 식각 정지막은 상기 하부 식각 정지막보다 두꺼운 것을 특징으로 하는 낸드 플래시 메모리 장치.
  10. 제 2 항에 있어서,
    상기 접지 선택 라인에 평행하면서 상기 비트라인들의 아래에 배치되는 공통 소오스 라인; 및
    상기 공통 소오스 라인과 상기 하부 및 상부 반도체층들의 소오스 영역들을 연결하는 소오스 플러그들을 더 포함하는 낸드 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 상부 반도체층은, 상기 하부 반도체층의 소오스 영역들 상부에 형성되는 소오스 관통부를 갖고,
    상기 소오스 플러그들은 상기 소오스 관통부를 관통하여 상기 하부 반도체층에 형성된 소오스 영역들 각각에 접속하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 상부 반도체층에 형성되는 소오스 영역들은 상기 소오스 관통부에 인접하게 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 소오스 플러그는
    상기 상부 반도체층의 상부에 배치되어, 상기 상부 반도체층의 소오스 영역에 접속하는 상부 소오스 플러그; 및
    상기 소오스 관통부를 관통하여 상기 하부 반도체층의 소오스 영역에 접속하되, 상기 상부 소오스 플러그로부터 연장되는 하부 소오스 플러그를 포함하되,
    상기 상부 소오스 플러그는 상기 소오스 관통부보다 넓은 폭을 가지면서, 상기 소오스 관통부에 인접한 상기 상부 반도체층의 소오스 영역들에 접속하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  14. 제 11 항에 있어서,
    상기 소오스 플러그는
    상기 상부 반도체층의 소오스 영역과 상기 공통 소오스 라인을 연결하는 상부 소오스 플러그; 및
    상기 하부 반도체층의 소오스 영역과 상기 공통 소오스 라인을 연결하는 하부 소오스 플러그를 포함하되,
    상기 하부 소오스 플러그는 상기 상부 소오스 플러그로부터 이격되어 상기 소오스 관통부를 관통하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  15. 제 10 항에 있어서,
    상기 소오스 플러그들은 텅스텐, 티타늄, 탄탈륨, 티타늄 질화막, 탄탈륨 질화막, 텅스텐 질화막 및 상기 드레인 영역들과 같은 도전형의 다결정 실리콘막 중의 적어도 한가지로 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  16. 제 10 항에 있어서,
    상기 소오스 관통부의 내벽에 배치되어, 상기 소오스 관통부의 측벽으로부터 상기 소오스 플러그를 이격시키는 소오스 절연막을 더 포함하는 낸드 플래시 메모리 장치.
  17. 하부 반도체층에 하부 소오스 영역들 및 하부 드레인 영역들을 형성하는 단계;
    상기 하부 반도체층 상에, 소오스 관통부 및 드레인 관통부를 구비하는 상부 반도체층을 형성하는 단계;
    상기 상부 반도체층에 상부 소오스 영역들 및 상부 드레인 영역들을 형성하는 단계;
    상기 상부 및 하부 소오스 영역들에 접속하는 소오스 라인 구조체를 형성하 는 단계; 및
    상기 상부 및 하부 드레인 영역들에 각각 접속하는 비트라인 플러그들을 형성하는 단계를 포함하되,
    상기 비트라인 플러그은 상기 드레인 관통부를 통해 상기 하부 드레인 영역에 연결되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 상부 반도체층을 형성하는 단계는
    상기 하부 반도체층을 씨드층을 사용하는 에피택시얼 공정을 실시하여, 상기 하부 반도체층 상에 에피택시얼 실리콘층을 형성하는 단계;
    상기 에피택시얼 실리콘층을 평탄화 식각하여, 상기 상부 반도체층을 형성하는 단계; 및
    상기 상부 반도체층을 패터닝하여, 상기 하부 소오스 영역 및 상기 하부 드레인 영역의 상부에서 상기 상부 반도체층을 관통하는 상기 소오스 관통부 및 드레인 관통부를 형성하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 상부 반도체층을 형성하는 단계는
    상기 하부 반도체층이 형성된 결과물 상에 하부 층간절연막을 형성하는 단 계;
    상기 하부 층간절연막 상에 상기 상부 반도체층을 본딩하는 단계; 및
    상기 상부 반도체층을 패터닝하여, 상기 하부 소오스 영역 및 상기 하부 드레인 영역의 상부에서 상기 상부 반도체층을 관통하는 상기 소오스 관통부 및 드레인 관통부를 형성하는 단계를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 상부 반도체층을 형성하는 단계는
    상기 하부 반도체층이 형성된 결과물 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 주형 패턴을 형성하는 단계;
    상기 주형 패턴이 형성된 결과물 상에 반도체막을 증착하는 단계; 및
    상기 주형 패턴이 노출될 때까지 상기 반도체막을 평탄화 식각함으로써, 상기 상부 반도체층을 형성하는 단계를 포함하되,
    상기 주형 패턴은 상기 소오스 관통부 및 드레인 관통부의 위치에 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 반도체막을 증착한 후, 상기 반도체막을 결정화시키는 단계를 더 포함 하는 낸드 플래시 메모리 장치의 제조 방법.
  22. 제 17 항에 있어서,
    상기 하부 소오스 영역들 및 하부 드레인 영역들을 형성하기 전에,
    상기 하부 반도체층 상에, 상기 하부 드레인 영역들에 인접하게 배치되는 스트링 선택 라인, 상기 하부 소오스 영역들에 인접하게 배치되는 접지 선택 라인 및 상기 스트링/접지 선택 라인들 사이에 배치되는 복수개의 워드라인들을 포함하는 하부 게이트 구조체를 형성하는 단계를 더 포함하고,
    상기 상부 소오스 영역들 및 상부 드레인 영역들을 형성하기 전에,
    상기 상부 반도체층 상에, 상기 상부 드레인 영역들에 인접하게 배치되는 스트링 선택 라인, 상기 상부 소오스 영역들에 인접하게 배치되는 접지 선택 라인 및 상기 스트링/접지 선택 라인들 사이에 배치되는 복수개의 워드라인들을 포함하는 상부 게이트 구조체를 형성하는 단계를 더 포함하고,
    상기 비트라인 플러그들을 형성한 후,
    상기 워드라인들을 가로지르면서 상기 비트라인 플러그들 각각에 접속하는 비트라인들을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 장치의 제조 방법.
  23. 제 17 항에 있어서,
    상기 하부 반도체층과 상기 상부 반도체층 사이에 개재되는 하부 층간절연막을 형성하는 단계;
    상기 상부 반도체층 상에 배치되는 상부 층간절연막을 형성하는 단계;
    상기 하부 소오스 영역의 상부에서 상기 상부 및 하부 층간절연막들을 패터닝함으로써, 상기 하부 소오스 영역들 및 상기 상부 소오스 영역들을 노출시키는 소오스 콘택홀을 형성하는 단계; 및
    상기 상부 및 하부 층간절연막들을 다시 패터닝하여 상기 하부 드레인 영역들 및 상기 상부 드레인 영역들을 노출시키는 비트라인 콘택홀을 형성하는 단계를 더 포함하되,
    상기 소오스 라인 구조체를 형성하는 단계는 상기 소오스 콘택홀을 채우는 소오스 플러그들을 형성하는 단계를 더 포함하고,
    상기 비트라인 플러그는 상기 비트라인 콘택홀을 채우도록 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 상부 층간절연막은 상기 상부 소오스 영역들 및 상기 상부 드레인 영역들을 덮는 상부 식각 정지막을 포함하되,
    상기 상부 식각 정지막은, 상기 비트라인 콘택홀을 형성하는 단계 또는 상기 소오스 콘택홀을 형성하는 단계에서, 상기 상부 반도체층의 식각 손상을 방지할 수 있는 두께로 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 하부 층간절연막은 상기 하부 소오스 영역들 및 상기 하부 드레인 영역들을 덮는 하부 식각 정지막을 포함하되,
    상기 상부 식각 정지막은 상기 하부 식각 정지막보다 두꺼운 두께로 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
  26. 제 23 항에 있어서,
    상기 소오스 플러그를 형성하기 전에, 상기 소오스 콘택홀의 측벽에, 상기 소오스 플러그를 상기 소오스 관통부의 측벽으로부터 이격시키는 소오스 절연막을 형성하는 단계를 더 포함하고,
    상기 비트라인 플러그를 형성하기 전에, 상기 비트라인 콘택홀의 측벽에, 상기 비트라인 플러그를 상기 드레인 관통부의 측벽으로부터 이격시키는 드레인 절연막을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 장치의 제조 방법.
  27. 제 23 항에 있어서,
    상기 소오스 콘택홀 및 상기 소오스 라인 구조체는 듀얼 다마신 기술을 이용하여 형성되는 것을 특징으로 하는 낸드 플래시 메모리 장치의 제조 방법.
KR1020060099015A 2006-10-11 2006-10-11 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 KR100806339B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060099015A KR100806339B1 (ko) 2006-10-11 2006-10-11 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
US11/653,890 US7602028B2 (en) 2006-10-11 2007-01-17 NAND flash memory devices having 3-dimensionally arranged memory cells and methods of fabricating the same
TW096137829A TWI423430B (zh) 2006-10-11 2007-10-09 具有三維排列記憶胞之ｎａｎｄ快閃記憶體裝置以及其製造方法
CNA2007101807291A CN101162721A (zh) 2006-10-11 2007-10-11 具有3-维布置的存储单元的nand快闪存储器件及其制造方法
JP2007265380A JP2008098641A (ja) 2006-10-11 2007-10-11 Ｎａｎｄフラッシュメモリー装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060099015A KR100806339B1 (ko) 2006-10-11 2006-10-11 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100806339B1 true KR100806339B1 (ko) 2008-02-27

Family

ID=39297603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060099015A KR100806339B1 (ko) 2006-10-11 2006-10-11 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7602028B2 (ko)
JP (1) JP2008098641A (ko)
KR (1) KR100806339B1 (ko)
CN (1) CN101162721A (ko)
TW (1) TWI423430B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010104758A2 (en) * 2009-03-11 2010-09-16 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101032500B1 (ko) 2009-01-06 2011-05-04 오영주 3차원구조를 갖는 메모리장치
KR20130007417A (ko) * 2011-06-23 2013-01-18 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 스트링 내에 다이오드를 구비하는 3차원 어레이의 메모리 구조
CN103811516A (zh) * 2010-12-14 2014-05-21 桑迪士克3D有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
US8803222B2 (en) 2011-07-07 2014-08-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections
US8921918B2 (en) 2010-10-25 2014-12-30 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
US20080273390A1 (en) * 2007-05-04 2008-11-06 Promos Technologies Inc. NAND flash memory cell array and method of fabricating the same
US20090026524A1 (en) * 2007-07-27 2009-01-29 Franz Kreupl Stacked Circuits
KR100939409B1 (ko) * 2008-01-21 2010-01-28 주식회사 하이닉스반도체 반도체 소자의 다마신 패턴 형성 방법
KR100978911B1 (ko) * 2008-02-28 2010-08-31 삼성전자주식회사 반도체 장치 및 그의 형성방법
JP4600576B2 (ja) * 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
KR101483531B1 (ko) * 2008-06-24 2015-01-20 삼성전자주식회사 비휘발성 메모리 장치
KR20100004770A (ko) * 2008-07-04 2010-01-13 삼성전자주식회사 메모리 반도체 장치
KR100991220B1 (ko) 2008-07-21 2010-11-04 삼성전자주식회사 접착된 계면을 갖는 기판 내의 콘택 구조체, 이를 구비하는반도체 소자 및 이를 제조하는 방법들
JP2010238747A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 不揮発性半導体記憶装置
KR20110001063A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101155279B1 (ko) * 2009-09-01 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 소자
US8569829B2 (en) 2009-12-28 2013-10-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR101822962B1 (ko) * 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8355281B2 (en) 2010-04-20 2013-01-15 Micron Technology, Inc. Flash memory having multi-level architecture
TWI427744B (zh) * 2010-09-01 2014-02-21 Macronix Int Co Ltd 具有二極體於記憶串列中的三維陣列記憶體架構
US8659944B2 (en) 2010-09-01 2014-02-25 Macronix International Co., Ltd. Memory architecture of 3D array with diode in memory string
JP2012064854A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
US8630114B2 (en) * 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
CN102637692B (zh) * 2011-02-10 2014-08-20 旺宏电子股份有限公司 快闪存储器结构及其制造与操作方法
JP2013069932A (ja) 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
FR2986371B1 (fr) 2012-01-31 2016-11-25 St Microelectronics Sa Procede de formation d'un via contactant plusieurs niveaux de couches semiconductrices
KR101370509B1 (ko) 2012-02-24 2014-03-06 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
JP2013201306A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP6147480B2 (ja) 2012-09-26 2017-06-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR102025339B1 (ko) * 2013-03-07 2019-09-26 삼성전자 주식회사 도전성 플러그를 포함하는 반도체 소자
US9147472B2 (en) 2013-08-19 2015-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer
JP6139370B2 (ja) * 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
TW201629955A (zh) * 2014-10-26 2016-08-16 Neo半導體股份有限公司 用於提供三維整合揮發記憶體與動態隨機存取記憶體之記憶裝置之方法與設備
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
US9570392B2 (en) * 2015-04-30 2017-02-14 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
FR3037437B1 (fr) * 2015-06-09 2018-06-01 Commissariat Energie Atomique Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d
US9437612B1 (en) 2015-08-21 2016-09-06 Macronix International Co., Ltd. Three-dimensional memory
FR3062236A1 (fr) * 2017-01-23 2018-07-27 Stmicroelectronics (Rousset) Sas Barre de connexion
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN107068687B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102561732B1 (ko) 2017-03-08 2023-07-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US11329077B2 (en) * 2017-03-31 2022-05-10 Sony Semiconductor Solutions Corporation Semiconductor device with a through electrode reception part wider than a through electrode, solid-state imaging device, and electronic equipment
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
KR102665246B1 (ko) 2018-07-03 2024-05-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2020047642A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体記憶装置
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
KR20200108618A (ko) * 2019-03-11 2020-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210089002A (ko) * 2020-01-07 2021-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11901363B2 (en) 2021-05-14 2024-02-13 Samsung Electronics Co., Ltd. Resistance measuring structures of stacked devices
TWI787080B (zh) * 2022-02-10 2022-12-11 旺宏電子股份有限公司 三維快閃記憶體元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058990A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR20050010260A (ko) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
KR20050079233A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268151A (ja) * 1988-04-20 1989-10-25 Sharp Corp 半導体装置
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
JP3178052B2 (ja) * 1991-12-13 2001-06-18 ソニー株式会社 半導体装置とその製造方法
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
JP3445495B2 (ja) * 1997-07-23 2003-09-08 株式会社東芝 半導体装置
JPH11186528A (ja) * 1997-12-25 1999-07-09 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
WO2004061863A2 (en) * 2002-12-31 2004-07-22 Matrix Semiconductor, Inc. Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7498641B2 (en) * 2004-05-28 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Partial replacement silicide gate
KR100604871B1 (ko) * 2004-06-17 2006-07-31 삼성전자주식회사 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치
JP4571454B2 (ja) * 2004-07-16 2010-10-27 株式会社アドバンテスト 半導体集積回路
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
EP1638142A3 (en) * 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
JP4535845B2 (ja) * 2004-10-29 2010-09-01 富士通セミコンダクター株式会社 半導体装置
KR100684875B1 (ko) 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP4654671B2 (ja) * 2004-11-29 2011-03-23 ソニー株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058990A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR20050010260A (ko) * 2003-07-18 2005-01-27 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
KR20050079233A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101032500B1 (ko) 2009-01-06 2011-05-04 오영주 3차원구조를 갖는 메모리장치
WO2010104758A2 (en) * 2009-03-11 2010-09-16 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
WO2010104758A3 (en) * 2009-03-11 2011-01-06 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
US8552568B2 (en) 2009-03-11 2013-10-08 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
US8921918B2 (en) 2010-10-25 2014-12-30 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
CN103811516A (zh) * 2010-12-14 2014-05-21 桑迪士克3D有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
CN103811516B (zh) * 2010-12-14 2016-10-05 桑迪士克科技有限责任公司 具有不对称垂直选择器件的三维非易失性存储器
KR20130007417A (ko) * 2011-06-23 2013-01-18 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 스트링 내에 다이오드를 구비하는 3차원 어레이의 메모리 구조
KR101975812B1 (ko) 2011-06-23 2019-05-08 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 스트링 내에 다이오드를 구비하는 3차원 어레이의 메모리 구조
US8803222B2 (en) 2011-07-07 2014-08-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices using direct strapping line connections

Also Published As

Publication number Publication date
TWI423430B (zh) 2014-01-11
US20080087932A1 (en) 2008-04-17
US7602028B2 (en) 2009-10-13
TW200822345A (en) 2008-05-16
CN101162721A (zh) 2008-04-16
JP2008098641A (ja) 2008-04-24

Similar Documents

Publication Publication Date Title
KR100806339B1 (ko) 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
EP3580783B1 (en) Through array contact structure of three-dimensional memory device
US10651192B2 (en) Word line structure of three-dimensional memory device
JP7121141B2 (ja) ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
CN111430366B (zh) 三维存储器件及其形成方法
CN110062958B (zh) 用于形成三维存储器件的方法
KR102613951B1 (ko) 지그재그 슬릿 구조를 갖는 3차원 메모리 장치 및 이를 형성하기 위한 방법
US11081524B2 (en) Three-dimensional memory devices
US9515023B2 (en) Multilevel contact to a 3D memory array and method of making thereof
US8598032B2 (en) Reduced number of masks for IC device with stacked contact levels
WO2020142989A1 (en) Structures and methods for reducing stress in three-dimensional memory device
US8324055B2 (en) Methods of manufacturing buried wiring type substrate and semiconductor device incorporating buried wiring type substrate
KR20120094208A (ko) 반도체 소자 및 그 제조 방법
KR20210022109A (ko) 새로운 3d nand 메모리 소자 및 그 형성 방법
KR101748099B1 (ko) 개선된 평탄화 균일도를 갖는 반도체 소자 및 구조물을 형성하는 방법, 및 최종 구조물 및 반도체 소자
KR20190051316A (ko) 반도체 메모리 소자 및 그 제조 방법
CN112567515A (zh) 存储器结构及其形成方法
US7375430B2 (en) Semiconductor device and method of manufacture thereof
US20220130854A1 (en) Three-dimensional memory devices with supporting structure for staircase region and spacer structure for contact structure and methods for forming the same
JP2010109183A (ja) 半導体装置およびその製造方法
JP2010135633A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 8