JP4535845B2 - 半導体装置 - Google Patents
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Description
アルミニウム配線は上下にバリア金属層を備えたアルミニウム層をエッチングすることで配線を形成し、プラズマCVDで酸化シリコン膜を堆積して層間絶縁膜を形成していた。この配線は経時変化を伴う耐圧劣化がなく、低電圧領域に対して規定された配線基準を高電圧領域にも適用でき、密なパターン形成が可能であった。
本発明の他の目的は、銅拡散防止絶縁膜を備えた銅配線を有し、10年間配線不良発生を抑制できる半導体装置を提供することである。
シリコン基板と、
前記シリコン基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、
前記シリコン基板上方に形成され、配線用凹部を有する層間絶縁膜と、
前記配線用凹部の表面に形成されたバリア金属層と前記バリア金属層の上に形成された銅層との積層で形成され、前記層間絶縁膜の前記配線用凹部に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界強度が0.4MV/cm以下になるように選定されている銅配線と、
前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、
を有する半導体装置
が提供される。
論理回路は低電圧化され、130nm世代では駆動電圧は1.2Vまで下がってきている。フラッシュメモリを混載した論理回路においては、フラッシュメモリおよびその駆動回路に於いて複数の高電圧が使用される。なお、複数の電圧を多電圧と呼ぶ。フラッシュメモリにおいては、信頼性から厚さ9〜10nmのトンネル酸化膜が依然として用いられており、特に書き込み、消去に高電圧を必要とする。
図6Ex,6Eyに示すように、ゲート電極構造を覆って酸化膜31をCVDで堆積し、RIE等の異方性エッチングを行なって、ゲート構造側面上にサイドウォールスペーサを形成する。サイドウォールスペーサ31を形成した後、ゲート電極構造を覆って、基板上に窒化シリコン層32を堆積し、エッチストッパ層を形成する。
図7Aの平面図に示すように、図5AのノンSASタイプ同様、フラッシュメモリセルFMCが行列状に配置される。図5Aと異なる点は、ソースコンタクト、ソース線がないことである。以下に説明するように、ソースは、半導体基板内で列方向に連続的に形成される。ビット線は、図5A同様行方向に延在し、隣接ビット線間の最小配線間隔は0.125μmである。
層間絶縁膜IL3、IL4,IL5には、デュアルダマシン構造の銅配線M2L,M3L,M4Lが埋め込まれる。ビア導電体は占有面積が狭く、配線全体の付随容量に与える影響が小さい。ビア導電体を囲む部分は信頼性の高い酸化シリコン層で構成しても、誘電率の影響は小さい。
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは、当業者に自明であろう。
S ソース
D ドレイン
CG コントロールゲート
FG フローティングゲート
GX ゲート酸化膜
SW サイドウォールスペーサ
ONO 酸化膜−窒化膜−酸化膜(積層)
BL ビットライン
WL ワードライン
SL ソースライン
DC ドレインコンタクト
SC ソースコンタクト
FMC フラッシュメモリセル
WP タングステンプラグ
SUB シリコン基板
STI シャロートレンチアイソレーション
IL 層間絶縁膜
ES エッチストッパ(兼銅拡散防止膜)
MxL 銅配線層
Claims (7)
- シリコン基板と、
前記シリコン基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、
前記シリコン基板上方に形成され、配線用凹部を有する層間絶縁膜と、
前記配線用凹部の表面に形成されたバリア金属層と前記バリア金属層の上に形成された銅層との積層で形成され、前記層間絶縁膜の前記配線用凹部に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界強度が0.4MV/cm以下になるように選定されている銅配線と、
前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、
を有する半導体装置。 - 前記複数の回路領域が、フラッシュメモリセルアレイ、およびその駆動回路を含む請求項1記載の半導体装置。
- 前記フラッシュメモリセルアレイがビット線とワード線を含み、ビット線ピッチがワード線ピッチより狭い請求項2記載の半導体装置。
- 前記複数の回路領域が、フラッシュメモリセルより低電圧で駆動される論理回路を含む請求項2または3記載の半導体装置。
- 前記銅拡散防止膜が窒化シリコン膜である請求項1〜4のいずれか1項記載の半導体装置。
- 前記銅拡散防止膜がSiC膜である請求項1〜4のいずれか1項記載の半導体装置。
- 前記層間絶縁膜が酸化シリコンより誘電率の低い低誘電率層を含む請求項1〜6のいずれか1項記載の半導体装置。
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