JP2003031664A - レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体 - Google Patents
レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体Info
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- JP2003031664A JP2003031664A JP2001219815A JP2001219815A JP2003031664A JP 2003031664 A JP2003031664 A JP 2003031664A JP 2001219815 A JP2001219815 A JP 2001219815A JP 2001219815 A JP2001219815 A JP 2001219815A JP 2003031664 A JP2003031664 A JP 2003031664A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ネット間の電位差に応じた配線間隔を容易に設
定する。 【解決手段】第１ファイル２１にはネットリストデータ
が格納される。第２ファイル２２には電源ネット名及び
その電源電圧とが格納され、第３ファイル２３には電源
ネットに相当する外部入力ネットの名称及びその電源電
圧とが格納される。これらファイル２１〜２３からの入
力データに基づいて等電位追跡が行われる。等電位追跡
結果により各ネットの電位が特定された後、各ネット間
の電位差に基づいて配線間隔が決定され、その配線間隔
に基づいて配線レイアウトデータが作成される。
定する。 【解決手段】第１ファイル２１にはネットリストデータ
が格納される。第２ファイル２２には電源ネット名及び
その電源電圧とが格納され、第３ファイル２３には電源
ネットに相当する外部入力ネットの名称及びその電源電
圧とが格納される。これらファイル２１〜２３からの入
力データに基づいて等電位追跡が行われる。等電位追跡
結果により各ネットの電位が特定された後、各ネット間
の電位差に基づいて配線間隔が決定され、その配線間隔
に基づいて配線レイアウトデータが作成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて電位差に応じた配線間隔を実現するレイアウト設
計方法、レイアウト検証方法、レイアウト設計装置、プ
ログラム及び記録媒体に関するものである。
おいて電位差に応じた配線間隔を実現するレイアウト設
計方法、レイアウト検証方法、レイアウト設計装置、プ
ログラム及び記録媒体に関するものである。
【０００２】近年、半導体集積回路における高集積化及
び高機能化が進み、１つのチップに多数の配線が設けら
れるようになってきている。それら配線のレイアウト設
計において、配線間隔の最適化を図ることが重要となっ
ている。
び高機能化が進み、１つのチップに多数の配線が設けら
れるようになってきている。それら配線のレイアウト設
計において、配線間隔の最適化を図ることが重要となっ
ている。
【０００３】
【従来の技術】従来の自動配線技術では、ネットリスト
（回路配線の接続情報）に対して、配線間隔を制御する
ための属性を各ネットに付加することで、的確な配線間
隔がとれるようにしている。
（回路配線の接続情報）に対して、配線間隔を制御する
ための属性を各ネットに付加することで、的確な配線間
隔がとれるようにしている。
【０００４】ところで、半導体集積回路における先端の
配線工程では銅（Ｃｕ）よりなる配線（以下、Ｃｕ配
線）が使用されている。Ｃｕ配線を使用する場合、電界
の発生に伴ってＣｕの染み出しといった現象が生じ、そ
れによる回路信頼性の低下が懸念される。そのため、各
配線に印加される電位の強弱により、配線間隔をコント
ロールする必要が生じている。
配線工程では銅（Ｃｕ）よりなる配線（以下、Ｃｕ配
線）が使用されている。Ｃｕ配線を使用する場合、電界
の発生に伴ってＣｕの染み出しといった現象が生じ、そ
れによる回路信頼性の低下が懸念される。そのため、各
配線に印加される電位の強弱により、配線間隔をコント
ロールする必要が生じている。
【０００５】
【発明が解決しようとする課題】ところが、半導体集積
回路において、ネット数が多い場合には、各ネットにお
ける属性の定義に多大な時間が掛かってしまう。特に、
大規模な半導体集積回路が実用化されている現今におい
て、それら全てのネットに対して属性を定義すること
は、事実上不可能となっている。
回路において、ネット数が多い場合には、各ネットにお
ける属性の定義に多大な時間が掛かってしまう。特に、
大規模な半導体集積回路が実用化されている現今におい
て、それら全てのネットに対して属性を定義すること
は、事実上不可能となっている。
【０００６】本発明は、上記問題点を解消するためにな
されたものであって、その目的はネット間の電位差に応
じた配線間隔を容易に設定することができるレイアウト
設計方法、レイアウト検証方法、レイアウト設計装置、
プログラム及び記録媒体を提供することにある。
されたものであって、その目的はネット間の電位差に応
じた配線間隔を容易に設定することができるレイアウト
設計方法、レイアウト検証方法、レイアウト設計装置、
プログラム及び記録媒体を提供することにある。
【０００７】
【課題を解決するための手段】請求項１，６に記載の発
明によれば、配線のネットの電位を特定したネットリス
トデータが入力され、該データ上における各ネット間の
電位差に対応する配線間隔に基づいて配線レイアウトデ
ータが作成される。このようにすれば、ネット間の電位
差毎に最小間隔を実現した配線レイアウトデータ（回路
データ）を容易に設定することができる。
明によれば、配線のネットの電位を特定したネットリス
トデータが入力され、該データ上における各ネット間の
電位差に対応する配線間隔に基づいて配線レイアウトデ
ータが作成される。このようにすれば、ネット間の電位
差毎に最小間隔を実現した配線レイアウトデータ（回路
データ）を容易に設定することができる。
【０００８】請求項２，７に記載の発明によれば、各ネ
ットの電位にて作成したマトリクステーブルにより各ネ
ット間の電位差の種類が特定される。請求項３，８に記
載の発明によれば、電位差の種類に応じて配線間隔が決
定される。
ットの電位にて作成したマトリクステーブルにより各ネ
ット間の電位差の種類が特定される。請求項３，８に記
載の発明によれば、電位差の種類に応じて配線間隔が決
定される。
【０００９】請求項４に記載の発明によれば、配線のネ
ットの電位を特定したネットリストデータが入力され、
各ネット間の電位差に対応する配線間隔が設定される。
そして、その配線間隔と配線レイアウトデータの配線間
隔とが比較され、各ネット間の電位差に対応する配線間
隔が確保されているか否かが検証される。このようにす
れば、配線レイアウトデータ上における配線間隔の検証
が迅速かつ正確に実施される。そして、この検証結果を
回路データに反映することにより、各ネット間の電位差
に応じた配線間隔を容易に設定することができる。
ットの電位を特定したネットリストデータが入力され、
各ネット間の電位差に対応する配線間隔が設定される。
そして、その配線間隔と配線レイアウトデータの配線間
隔とが比較され、各ネット間の電位差に対応する配線間
隔が確保されているか否かが検証される。このようにす
れば、配線レイアウトデータ上における配線間隔の検証
が迅速かつ正確に実施される。そして、この検証結果を
回路データに反映することにより、各ネット間の電位差
に応じた配線間隔を容易に設定することができる。
【００１０】請求項５に記載の発明によれば、配線のネ
ットの電位を特定したネットリストデータが記憶手段に
記憶され、この記憶データがデータ生成手段に入力され
る。そして、データ生成手段により、各ネット間の電位
差に対応した配線間隔に基づいて配線レイアウトデータ
が作成される。このようにすれば、ネット間の電位差毎
に最小間隔を実現した配線レイアウトデータ（回路デー
タ）を容易に設定することができる。
ットの電位を特定したネットリストデータが記憶手段に
記憶され、この記憶データがデータ生成手段に入力され
る。そして、データ生成手段により、各ネット間の電位
差に対応した配線間隔に基づいて配線レイアウトデータ
が作成される。このようにすれば、ネット間の電位差毎
に最小間隔を実現した配線レイアウトデータ（回路デー
タ）を容易に設定することができる。
【００１１】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図１〜図１０に従って説明する。図１は、本実施
形態のレイアウト設計装置の概略構成図である。
形態を図１〜図１０に従って説明する。図１は、本実施
形態のレイアウト設計装置の概略構成図である。
【００１２】レイアウト設計装置１１はＣＡＤ（Comput
er Aided Design ）装置からなり、中央処理装置（以
下、ＣＰＵという）１２、メモリ１３、記憶装置１４、
表示装置１５、入力装置１６、及びドライブ装置１７を
備え、それらはバス１８により相互に接続されている。
er Aided Design ）装置からなり、中央処理装置（以
下、ＣＰＵという）１２、メモリ１３、記憶装置１４、
表示装置１５、入力装置１６、及びドライブ装置１７を
備え、それらはバス１８により相互に接続されている。
【００１３】ＣＰＵ１２は、メモリ１３を利用してプロ
グラムを実行し、配線設計に必要な処理を実現する。メ
モリ１３には、配線設計の機能を提供するために必要な
プログラムとデータが格納され、メモリ１３としては、
通常、キャッシュ・メモリ、システム・メモリおよびデ
ィスプレー・メモリを含む。
グラムを実行し、配線設計に必要な処理を実現する。メ
モリ１３には、配線設計の機能を提供するために必要な
プログラムとデータが格納され、メモリ１３としては、
通常、キャッシュ・メモリ、システム・メモリおよびデ
ィスプレー・メモリを含む。
【００１４】表示装置１５は、レイアウト表示、パラメ
ータ入力画面等の表示に用いられ、これにはＣＲＴ，Ｌ
ＣＤ，ＰＤＰ等が用いられる。入力装置１６は、ユーザ
からの要求や指示，パラメータの入力に用いられ、これ
にはキーボードおよびマウス装置（図示せず）等が用い
られる。
ータ入力画面等の表示に用いられ、これにはＣＲＴ，Ｌ
ＣＤ，ＰＤＰ等が用いられる。入力装置１６は、ユーザ
からの要求や指示，パラメータの入力に用いられ、これ
にはキーボードおよびマウス装置（図示せず）等が用い
られる。
【００１５】記憶装置１４は、通常、磁気ディスク装
置、光ディスク装置、光磁気ディスク装置を含む。この
記憶装置１４には、図２に示す配線設計処理のためのプ
ログラムデータと第１〜第７ファイル２１〜２７が格納
され、ＣＰＵ１２は、入力装置１６による指示に応答し
てプログラム，データをメモリ１３へ転送し、それを実
行する。また、記憶装置１４はデータベースとしても使
用される。
置、光ディスク装置、光磁気ディスク装置を含む。この
記憶装置１４には、図２に示す配線設計処理のためのプ
ログラムデータと第１〜第７ファイル２１〜２７が格納
され、ＣＰＵ１２は、入力装置１６による指示に応答し
てプログラム，データをメモリ１３へ転送し、それを実
行する。また、記憶装置１４はデータベースとしても使
用される。
【００１６】ドライブ装置１７は、記録媒体１９を駆動
し、その記憶内容にアクセスする。記録媒体１９として
は、磁気テープ（MT）、メモリカード、フロッピー（登
録商標）ディスク、光ディスク（CD-ROM,DVD-ROM,
…）、光磁気ディスク（MO,MD,…）等、任意のコンピュ
ータ読み取り可能な記録媒体を使用することができる。
この記録媒体１９に、上述のプログラム，データを格納
しておき、必要に応じて、メモリ１３にロードして使用
することもできる。
し、その記憶内容にアクセスする。記録媒体１９として
は、磁気テープ（MT）、メモリカード、フロッピー（登
録商標）ディスク、光ディスク（CD-ROM,DVD-ROM,
…）、光磁気ディスク（MO,MD,…）等、任意のコンピュ
ータ読み取り可能な記録媒体を使用することができる。
この記録媒体１９に、上述のプログラム，データを格納
しておき、必要に応じて、メモリ１３にロードして使用
することもできる。
【００１７】尚、記録媒体１９には、通信媒体を介して
提供されるプログラムデータを記録した媒体、ディスク
装置を含む。更に、コンピュータによって直接実行可能
なプログラムを記録した記録媒体だけでなく、いったん
他の記録媒体（ハードディスク等）にインストールする
ことによって実行可能となるようなプログラムを記録し
た記録媒体や、暗号化されたり、圧縮されたりしたプロ
グラムを記録した記録媒体も含む。
提供されるプログラムデータを記録した媒体、ディスク
装置を含む。更に、コンピュータによって直接実行可能
なプログラムを記録した記録媒体だけでなく、いったん
他の記録媒体（ハードディスク等）にインストールする
ことによって実行可能となるようなプログラムを記録し
た記録媒体や、暗号化されたり、圧縮されたりしたプロ
グラムを記録した記録媒体も含む。
【００１８】次に、本実施形態における配線のレイアウ
ト設計処理を、図２〜図１０を用いて説明する。図２の
第１ファイル２１には、例えば図示しないＣＡＤ装置に
より回路設計が施された半導体集積回路の設計データ
（ネットリスト）が予め格納されている。その具体例と
して、図３の半導体集積回路のネットリストを図４に示
している。
ト設計処理を、図２〜図１０を用いて説明する。図２の
第１ファイル２１には、例えば図示しないＣＡＤ装置に
より回路設計が施された半導体集積回路の設計データ
（ネットリスト）が予め格納されている。その具体例と
して、図３の半導体集積回路のネットリストを図４に示
している。
【００１９】図３の半導体集積回路は、多電源（ＶＤＤ
１，ＶＤＤ２）、即ち複数の電源系統を有する回路であ
って、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４及
びＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４とを含
む。この半導体集積回路において、ＰチャネルＭＯＳト
ランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ
１とが直列に接続され、ＰチャネルＭＯＳトランジスタ
ＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とが直列
に接続されている。また、ＰチャネルＭＯＳトランジス
タＭＰ３とＮチャネルＭＯＳトランジスタＭＮ３とが直
列に接続され、ＰチャネルＭＯＳトランジスタＭＰ４と
ＮチャネルＭＯＳトランジスタＭＮ４とが直列に接続さ
れている。
１，ＶＤＤ２）、即ち複数の電源系統を有する回路であ
って、ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４及
びＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ４とを含
む。この半導体集積回路において、ＰチャネルＭＯＳト
ランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ
１とが直列に接続され、ＰチャネルＭＯＳトランジスタ
ＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とが直列
に接続されている。また、ＰチャネルＭＯＳトランジス
タＭＰ３とＮチャネルＭＯＳトランジスタＭＮ３とが直
列に接続され、ＰチャネルＭＯＳトランジスタＭＰ４と
ＮチャネルＭＯＳトランジスタＭＮ４とが直列に接続さ
れている。
【００２０】トランジスタＭＰ１及びトランジスタＭＮ
１のゲートには入力信号Ｉｎ１が入力される。トランジ
スタＭＰ１のソースは第１高電位電源ＶＤＤ１に接続さ
れ、トランジスタＭＮ１のソースは低電位電源ＶＳＳ
（＝０Ｖ）に接続されている。トランジスタＭＰ１のド
レインとトランジスタＭＮ１のドレインとの間のノード
Ｎ１は、トランジスタＭＮ３のゲートに接続されてい
る。一方、トランジスタＭＰ２及びトランジスタＭＮ２
のゲートには入力信号Ｉｎ２が入力される。トランジス
タＭＰ２のソースは第１高電位電源ＶＤＤ１に接続さ
れ、トランジスタＭＮ２のソースは低電位電源ＶＳＳに
接続されている。トランジスタＭＰ２のドレインとトラ
ンジスタＭＮ２のドレインとの間のノードＮ２は、トラ
ンジスタＭＮ４のゲートに接続されている。
１のゲートには入力信号Ｉｎ１が入力される。トランジ
スタＭＰ１のソースは第１高電位電源ＶＤＤ１に接続さ
れ、トランジスタＭＮ１のソースは低電位電源ＶＳＳ
（＝０Ｖ）に接続されている。トランジスタＭＰ１のド
レインとトランジスタＭＮ１のドレインとの間のノード
Ｎ１は、トランジスタＭＮ３のゲートに接続されてい
る。一方、トランジスタＭＰ２及びトランジスタＭＮ２
のゲートには入力信号Ｉｎ２が入力される。トランジス
タＭＰ２のソースは第１高電位電源ＶＤＤ１に接続さ
れ、トランジスタＭＮ２のソースは低電位電源ＶＳＳに
接続されている。トランジスタＭＰ２のドレインとトラ
ンジスタＭＮ２のドレインとの間のノードＮ２は、トラ
ンジスタＭＮ４のゲートに接続されている。
【００２１】トランジスタＭＰ３のソースは第２高電位
電源ＶＤＤ２に接続され、トランジスタＭＮ３のソース
は低電位電源ＶＳＳに接続されている。トランジスタＭ
Ｐ３のドレインとトランジスタＭＮ３のドレインとの間
のノードＮ３は、トランジスタＭＮ４のゲートに接続さ
れている。トランジスタＭＰ４のソースは第２高電位電
源ＶＤＤ２に接続され、トランジスタＭＮ４のソースは
低電位電源ＶＳＳに接続されている。トランジスタＭＰ
４のドレインとトランジスタＭＮ４のドレインとの間の
ノードＮ４は、トランジスタＭＮ３のゲートに接続され
ており、このノードＮ４から出力信号Ｏｕｔが出力され
る。
電源ＶＤＤ２に接続され、トランジスタＭＮ３のソース
は低電位電源ＶＳＳに接続されている。トランジスタＭ
Ｐ３のドレインとトランジスタＭＮ３のドレインとの間
のノードＮ３は、トランジスタＭＮ４のゲートに接続さ
れている。トランジスタＭＰ４のソースは第２高電位電
源ＶＤＤ２に接続され、トランジスタＭＮ４のソースは
低電位電源ＶＳＳに接続されている。トランジスタＭＰ
４のドレインとトランジスタＭＮ４のドレインとの間の
ノードＮ４は、トランジスタＭＮ３のゲートに接続され
ており、このノードＮ４から出力信号Ｏｕｔが出力され
る。
【００２２】このように構成した半導体集積回路のネッ
トリストには、図４に示すように、各トランジスタＭＰ
１〜ＭＰ４，ＭＮ１〜ＭＮ４について、ソース、ゲー
ト、ドレイン、バックゲートの接続情報と、ＭＯＳタイ
プとが定義されている。例えば、トランジスタＭＰ１に
関して、ＶＤＤ１（ソース），Ｉｎ１（ゲート），ｎｅ
ｔ１（ドレイン），ＶＤＤ１（バックゲート），Ｐチャ
ネル（ＭＯＳタイプ）が定義されている。尚、ｎｅｔ１
〜ｎｅｔ３は、各トランジスタ間を接続する中間ネット
である。
トリストには、図４に示すように、各トランジスタＭＰ
１〜ＭＰ４，ＭＮ１〜ＭＮ４について、ソース、ゲー
ト、ドレイン、バックゲートの接続情報と、ＭＯＳタイ
プとが定義されている。例えば、トランジスタＭＰ１に
関して、ＶＤＤ１（ソース），Ｉｎ１（ゲート），ｎｅ
ｔ１（ドレイン），ＶＤＤ１（バックゲート），Ｐチャ
ネル（ＭＯＳタイプ）が定義されている。尚、ｎｅｔ１
〜ｎｅｔ３は、各トランジスタ間を接続する中間ネット
である。
【００２３】また、図２の第２ファイル２２には、ネッ
トリストでの電源ネットの名称（例えば、ＶＤＤ１，Ｖ
ＤＤ２等の名称）やその電圧値に関するデータが予め格
納されている。第３ファイル２３には、ネットリストで
の外部入力ネットにおいて、電源に相当するネットの名
称（例えば、Ｉｎ１，Ｉｎ２の名称）やその電圧値に関
するデータが予め格納されている。なお、第２及び第３
ファイル２２，２３へのデータ格納は、ユーザによるキ
ー入力等に従って行われる。
トリストでの電源ネットの名称（例えば、ＶＤＤ１，Ｖ
ＤＤ２等の名称）やその電圧値に関するデータが予め格
納されている。第３ファイル２３には、ネットリストで
の外部入力ネットにおいて、電源に相当するネットの名
称（例えば、Ｉｎ１，Ｉｎ２の名称）やその電圧値に関
するデータが予め格納されている。なお、第２及び第３
ファイル２２，２３へのデータ格納は、ユーザによるキ
ー入力等に従って行われる。
【００２４】そして、図１に示されるＣＰＵ１２は、図
２の第１ステップ３１（等電位追跡処理、等電位追跡手
段）において、第１〜第３ファイル２１〜２３からデー
タ（ネットリスト，電源ネット名称等）を入力し、それ
らデータに基づいて等電位追跡処理を実施する。
２の第１ステップ３１（等電位追跡処理、等電位追跡手
段）において、第１〜第３ファイル２１〜２３からデー
タ（ネットリスト，電源ネット名称等）を入力し、それ
らデータに基づいて等電位追跡処理を実施する。
【００２５】ここで、ＣＰＵ１２による等電位追跡処理
について図５を用いて詳述する。先ず、ＣＰＵ１２は、
図５（ａ）のネットリストを、図５（ｂ）に示すネット
記述型のリストに変換する。図５（ｂ）のリストは、ネ
ット単位で記述されており、ネット名：素子名（インス
タンス名）．端子名のかたちで表される。例えば、入力
ネットＩｎ１は、トランジスタＭＰ１，ＭＮ１のゲート
に接続するため、Ｉｎ１：ＭＰ１．Ｇ，ＭＮ１．Ｇとし
て記述されている。他のネットＩｎ２，Ｏｕｔ，ｎｅｔ
１〜ｎｅｔ３，ＶＤＤ１，ＶＤＤ２，ＶＳＳも同様に記
述されている。
について図５を用いて詳述する。先ず、ＣＰＵ１２は、
図５（ａ）のネットリストを、図５（ｂ）に示すネット
記述型のリストに変換する。図５（ｂ）のリストは、ネ
ット単位で記述されており、ネット名：素子名（インス
タンス名）．端子名のかたちで表される。例えば、入力
ネットＩｎ１は、トランジスタＭＰ１，ＭＮ１のゲート
に接続するため、Ｉｎ１：ＭＰ１．Ｇ，ＭＮ１．Ｇとし
て記述されている。他のネットＩｎ２，Ｏｕｔ，ｎｅｔ
１〜ｎｅｔ３，ＶＤＤ１，ＶＤＤ２，ＶＳＳも同様に記
述されている。
【００２６】また、トランジスタオン時にはソース／ド
レインは同電位になることから、ＣＰＵ１２は電源ネッ
トＶＤＤ１，ＶＤＤ２に対するグループ化（等電位追
跡）を行う。具体的には、図５（ｃ）に示すリスト１に
おいて、第１電源ネットＶＤＤ１におけるＭＰ１．Ｓと
第１中間ネットｎｅｔ１におけるＭＰ１．Ｄとが同電位
となるため、第１中間ネットｎｅｔ１を第１電源ネット
ＶＤＤ１と同じ第１グループにする。一方、第２電源ネ
ットＶＤＤ２におけるＭＰ４．Ｓと出力ネットＯｕｔに
おけるＭＰ４．Ｄとが同電位となるため、出力ネットＯ
ｕｔを第２電源ネットＶＤＤ２と同じ第２グループにす
る。
レインは同電位になることから、ＣＰＵ１２は電源ネッ
トＶＤＤ１，ＶＤＤ２に対するグループ化（等電位追
跡）を行う。具体的には、図５（ｃ）に示すリスト１に
おいて、第１電源ネットＶＤＤ１におけるＭＰ１．Ｓと
第１中間ネットｎｅｔ１におけるＭＰ１．Ｄとが同電位
となるため、第１中間ネットｎｅｔ１を第１電源ネット
ＶＤＤ１と同じ第１グループにする。一方、第２電源ネ
ットＶＤＤ２におけるＭＰ４．Ｓと出力ネットＯｕｔに
おけるＭＰ４．Ｄとが同電位となるため、出力ネットＯ
ｕｔを第２電源ネットＶＤＤ２と同じ第２グループにす
る。
【００２７】同様に、図５（ｄ）に示すリスト２におい
て、第１電源ネットＶＤＤ１におけるＭＰ２．Ｓと第２
中間ネットｎｅｔ２におけるＭＰ２．Ｄとが同電位とな
るため、第２中間ネットｎｅｔ２を第１電源ネットＶＤ
Ｄ１と同じ第１グループにする。一方、第２電源ネット
ＶＤＤ２におけるＭＰ３．Ｓと第３中間ネットｎｅｔ３
におけるＭＰ３．Ｄとが同電位となるため、第３中間ネ
ットｎｅｔ３を第２電源ネットＶＤＤ２と同じ第２グル
ープにする。
て、第１電源ネットＶＤＤ１におけるＭＰ２．Ｓと第２
中間ネットｎｅｔ２におけるＭＰ２．Ｄとが同電位とな
るため、第２中間ネットｎｅｔ２を第１電源ネットＶＤ
Ｄ１と同じ第１グループにする。一方、第２電源ネット
ＶＤＤ２におけるＭＰ３．Ｓと第３中間ネットｎｅｔ３
におけるＭＰ３．Ｄとが同電位となるため、第３中間ネ
ットｎｅｔ３を第２電源ネットＶＤＤ２と同じ第２グル
ープにする。
【００２８】このように、ＣＰＵ１２は、等電位追跡を
繰り返し、図５（ｅ）のリスト２１ａに示すように、第
１及び第２中間ネットｎｅｔ１，ｎｅｔ２を電源が第１
電源ネットＶＤＤ１である第１グループに、第３中間ネ
ットｎｅｔ３及び出力ネットＯｕｔを電源が第２電源ネ
ットＶＤＤ２である第２グループに分ける。
繰り返し、図５（ｅ）のリスト２１ａに示すように、第
１及び第２中間ネットｎｅｔ１，ｎｅｔ２を電源が第１
電源ネットＶＤＤ１である第１グループに、第３中間ネ
ットｎｅｔ３及び出力ネットＯｕｔを電源が第２電源ネ
ットＶＤＤ２である第２グループに分ける。
【００２９】この等電位追跡の結果、図６に示すよう
に、半導体集積回路における各ネットｎｅｔ１〜ｎｅｔ
３，Ｏｕｔに入り込む電源電位（ネットの配線にて伝達
する信号の最大電位）が特定される。つまり、第１及び
第２中間ネットｎｅｔ１，ｎｅｔ２には、第１電源ネッ
トＶＤＤ１の電源電位が入り込み、第３中間ネットｎｅ
ｔ３及び出力ネットＯｕｔには、第２電源ネットＶＤＤ
２の電源電位が入り込む。
に、半導体集積回路における各ネットｎｅｔ１〜ｎｅｔ
３，Ｏｕｔに入り込む電源電位（ネットの配線にて伝達
する信号の最大電位）が特定される。つまり、第１及び
第２中間ネットｎｅｔ１，ｎｅｔ２には、第１電源ネッ
トＶＤＤ１の電源電位が入り込み、第３中間ネットｎｅ
ｔ３及び出力ネットＯｕｔには、第２電源ネットＶＤＤ
２の電源電位が入り込む。
【００３０】そして、ＣＰＵ１２は、図５の等電位追跡
処理（図２のステップ３１）の結果に基づき、図７に示
すように、全てのネットに対し電位属性を付加したネッ
トリストを生成する。なお、入力ネットＩｎ１，Ｉｎ２
にはファイル２３で定義した所定電位（初期値）が付加
される。そして、ＣＰＵ１２は、その電位属性を特定し
たネットリストを図２の第４ファイル２４に一旦格納す
る。
処理（図２のステップ３１）の結果に基づき、図７に示
すように、全てのネットに対し電位属性を付加したネッ
トリストを生成する。なお、入力ネットＩｎ１，Ｉｎ２
にはファイル２３で定義した所定電位（初期値）が付加
される。そして、ＣＰＵ１２は、その電位属性を特定し
たネットリストを図２の第４ファイル２４に一旦格納す
る。
【００３１】また、図２において、第５ファイル２５に
は、各ネットにおける電位の組み合わせに対応する配線
間隔の情報が予め格納され、第６ファイル２６には、電
位に対応する配線レイヤの情報が予め格納されている。
そして、ＣＰＵ１２は、第２ステップ３２（データ生成
処理、データ生成手段）において、第４〜第６ファイル
２４〜２６からデータを入力し、それらデータに基づい
て配線のレイアウトを実施する。ＣＰＵ１２は、その配
線レイアウト後の配線レイアウトデータを含む回路デー
タを第７ファイル２７に格納する。
は、各ネットにおける電位の組み合わせに対応する配線
間隔の情報が予め格納され、第６ファイル２６には、電
位に対応する配線レイヤの情報が予め格納されている。
そして、ＣＰＵ１２は、第２ステップ３２（データ生成
処理、データ生成手段）において、第４〜第６ファイル
２４〜２６からデータを入力し、それらデータに基づい
て配線のレイアウトを実施する。ＣＰＵ１２は、その配
線レイアウト後の配線レイアウトデータを含む回路デー
タを第７ファイル２７に格納する。
【００３２】以下、第２ステップ３２における配線のレ
イアウト処理の具体例を図８〜１０に従い説明する。本
実施形態の半導体集積回路において、電位の種類として
は、ＶＤＤ１（Ｖ），ＶＤＤ２（Ｖ），０〜ＶＤＤ１
（Ｖ），０〜ＶＤＤ２（Ｖ），０（Ｖ）がある。なお、
低電位電源ＶＳＳ＝０（Ｖ）である。また、第１及び第
２中間ネットｎｅｔ１，ｎｅｔ２に関しては、トランジ
スタＭＰ１，ＭＰ２がオンでトランジスタＭＮ１，ＭＮ
２がオフの場合その電位はＶＤＤ１となり、逆にトラン
ジスタＭＰ１，ＭＰ２がオフでトランジスタＭＮ１，Ｍ
Ｎ２がオンの場合その電位はＶＳＳ（＝０）となる。つ
まり、第１及び第２中間ネットｎｅｔ１，ｎｅｔ２の電
位は、０〜ＶＤＤ１（Ｖ）の間で変化する。同様に、第
３中間ネットｎｅｔ３及び出力ネットＯｕｔの電位は、
０〜ＶＤＤ２（Ｖ）の間で変化する。従って、ネットｎ
ｅｔ１，ｎｅｔ２の電位は、０〜ＶＤＤ１（Ｖ）に相当
し、ネットｎｅｔ３，Ｏｕｔの電位は、０〜ＶＤＤ２
（Ｖ）に相当する。
イアウト処理の具体例を図８〜１０に従い説明する。本
実施形態の半導体集積回路において、電位の種類として
は、ＶＤＤ１（Ｖ），ＶＤＤ２（Ｖ），０〜ＶＤＤ１
（Ｖ），０〜ＶＤＤ２（Ｖ），０（Ｖ）がある。なお、
低電位電源ＶＳＳ＝０（Ｖ）である。また、第１及び第
２中間ネットｎｅｔ１，ｎｅｔ２に関しては、トランジ
スタＭＰ１，ＭＰ２がオンでトランジスタＭＮ１，ＭＮ
２がオフの場合その電位はＶＤＤ１となり、逆にトラン
ジスタＭＰ１，ＭＰ２がオフでトランジスタＭＮ１，Ｍ
Ｎ２がオンの場合その電位はＶＳＳ（＝０）となる。つ
まり、第１及び第２中間ネットｎｅｔ１，ｎｅｔ２の電
位は、０〜ＶＤＤ１（Ｖ）の間で変化する。同様に、第
３中間ネットｎｅｔ３及び出力ネットＯｕｔの電位は、
０〜ＶＤＤ２（Ｖ）の間で変化する。従って、ネットｎ
ｅｔ１，ｎｅｔ２の電位は、０〜ＶＤＤ１（Ｖ）に相当
し、ネットｎｅｔ３，Ｏｕｔの電位は、０〜ＶＤＤ２
（Ｖ）に相当する。
【００３３】そして、これら電位の組み合わせに基づく
各ネット間の電位差の種類が、図８のマトリクステーブ
ルを利用して特定される。このマトリクステーブルは、
横軸及び縦軸に各電位をとり、横軸と縦軸との電位差を
記述している。マトリクステーブルを用いることによ
り、電位差は、０（Ｖ）＝種類Ｓ１、ＶＤＤ１−ＶＤＤ
２（Ｖ）＝種類Ｓ２、０〜ＶＤＤ１（Ｖ）＝種類Ｓ３、
ＶＤＤ１−（０〜ＶＤＤ２）（Ｖ）＝種類Ｓ４、ＶＤＤ
１（Ｖ）＝種類Ｓ５、０〜ＶＤＤ２（Ｖ）＝種類Ｓ６、
ＶＤＤ２（Ｖ）＝種類Ｓ７となり、７つの種類Ｓ１〜Ｓ
７に特定される。このマトリクステーブルを用いた電位
差の種類の特定は、ＣＰＵ１２により実施されるが、Ｃ
ＰＵ１２以外に、ユーザが行うようにしてもよい。
各ネット間の電位差の種類が、図８のマトリクステーブ
ルを利用して特定される。このマトリクステーブルは、
横軸及び縦軸に各電位をとり、横軸と縦軸との電位差を
記述している。マトリクステーブルを用いることによ
り、電位差は、０（Ｖ）＝種類Ｓ１、ＶＤＤ１−ＶＤＤ
２（Ｖ）＝種類Ｓ２、０〜ＶＤＤ１（Ｖ）＝種類Ｓ３、
ＶＤＤ１−（０〜ＶＤＤ２）（Ｖ）＝種類Ｓ４、ＶＤＤ
１（Ｖ）＝種類Ｓ５、０〜ＶＤＤ２（Ｖ）＝種類Ｓ６、
ＶＤＤ２（Ｖ）＝種類Ｓ７となり、７つの種類Ｓ１〜Ｓ
７に特定される。このマトリクステーブルを用いた電位
差の種類の特定は、ＣＰＵ１２により実施されるが、Ｃ
ＰＵ１２以外に、ユーザが行うようにしてもよい。
【００３４】そして、各電位に対して配線レイヤを割り
当て、電位差に対応する配線間隔に置き換えると図９の
ようになる。すなわち、配線レイヤＬ１〜Ｌ５の組み合
わせと配線間隔Ｗ１〜Ｗ７との関係は以下のようにな
る。 配線レイヤＬ１と配線レイヤＬ１との場合、配線間隔Ｗ１ 配線レイヤＬ１と配線レイヤＬ２との場合、配線間隔Ｗ２ 配線レイヤＬ１と配線レイヤＬ３との場合、配線間隔Ｗ３ 配線レイヤＬ１と配線レイヤＬ４との場合、配線間隔Ｗ４ 配線レイヤＬ１と配線レイヤＬ５との場合、配線間隔Ｗ５ 配線レイヤＬ２と配線レイヤＬ２との場合、配線間隔Ｗ１ 配線レイヤＬ２と配線レイヤＬ３との場合、配線間隔Ｗ６ 配線レイヤＬ２と配線レイヤＬ４との場合、配線間隔Ｗ６ 配線レイヤＬ２と配線レイヤＬ５との場合、配線間隔Ｗ７ 配線レイヤＬ３と配線レイヤＬ３との場合、配線間隔Ｗ３ 配線レイヤＬ３と配線レイヤＬ４との場合、配線間隔Ｗ４ 配線レイヤＬ３と配線レイヤＬ５との場合、配線間隔Ｗ３ 配線レイヤＬ４と配線レイヤＬ４との場合、配線間隔Ｗ６ 配線レイヤＬ４と配線レイヤＬ５との場合、配線間隔Ｗ６ 配線レイヤＬ５と配線レイヤＬ５との場合、配線間隔Ｗ１ なお、各配線間隔Ｗ１〜Ｗ７は、電位差に応じた最小間
隔（基準値）として定義されており、電位差が大きいも
のほどその値が大きく設定される。
当て、電位差に対応する配線間隔に置き換えると図９の
ようになる。すなわち、配線レイヤＬ１〜Ｌ５の組み合
わせと配線間隔Ｗ１〜Ｗ７との関係は以下のようにな
る。 配線レイヤＬ１と配線レイヤＬ１との場合、配線間隔Ｗ１ 配線レイヤＬ１と配線レイヤＬ２との場合、配線間隔Ｗ２ 配線レイヤＬ１と配線レイヤＬ３との場合、配線間隔Ｗ３ 配線レイヤＬ１と配線レイヤＬ４との場合、配線間隔Ｗ４ 配線レイヤＬ１と配線レイヤＬ５との場合、配線間隔Ｗ５ 配線レイヤＬ２と配線レイヤＬ２との場合、配線間隔Ｗ１ 配線レイヤＬ２と配線レイヤＬ３との場合、配線間隔Ｗ６ 配線レイヤＬ２と配線レイヤＬ４との場合、配線間隔Ｗ６ 配線レイヤＬ２と配線レイヤＬ５との場合、配線間隔Ｗ７ 配線レイヤＬ３と配線レイヤＬ３との場合、配線間隔Ｗ３ 配線レイヤＬ３と配線レイヤＬ４との場合、配線間隔Ｗ４ 配線レイヤＬ３と配線レイヤＬ５との場合、配線間隔Ｗ３ 配線レイヤＬ４と配線レイヤＬ４との場合、配線間隔Ｗ６ 配線レイヤＬ４と配線レイヤＬ５との場合、配線間隔Ｗ６ 配線レイヤＬ５と配線レイヤＬ５との場合、配線間隔Ｗ１ なお、各配線間隔Ｗ１〜Ｗ７は、電位差に応じた最小間
隔（基準値）として定義されており、電位差が大きいも
のほどその値が大きく設定される。
【００３５】そして、ＣＰＵ１２は、各ファイル２４〜
２５から、配線間隔Ｗ１〜Ｗ７及び配線レイヤＬ１〜Ｌ
５に関する定義情報と、ネット電位を特定したネットリ
スト（図７参照）の情報と入力し、それら情報に基づい
て、図１０に示すように、半導体集積回路の配線をレイ
アウトする。なお、図１０は、表示装置１５に表示され
たレイアウト図である。
２５から、配線間隔Ｗ１〜Ｗ７及び配線レイヤＬ１〜Ｌ
５に関する定義情報と、ネット電位を特定したネットリ
スト（図７参照）の情報と入力し、それら情報に基づい
て、図１０に示すように、半導体集積回路の配線をレイ
アウトする。なお、図１０は、表示装置１５に表示され
たレイアウト図である。
【００３６】以下、第１〜第３の円Ｃ１〜Ｃ３で囲んだ
部分を例にとり説明する。第１の円Ｃ１には、トランジ
スタＭＮ２のドレインに接続する配線と、トランジスタ
ＭＮ２のソースに接続する配線とが示されている。この
場合、トランジスタＭＮ２のドレインに接続する配線の
電位は０〜ＶＤＤ１（Ｖ）であり配線レイヤＬ３に割り
当てられる。一方、トランジスタＭＮ２のソースに接続
する配線の電位は０（Ｖ）であり配線レイヤＬ５に割り
当てられる。よって、配線レイヤＬ３と配線レイヤＬ５
との関係、つまり、上記（１２）の関係になり、配線間
隔Ｗ３が確保される。
部分を例にとり説明する。第１の円Ｃ１には、トランジ
スタＭＮ２のドレインに接続する配線と、トランジスタ
ＭＮ２のソースに接続する配線とが示されている。この
場合、トランジスタＭＮ２のドレインに接続する配線の
電位は０〜ＶＤＤ１（Ｖ）であり配線レイヤＬ３に割り
当てられる。一方、トランジスタＭＮ２のソースに接続
する配線の電位は０（Ｖ）であり配線レイヤＬ５に割り
当てられる。よって、配線レイヤＬ３と配線レイヤＬ５
との関係、つまり、上記（１２）の関係になり、配線間
隔Ｗ３が確保される。
【００３７】第２の円Ｃ２には、トランジスタＭＮ４の
ゲートに接続する配線と、トランジスタＭＰ４のゲート
に接続する配線とが示されている。この場合、トランジ
スタＭＮ４のゲートに接続する配線の電位は０〜ＶＤＤ
１（Ｖ）であり配線レイヤＬ３に割り当てられる。一
方、トランジスタＭＰ４のゲートに接続する配線の電位
は０〜ＶＤＤ２（Ｖ）であり配線レイヤＬ４に割り当て
られる。よって、配線レイヤＬ３と配線レイヤＬ４との
関係、つまり、上記（１１）の関係になり、配線間隔Ｗ
４が確保される。
ゲートに接続する配線と、トランジスタＭＰ４のゲート
に接続する配線とが示されている。この場合、トランジ
スタＭＮ４のゲートに接続する配線の電位は０〜ＶＤＤ
１（Ｖ）であり配線レイヤＬ３に割り当てられる。一
方、トランジスタＭＰ４のゲートに接続する配線の電位
は０〜ＶＤＤ２（Ｖ）であり配線レイヤＬ４に割り当て
られる。よって、配線レイヤＬ３と配線レイヤＬ４との
関係、つまり、上記（１１）の関係になり、配線間隔Ｗ
４が確保される。
【００３８】第３の円Ｃ３には、トランジスタＭＰ４の
ソースに接続する配線と、トランジスタＭＰ４のドレイ
ンに接続する配線とが示されている。この場合、トラン
ジスタＭＰ４のソースに接続する配線の電位はＶＤＤ２
（Ｖ）であり配線レイヤＬ２に割り当てられる。一方、
トランジスタＭＰ４のドレインに接続する配線の電位は
０〜ＶＤＤ２（Ｖ）であり配線レイヤＬ４に割り当てら
れる。よって、配線レイヤＬ２と配線レイヤＬ４との関
係、つまり、上記（８）の関係になり、配線間隔Ｗ６が
確保される。
ソースに接続する配線と、トランジスタＭＰ４のドレイ
ンに接続する配線とが示されている。この場合、トラン
ジスタＭＰ４のソースに接続する配線の電位はＶＤＤ２
（Ｖ）であり配線レイヤＬ２に割り当てられる。一方、
トランジスタＭＰ４のドレインに接続する配線の電位は
０〜ＶＤＤ２（Ｖ）であり配線レイヤＬ４に割り当てら
れる。よって、配線レイヤＬ２と配線レイヤＬ４との関
係、つまり、上記（８）の関係になり、配線間隔Ｗ６が
確保される。
【００３９】他も同様に電位差に応じた配線間隔が確保
され、配線のレイアウトが実施される。即ち、本実施形
態では、全てのネットに対して電位差に応じた配線間隔
が的確に確保される。
され、配線のレイアウトが実施される。即ち、本実施形
態では、全てのネットに対して電位差に応じた配線間隔
が的確に確保される。
【００４０】以上記述したように、上記実施形態によれ
ば、下記の効果を奏する。 （１）ネットリストデータと、電源ネット名及びその電
源電圧とに基づいて等電位追跡が行われ（第１ステップ
３１）、半導体集積回路における全てのネットの電位が
特定される。各ネット間の電位差に対応する配線間隔Ｗ
１〜Ｗ７が決定され、その配線間隔Ｗ１〜Ｗ７に基づい
て配線レイアウトデータが作成される（第２ステップ３
２）。その結果、多電源ＶＤＤ１，ＶＤＤ２が混在する
半導体集積回路において、ネット間の電位差毎に最小間
隔を実現した配線レイアウトデータ（回路データ）を容
易に設定することができる。よって、回路データ上に
て、ネット間の電位差に応じた配線間隔の最適化が図ら
れ、半導体集積回路における配線密度を向上することが
できる。ここで、半導体集積回路における配線間隔の最
適化が図られることから、Ｃｕ配線におけるＣｕの染み
出しといった現象を防止しつつ、配線密度の向上が可能
となる。
ば、下記の効果を奏する。 （１）ネットリストデータと、電源ネット名及びその電
源電圧とに基づいて等電位追跡が行われ（第１ステップ
３１）、半導体集積回路における全てのネットの電位が
特定される。各ネット間の電位差に対応する配線間隔Ｗ
１〜Ｗ７が決定され、その配線間隔Ｗ１〜Ｗ７に基づい
て配線レイアウトデータが作成される（第２ステップ３
２）。その結果、多電源ＶＤＤ１，ＶＤＤ２が混在する
半導体集積回路において、ネット間の電位差毎に最小間
隔を実現した配線レイアウトデータ（回路データ）を容
易に設定することができる。よって、回路データ上に
て、ネット間の電位差に応じた配線間隔の最適化が図ら
れ、半導体集積回路における配線密度を向上することが
できる。ここで、半導体集積回路における配線間隔の最
適化が図られることから、Ｃｕ配線におけるＣｕの染み
出しといった現象を防止しつつ、配線密度の向上が可能
となる。
【００４１】（２）本実施形態では、図４に示すネット
リストに対して、電源ネット、入力ネットの名称とその
電源電圧を与え、ＣＰＵ１２による等電位追跡処理に
て、全ネットの電位属性を特定するようにした。この場
合、従来技術のように半導体集積回路における各ネット
の１つずつに電位属性を付加する必要がなく、回路デー
タ上の全ネットの電位属性を、迅速かつ正確に特定する
ことができる。
リストに対して、電源ネット、入力ネットの名称とその
電源電圧を与え、ＣＰＵ１２による等電位追跡処理に
て、全ネットの電位属性を特定するようにした。この場
合、従来技術のように半導体集積回路における各ネット
の１つずつに電位属性を付加する必要がなく、回路デー
タ上の全ネットの電位属性を、迅速かつ正確に特定する
ことができる。
【００４２】（３）図９に示すように、各ネット電位に
対応する配線レイヤＬ１〜Ｌ５を割り当て、その配線レ
イヤＬ１〜Ｌ５の組み合わせに対応する配線間隔Ｗ１〜
Ｗ７に基づいて配線間隔を制御しつつ配線のレイアウト
を行うようにした。このようにすれば、ＣＰＵ１２の処
理の簡素化を図ることができ、実用上好ましいものとな
る。
対応する配線レイヤＬ１〜Ｌ５を割り当て、その配線レ
イヤＬ１〜Ｌ５の組み合わせに対応する配線間隔Ｗ１〜
Ｗ７に基づいて配線間隔を制御しつつ配線のレイアウト
を行うようにした。このようにすれば、ＣＰＵ１２の処
理の簡素化を図ることができ、実用上好ましいものとな
る。
【００４３】尚、上記実施形態は、以下の形態に変更し
てもよい。 ・上記実施形態において、レイアウト設計装置１１は、
半導体集積回路における配線のレイアウト設計を行うも
のであったが、レイアウト設計後における配線間隔を検
証する装置として使用することもできる。具体的には、
ＣＰＵ１２は、配線のレイアウト設計後の設計データ
（配線レイアウトデータ）を所定のファイルから入力す
る。また、ＣＰＵ１２は、上記実施形態と同様に、図２
の第１ステップ３１の等電位追跡処理を実施して各ネッ
トに入り込む電位を特定する。そして、ＣＰＵ１２は、
ネット電位を特定したネットリスト（図７参照）の情報
と配線間隔Ｗ１〜Ｗ７及び配線レイヤＬ１〜Ｌ５に関す
る定義情報（図９参照）とを入力し、それら情報に基づ
いて配線レイアウトデータにおける各ネットの配線間隔
が基準値である配線間隔Ｗ１〜Ｗ７よりも短いか否かを
検証する。この場合、配線のレイアウト設計後の回路デ
ータについて、配線間隔の検証を迅速かつ正確に実施す
ることができる。また、ＣＰＵ１２は、配線間隔の検証
の結果、回路データ上の配線間隔が基準値よりも短けれ
ばその旨を表示装置１５に表示するようにする。これに
より、ユーザはキー操作等により回路データの修正を行
うことができ、半導体集積回路における配線間隔の最適
化を図ることができる。
てもよい。 ・上記実施形態において、レイアウト設計装置１１は、
半導体集積回路における配線のレイアウト設計を行うも
のであったが、レイアウト設計後における配線間隔を検
証する装置として使用することもできる。具体的には、
ＣＰＵ１２は、配線のレイアウト設計後の設計データ
（配線レイアウトデータ）を所定のファイルから入力す
る。また、ＣＰＵ１２は、上記実施形態と同様に、図２
の第１ステップ３１の等電位追跡処理を実施して各ネッ
トに入り込む電位を特定する。そして、ＣＰＵ１２は、
ネット電位を特定したネットリスト（図７参照）の情報
と配線間隔Ｗ１〜Ｗ７及び配線レイヤＬ１〜Ｌ５に関す
る定義情報（図９参照）とを入力し、それら情報に基づ
いて配線レイアウトデータにおける各ネットの配線間隔
が基準値である配線間隔Ｗ１〜Ｗ７よりも短いか否かを
検証する。この場合、配線のレイアウト設計後の回路デ
ータについて、配線間隔の検証を迅速かつ正確に実施す
ることができる。また、ＣＰＵ１２は、配線間隔の検証
の結果、回路データ上の配線間隔が基準値よりも短けれ
ばその旨を表示装置１５に表示するようにする。これに
より、ユーザはキー操作等により回路データの修正を行
うことができ、半導体集積回路における配線間隔の最適
化を図ることができる。
【００４４】・上記実施形態では、第１高電位電源ＶＤ
Ｄ１，第２高電位電源ＶＤＤ２が混在する半導体集積回
路に具体化したが、電源の種類はこれに限定されるもの
ではなく、より多くの電源が混在する半導体集積回路に
具体化してもよい。また、上記実施形態の場合、各ネッ
トにおける電位の種類は５種類であったが、ネット電位
が３種類以上となる半導体集積回路に適用することがで
きる。
Ｄ１，第２高電位電源ＶＤＤ２が混在する半導体集積回
路に具体化したが、電源の種類はこれに限定されるもの
ではなく、より多くの電源が混在する半導体集積回路に
具体化してもよい。また、上記実施形態の場合、各ネッ
トにおける電位の種類は５種類であったが、ネット電位
が３種類以上となる半導体集積回路に適用することがで
きる。
【００４５】・多層配線の半導体集積回路に適用する場
合、図９に示す配線レイヤＬ１〜Ｌ５の組み合わせに加
え、多層分の条件を考慮して回路データ上の配線間隔を
制御するようにしてもよい。
合、図９に示す配線レイヤＬ１〜Ｌ５の組み合わせに加
え、多層分の条件を考慮して回路データ上の配線間隔を
制御するようにしてもよい。
【００４６】以上の様々な実施の形態をまとめると、以
下のようになる。 （付記１） 複数の配線を含む半導体集積回路のレイア
ウト設計方法において、前記配線のネットの電位を特定
したネットリストデータを入力し、各ネット間の電位差
に対応した配線間隔に基づいて配線レイアウトデータを
作成することを特徴とするレイアウト設計方法。 （付記２） 前記特定した各ネットの電位にて作成した
マトリクステーブルにより前記各ネット間の電位差の種
類を特定することを特徴とする付記１記載のレイアウト
設計方法。 （付記３） 前記電位差の種類に応じて前記配線間隔を
決定することを特徴とする付記２記載のレイアウト設計
方法。 （付記４） ネットリストデータと電源ネット名及びそ
の電源電圧とに基づいて等電位追跡を行って前記電位を
特定したネットリストデータを作成することを特徴とす
る付記１〜３のうちの何れか一項記載のレイアウト設計
方法。 （付記５） 前記等電位追跡した各ネットの電位により
各ネットをグループ化し、前記ネットの電位を特定した
ネットリストデータを作成することを特徴とする付記４
記載のレイアウト設計方法。 （付記６） 複数の配線を含む半導体集積回路の配線レ
イアウトデータを検証するレイアウト検証方法におい
て、前記配線のネットの電位を特定したネットリストデ
ータを入力し、前記各ネット間の電位差に対応する配線
間隔を設定し、該配線間隔と前記配線レイアウトデータ
の配線間隔を比較して各ネット間の電位差に対応する配
線間隔が確保されているか否かを検証することを特徴と
するレイアウト検証方法。 （付記７）複数の配線を含む半導体集積回路のレイアウ
ト設計装置において、前記配線のネットの電位を特定し
たネットリストデータを記憶する記憶手段と、前記ネッ
トリストデータを入力し、各ネット間の電位差に対応し
た配線間隔に基づいて配線レイアウトデータを作成する
データ生成手段とを備えたことを特徴とするレイアウト
設計装置。 （付記８） 複数の配線を含む半導体集積回路の配線レ
イアウトを行うためのプログラムであって、コンピュー
タに、前記配線のネットの電位を特定したネットリスト
データを入力し、各ネット間の電位差に対応する配線間
隔に基づいて配線レイアウトデータを作成するステップ
を実行させるプログラム。 （付記９） 前記コンピュータに、前記特定した各ネッ
トの電位にて作成したマトリクステーブルにより各ネッ
ト間の電位差の種類を特定するステップを実行させる付
記８記載のプログラム。 （付記１０） 前記コンピュータに、前記電位差の種類
に応じて前記配線間隔を決定するステップを実行させる
付記９記載のプログラム。 （付記１１） 前記コンピュータに、ネットリストデー
タと、電源ネット名及びその電源電圧とに基づいて等電
位追跡を行って前記電位を特定したネットリストデータ
を作成するステップを実行させる付記１０記載のプログ
ラム。 （付記１２） 前記コンピュータに、前記等電位追跡し
た各ネットの電位により、各ネットをグループ化し、前
記ネットの電位を特定したネットリストデータを作成す
るステップを実行させる付記１１記載のプログラム。 （付記１３） 複数の配線を含む半導体集積回路の配線
レイアウトを行うためのプログラムが記憶されたコンピ
ュータ読み取り可能な記録媒体であって、前記プログラ
ムは、前記配線のネットの電位を特定したネットリスト
データを入力し各ネット間の電位差に対応した配線間隔
に基づいて配線レイアウトデータを作成するステップを
実行する記録媒体。
下のようになる。 （付記１） 複数の配線を含む半導体集積回路のレイア
ウト設計方法において、前記配線のネットの電位を特定
したネットリストデータを入力し、各ネット間の電位差
に対応した配線間隔に基づいて配線レイアウトデータを
作成することを特徴とするレイアウト設計方法。 （付記２） 前記特定した各ネットの電位にて作成した
マトリクステーブルにより前記各ネット間の電位差の種
類を特定することを特徴とする付記１記載のレイアウト
設計方法。 （付記３） 前記電位差の種類に応じて前記配線間隔を
決定することを特徴とする付記２記載のレイアウト設計
方法。 （付記４） ネットリストデータと電源ネット名及びそ
の電源電圧とに基づいて等電位追跡を行って前記電位を
特定したネットリストデータを作成することを特徴とす
る付記１〜３のうちの何れか一項記載のレイアウト設計
方法。 （付記５） 前記等電位追跡した各ネットの電位により
各ネットをグループ化し、前記ネットの電位を特定した
ネットリストデータを作成することを特徴とする付記４
記載のレイアウト設計方法。 （付記６） 複数の配線を含む半導体集積回路の配線レ
イアウトデータを検証するレイアウト検証方法におい
て、前記配線のネットの電位を特定したネットリストデ
ータを入力し、前記各ネット間の電位差に対応する配線
間隔を設定し、該配線間隔と前記配線レイアウトデータ
の配線間隔を比較して各ネット間の電位差に対応する配
線間隔が確保されているか否かを検証することを特徴と
するレイアウト検証方法。 （付記７）複数の配線を含む半導体集積回路のレイアウ
ト設計装置において、前記配線のネットの電位を特定し
たネットリストデータを記憶する記憶手段と、前記ネッ
トリストデータを入力し、各ネット間の電位差に対応し
た配線間隔に基づいて配線レイアウトデータを作成する
データ生成手段とを備えたことを特徴とするレイアウト
設計装置。 （付記８） 複数の配線を含む半導体集積回路の配線レ
イアウトを行うためのプログラムであって、コンピュー
タに、前記配線のネットの電位を特定したネットリスト
データを入力し、各ネット間の電位差に対応する配線間
隔に基づいて配線レイアウトデータを作成するステップ
を実行させるプログラム。 （付記９） 前記コンピュータに、前記特定した各ネッ
トの電位にて作成したマトリクステーブルにより各ネッ
ト間の電位差の種類を特定するステップを実行させる付
記８記載のプログラム。 （付記１０） 前記コンピュータに、前記電位差の種類
に応じて前記配線間隔を決定するステップを実行させる
付記９記載のプログラム。 （付記１１） 前記コンピュータに、ネットリストデー
タと、電源ネット名及びその電源電圧とに基づいて等電
位追跡を行って前記電位を特定したネットリストデータ
を作成するステップを実行させる付記１０記載のプログ
ラム。 （付記１２） 前記コンピュータに、前記等電位追跡し
た各ネットの電位により、各ネットをグループ化し、前
記ネットの電位を特定したネットリストデータを作成す
るステップを実行させる付記１１記載のプログラム。 （付記１３） 複数の配線を含む半導体集積回路の配線
レイアウトを行うためのプログラムが記憶されたコンピ
ュータ読み取り可能な記録媒体であって、前記プログラ
ムは、前記配線のネットの電位を特定したネットリスト
データを入力し各ネット間の電位差に対応した配線間隔
に基づいて配線レイアウトデータを作成するステップを
実行する記録媒体。
【００４７】
【発明の効果】以上詳述したように、本発明によれば、
ネット間の電位差に応じた配線間隔を容易に設定するこ
とができる。
ネット間の電位差に応じた配線間隔を容易に設定するこ
とができる。
【図１】 一実施形態のレイアウト設計装置の概略構成
図。
図。
【図２】 配線設計処理のフローチャート。
【図３】 半導体集積回路の回路図。
【図４】 ネットリストの説明図。
【図５】 等電位追跡処理の説明図。
【図６】 ネットの電位の特定結果を説明するための回
路図。
路図。
【図７】 電位属性を付加したネットリストの説明図。
【図８】 電位差の種類を特定する説明図。
【図９】 配線間隔を特定する説明図。
【図１０】 半導体集積回路のレイアウト図。
１１ レイアウト設計装置
１２ ＣＰＵ
１４ 記憶手段としての記憶装置
１９ 記録媒体
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B046 AA08 BA06 JA02
5F064 CC12 EE14 EE32 HH01 HH07
HH10 HH11 HH13 HH14
Claims (9)
- 【請求項１】 複数の配線を含む半導体集積回路のレイ
アウト設計方法において、 前記配線のネットの電位を特定したネットリストデータ
を入力し、各ネット間の電位差に対応した配線間隔に基
づいて配線レイアウトデータを作成することを特徴とす
るレイアウト設計方法。 - 【請求項２】 前記特定した各ネットの電位にて作成し
たマトリクステーブルにより前記各ネット間の電位差の
種類を特定することを特徴とする請求項１記載のレイア
ウト設計方法。 - 【請求項３】 前記電位差の種類に応じて前記配線間隔
を決定することを特徴とする請求項２記載のレイアウト
設計方法。 - 【請求項４】 複数の配線を含む半導体集積回路の配線
レイアウトデータを検証するレイアウト検証方法におい
て、 前記配線のネットの電位を特定したネットリストデータ
を入力し、前記各ネット間の電位差に対応する配線間隔
を設定し、該配線間隔と前記配線レイアウトデータの配
線間隔を比較して各ネット間の電位差に対応する配線間
隔が確保されているか否かを検証することを特徴とする
レイアウト検証方法。 - 【請求項５】 複数の配線を含む半導体集積回路のレイ
アウト設計装置において、 前記配線のネットの電位を特定したネットリストデータ
を記憶する記憶手段と、 前記ネットリストデータを入力し、各ネット間の電位差
に対応した配線間隔に基づいて配線レイアウトデータを
作成するデータ生成手段とを備えたことを特徴とするレ
イアウト設計装置。 - 【請求項６】 複数の配線を含む半導体集積回路の配線
レイアウトを行うためのプログラムであって、 コンピュータに、前記配線のネットの電位を特定したネ
ットリストデータを入力し、各ネット間の電位差に対応
する配線間隔に基づいて配線レイアウトデータを作成す
るステップを実行させるプログラム。 - 【請求項７】 前記コンピュータに、前記特定した各ネ
ットの電位にて作成したマトリクステーブルにより各ネ
ット間の電位差の種類を特定するステップを実行させる
請求項６記載のプログラム。 - 【請求項８】 前記コンピュータに、前記電位差の種類
に応じて前記配線間隔を決定するステップを実行させる
請求項７記載のプログラム。 - 【請求項９】 複数の配線を含む半導体集積回路の配線
レイアウトを行うためのプログラムが記憶されたコンピ
ュータ読み取り可能な記録媒体であって、 前記プログラムは、前記配線のネットの電位を特定した
ネットリストデータを入力し各ネット間の電位差に対応
した配線間隔に基づいて配線レイアウトデータを作成す
るステップを実行する記録媒体。
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|---|---|---|---|
| JP2001219815A JP2003031664A (ja) | 2001-07-19 | 2001-07-19 | レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体 |
| US10/087,803 US20030018949A1 (en) | 2001-07-19 | 2002-03-05 | Method and apparatus for laying out wires on a semiconductor integrated circuit |
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| JP2001219815A JP2003031664A (ja) | 2001-07-19 | 2001-07-19 | レイアウト設計方法、レイアウト検証方法、レイアウト設計装置、プログラム及び記録媒体 |
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| Publication Number | Publication Date |
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Family
ID=19053744
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|---|---|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157797B2 (en) | 2004-10-29 | 2007-01-02 | Fujitsu Limited | Semiconductor device with suppressed copper migration |
| JP2008009964A (ja) * | 2006-05-31 | 2008-01-17 | Toshiba Corp | 半導体集積回路のレイアウト作成装置及び作成方法 |
| US7667254B2 (en) | 2005-07-14 | 2010-02-23 | Nec Electronics Corporation | Semiconductor integrated circuit device |
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003345845A (ja) * | 2002-05-22 | 2003-12-05 | Mitsubishi Electric Corp | 自動配置配線装置 |
| JP2008182058A (ja) * | 2007-01-25 | 2008-08-07 | Nec Electronics Corp | 半導体装置および半導体装置形成方法 |
| US7865852B2 (en) * | 2007-07-17 | 2011-01-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for automatically routing multi-voltage multi-pitch metal lines |
| JP2014115862A (ja) * | 2012-12-11 | 2014-06-26 | Fujitsu Ltd | データロードプログラム、データロード方法および設計支援装置 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349542A (en) * | 1992-04-02 | 1994-09-20 | Vlsi Technology, Inc. | Method for sizing widths of power busses in integrated circuits |
| US6028989A (en) * | 1998-04-13 | 2000-02-22 | International Business Machines Corporation | Calculating crosstalk voltage from IC craftsman routing data |
| JP2000164723A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | Ｌｓｉ動作保証設計システム |
| US6305000B1 (en) * | 1999-06-15 | 2001-10-16 | International Business Machines Corporation | Placement of conductive stripes in electronic circuits to satisfy metal density requirements |
| US6353917B1 (en) * | 1999-07-16 | 2002-03-05 | Silicon Graphics, Inc. | Determining a worst case switching factor for integrated circuit design |
| US7099808B2 (en) * | 1999-08-26 | 2006-08-29 | Mentor Graphics Corp. | Capacitance and transmission line measurements for an integrated circuit |
| US6546529B1 (en) * | 2000-10-02 | 2003-04-08 | International Business Machines Corporation | Method for performing coupling analysis |
| US6539527B2 (en) * | 2001-03-19 | 2003-03-25 | Hewlett-Packard Company | System and method of determining the noise sensitivity of an integrated circuit |
| US6732346B2 (en) * | 2001-05-25 | 2004-05-04 | Intrinsity, Inc. | Generation of route rules |
| US6571380B2 (en) * | 2001-07-12 | 2003-05-27 | Micron Technology, Inc. | Integrated circuit with layout matched high speed lines |
-
2001
- 2001-07-19 JP JP2001219815A patent/JP2003031664A/ja not_active Withdrawn
-
2002
- 2002-03-05 US US10/087,803 patent/US20030018949A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157797B2 (en) | 2004-10-29 | 2007-01-02 | Fujitsu Limited | Semiconductor device with suppressed copper migration |
| US7681168B2 (en) | 2004-12-03 | 2010-03-16 | Nec Electronics Corporation | Semiconductor integrated device, method of designing semiconductor integrated device, device for designing the same, and program |
| US7667254B2 (en) | 2005-07-14 | 2010-02-23 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| JP2008009964A (ja) * | 2006-05-31 | 2008-01-17 | Toshiba Corp | 半導体集積回路のレイアウト作成装置及び作成方法 |
Also Published As
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