JP5151712B2 - ノイズ解析装置 - Google Patents

Description

本発明は、半導体集積回路内の電源に発生する電源ノイズを解析するノイズ解析装置に関し、特に、内部回路の待機時消費電力を抑制するための電源制御回路を用いて半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを高精度かつ短時間で解析するノイズ解析装置に関する。

従来より、半導体集積回路内の電源は、半導体集積回路の動作開始時に電源を投入すると、動作時・非動作時に関わらず常に一定電圧の電源を供給することを前提としていた。

一方、近年半導体集積回路を構成するトランジスタの微細化が進むにつれて、電源投入した後の半導体集積回路の非動作時の消費電流量が増加する傾向が顕著になってきた。

このため半導体集積回路が動作していない時の消費電力を抑制するために電源制御回路を半導体集積回路内に作製することが必要とされている。

しかし、電源投入時に電源供給源であるＰＣＢ（Print Circuit Board）から半導体集積回路に、従来半導体集積回路が動作している時には想定していない量の電流が流れ込むことが明らかになってきた。

そして半導体集積回路の電源投入時に流れ込む電流に起因し、従来一定電圧の電源を供給していた半導体集積回路内の電源配線上において電源ノイズが発生する。半導体集積回路内で動作中の回路が、この電源ノイズにより誤動作すると言った問題がある。

電源投入時の半導体集積回路の誤動作を検証するために、電源投入から定常状態に至る過程における複雑な電源電圧波形を擬似的に生成して被検査回路に印加し、理想的な立ち上がりを表す電源電圧波形で被検査回路に印加したときの出力パターンを比較して動作異常の発生の有無を検証する技術が知られている。
特開平５−８０１１８号公報

しかしながら、上述したような検証方法では、被検査回路が作製された後に電源投入時の誤動作が検証されるため、動作異常を検出した際には、設計の見直し及び製造工程の見直しなど相当の作業量を要する。設計の初期段階で電源投入時に流れ込む電流に起因して発生する電源ノイズについて十分に解析しておくことが望ましい。

電源制御回路を有する半導体集積回路の構成と電源ノイズの発生状態について図１で説明する。図１（Ａ）に示される半導体集積回路１は、ボード（ＢＯＡＲＤ）の電源部２から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬvｄｄ（Ｈ）・抵抗Ｒｖｄｄ（Ω)を介して電源電位及びインダクタンスＬvｓｓ（Ｈ）・抵抗Ｒｖｓｓ（Ω）とを介して接地電位がそれぞれ、内部回路１０が構成されるダイ（ＤＩＥ）へと印加される。電源電位及び接地電位は、抵抗Ｒ１及びＲ２の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路１０へ供給される。

ＤＩＥ上の内部回路１０は同時に電源オン・オフされるパワードメイン１０ｉで構成され、パワードメイン１０ｉに低消費電力制御が行われる。更に、ＤＩＥには、内部回路１０がレイアウトされるパワードメイン１０ｉが動作時には電源供給をオンし、動作しない時にはオフする複数のパワースイッチ（ＰＳＷ）５と、これらＰＳＷ５を制御するパワースイッチ（ＰＳＷ）制御回路３と、ＰＳＷ制御回路３からの制御信号に応じてＰＳＷ５をオン・オフするためのＰＳＷ駆動バッファ４とによって、内部回路１０に対するパワーゲーティング（Power Gating）を行う電源制御回路６が構成される。電源制御回路６によって、内部回路１０のパワードメイン１０ｉにはＶＤＤＰＤ電源が供給される。

このように設計された半導体集積回路１を論理解析する際には、電源部２から供給される電源を理想電源とし、内部回路１０へ供給されるＶＤＤＰＤ電源を仮想電源としてシミュレーションされる。

ＰＳＷ５のオン・オフは、このパワーゲーティングによる電源ノイズを発生させ、内部回路１０への流入電流が生じる。図１（Ｂ）に示すグラフは、ＰＳＷ５がオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を表している。ＰＳＷ５のオンによってＶＤＤＰＤ電源電圧が所定電圧まで上昇するまでのある時刻ｔで急激にＶＤＤ−ＶＳＳ電源間に発生する電源ノイズ量がピークとなっていることを示している。このグラフに示されるようなＶＤＤＰＤ電源電圧の波形や電源ノイズ量の波形は、論理回路の設計はほぼ完了したようなレイアウトデータを用いて検証した場合、又は作製された半導体集積回路をＬＳＩテスタなどで検証した場合などに得られる波形である。

例えば、半導体集積回路１全体のレイアウトデータが略完成した状態で内部回路１０の誤動作又は性能劣化を招くような図１（Ｂ）に示す電源ノイズ量を検出した場合、論理回路のレイアウトを行う前段階の図２に示すような電源レイアウトにまで遡って電源ノイズを抑制するためのレイアウトを再検討しなければならない。図２に示す電源レイアウトでは、ＶＤＤ電源のレイアウトデータから作成されるＶＤＤ電源モデル７ｂとＶＤＤＰＤ電源のレイアウトデータから作成されるＶＤＤＰＤ電源モデル８ｂとの間にＰＳＷ回路モデル６ｂが接続され、ＶＤＤＰＤ電源モデル８ｂとＶＳＳ電源のレイアウトデータから作成されるＶＳＳ電源モデル９ｂとの間に内部回路モデル１０ｂが接続されることが示される。ＰＳＷ回路モデル６ｂは電源制御回路６を擬似的に表現した回路モデルであり、内部回路モデル１０ｂは内部回路１０を擬似的に表現した回路モデルである。

このようにレイアウトデータを元に電源ノイズの解析モデルを作成するため、電源ノイズを解析し算出した電源ノイズ量が半導体集積回路内の内部回路の誤動作もしくは性能劣化を発生させることが判明した場合に、電源ノイズを抑制しようとしても元のレイアウトを大幅に修正することは難しく、電源ノイズを抑制する修正手法は限られ、効果的に抑制できないという課題がある。またレイアウトデータを元に電源回路網や内部回路の回路モデルを抽出し、解析モデルを作成するには、非常に大きなサイズのデータを入力しなければならず、解析モデルの作成に時間が掛かり過ぎ、かつ計算機による解析に時間が掛かり過ぎるため、実際の設計では電源制御回路を用い半導体集積回路内の内部回路の電源接続・切断する際の半導体集積回路内に発生する電源ノイズを検討することが困難である。

前述のような従来の解析手法では、半導体集積回路の内部回路の電源接続時に発生する電源ノイズを見積もる前に、大規模な半導体集積回路の電源配線モデルと詳細な回路動作モデルを作成する必要がある。このため、半導体集積回路内の内部回路に対して内部回路の電源接続・切断時に半導体集積回路内に発生する電源ノイズを見積もることは、実際の半導体集積回路設計では困難である。

実際の半導体集積回路では電源接続する内部回路以外にもＶＤＤ電源を共有する、そして動作する他の内部回路が存在する。このため内部回路が電源接続した際に電源ノイズが発生すると、その電源ノイズは他の内部回路が誤動作する、もしくは性能劣化する原因となる場合がある。また半導体集積回路の電源配線上に発生する電源ノイズには、電源接続時に発生する電源ノイズ以外にも、内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズがあり、電源ノイズの影響を避けられない状況がある。

このため電源接続時に発生する電源ノイズを考慮し、各内部回路の設計することは重要である。

よって、本発明の目的は、電源制御回路による内部回路の電源接続及び切断時に半導体集積回路内で発生する電源ノイズの解析精度を改善すると共に短時間で解析するノイズ解析装置を提供することである。

上記課題を解決するため、ノイズ解析装置に、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路を該内部回路に設計する論理回路の回路規模に相当するインバータ回路群でモデル化した該半導体集積回路の解析モデルを用いて、該内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを構成するようにする。

このようなノイズ解析装置では、レイアウトデータを用いることなく、半導体集積回路の設計初期段階で、半導体集積回路の内部回路に供給される電源のノイズ量と立ち上がりまでの時間とを解析するため、半導体集積回路の電源設計や論理回路設計への影響を低減することができる。

半導体集積回路の電源設計を検討している段階から、電源制御回路の動作により発生する電源ノイズ量を短時間で見積もることが可能になり、レイアウト前に発生する電源ノイズを抑制できる最適な電源構成を検討することが可能になる。

以下、本発明の実施の形態を図面に基づいて説明する。

先ず、内部回路の待機時消費電力を抑制する電源制御回路を有する半導体集積回路内の電源接続・切断を行った際に半導体集積回路内に発生する電源ノイズを解析するための解析モデルについて考察する。前述した図１（Ａ）に示すような半導体集積回路１を設計するものとし、実際に作製された図１（Ｂ）に示すような半導体集積回路をＬＳＩテスタなどで検証した場合などに得られる電源ノイズ量及びＶＤＤＰＤ電源電圧の波形を設計初期段階でシミュレーション可能とする解析モデルについて考察する。

図１（Ａ）に示す内部回路１０の解析モデルでは、内部回路の電源配線をモデル化し、その電源配線のモデルから内部回路のトランジスタモデルを使用した回路モデルを用いてモデル化する。そして電源配線間に挿入される電源安定化容量(デカップリングセル容量)およびSi基板上での電源間寄生容量などの容量成分をモデル化する。

図３は、解析モデルの考察例を示す図である。図３（Ａ）では、図１（Ａ）に示す半導体集積回路１において内部回路１０を電源安定化容量２１ａでモデル化して内部回路２０ａとして設計された半導体集積回路１ａが示される。半導体集積回路１ａの他構成部は図１（Ａ）の半導体集積回路１と同様に、ボード（ＢＯＡＲＤ）の電源部２から供給される電力は、パッケージ（ＰＫＧ）のインダクタンスＬｖｄｄ（Ｈ）・抵抗Ｒｖｄｄ（Ω)を介して電源電位及びインダクタンスＬｖｓｓ（Ｈ）・抵抗Ｒｖｓｓ（Ω）とを介して接地電位がそれぞれ、内部回路２０ａが構成されるダイ（ＤＩＥ）へと印加され、電源電位及び接地電位は、抵抗Ｒ１及びＲ２の各々によって所定のＶＤＤ電源及びＶＳＳ電源となり内部回路２０ａへ供給される。更に、内部回路２０ａが動作時には電源供給をオンし、動作しない時にはオフする複数のパワースイッチ（ＰＳＷ）５と、これらＰＳＷ５を制御するパワースイッチ（ＰＳＷ）制御回路３と、ＰＳＷ制御回路３からの制御信号に応じてＰＳＷ５をオン・オフするためのＰＳＷ駆動バッファ４とによって、内部回路２０ａに対するパワーゲーティング（Power Gating）を行う電源制御回路６が構成される。ここで、同じＶＤＤ電源とＶＳＳ電源を使用する回路毎に分別してそれぞれ一つの内部回路２０ａとする。

そして分別した各内部回路別に電源ノイズの解析モデルを作成する。作成する解析モデルでは、半導体集積回路を実装するＰＣＢボードから理想的な電源が供給されることを想定し、半導体集積回路のパッケージ上の電源配線による抵抗・インダクタンス・容量などをモデル化する。もしＰＣＢボードから理想的な電源が供給されない場合は、ＰＣＢボード上の配線抵抗・インダクタンス・容量もモデル化する。

またパッケージから半導体集積回路のＤＩＥ上の電源配線による抵抗・インダクタンス・容量をモデル化し、これらに半導体集積回路内の電源制御回路であるパワースイッチＰＳＷ５をモデル化し内部回路２０ａに直結する電源配線（ＶＤＤＰＤ電源配線）に接続する。ＰＳＷ５の接続箇所に関して、電源制御回路を構成するパワースイッチの特性により、ＶＤＤ電源側もしくはＶＳＳ電源側に接続する場合がある。解析モデルでは、ＰＳＷ５の接続箇所に則して作成するようにすることで、必要な電源ノイズ量を解析できる。

内部回路２０ａについては、電源配線間に挿入される電源安定化容量(デカップリングセル容量)に基づく電源安定化容量２１ａでモデル化する。

内部回路２０ａを電源安定化容量のみでモデル化した半導体集積回路１ａの解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図３（Ｂ）のようなグラフ結果を得る。図３（Ｂ）に示すグラフでは、シミュレーションによってＰＳＷ５がオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図３（Ｂ）中、作製された半導体集積回路１をＬＳＩテスタなどで検証した場合などに得られる電源ノイズ量は実電源ノイズ量３０で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量３１ａで示され、ＶＤＤＰＤ電源電圧はＶＤＤＰＤ４１ａで示される。

内部回路２０ａに対してシミュレーションしたＶＤＤＰＤ４１ａの電源の立ち上がり時間を高い精度で解析できる一方、実電源ノイズ量３０が最大となる時刻ｔにおける電源ノイズ量３１ａを高い精度で解析するのが難しいことが分かる。

次に、電源安定化容量２１ａに加え、内部回路２０ａの電源間に存在するトランジスタの電源間容量を含めてモデル化した解析モデルについて図４で考察する。図４は、解析モデルの他の考察例を示す図である。図４（Ａ）に示す半導体集積回路１ｂの構成は、図３（Ａ）の半導体集積回路１ａの構成と同様であり、前述したように解析モデルが作成される。半導体集積回路１ｂでは、図１（Ａ）に示す半導体集積回路１において内部回路１０を図３（Ａ）に示す電源安定化容量２１ａに加えて内部回路２０ａの電源間に存在するトランジスタの電源間容量を含めた容量２１ｂによってモデル化して内部回路２０ｂとして示される。

このような半導体集積回路１ｂの解析モデルを用いて、電源ノイズ量及びＶＤＤＰＤ電源電圧をシミュレーションすると、例えば、図４（Ｂ）のようなグラフ結果を得る。図４（Ｂ）に示すグラフでは、シミュレーションによってＰＳＷ５がオンとなった際の時間Ｔの経過に応じた電源ノイズ量［ｍＶ］とＶＤＤＰＤ電源電圧［Ｖ］の状態を示す。図４（Ｂ）中、作製された半導体集積回路１をＬＳＩテスタなどで検証した場合などに得られる電源ノイズ量は実電源ノイズ量３０で示され、ＶＤＤＰＤ電源電圧は実ＶＤＤＰＤ４０で示される。また、解析モデルを用いたシミュレーションによって得られる電源ノイズ量は電源ノイズ量３１ｂで示され、ＶＤＤＰＤ電源電圧はＶＤＤＰＤ４１ｂで示される。

実電源ノイズ量３０に対してシミュレーションした電源ノイズ量３１ｂの時刻ｔでの最大値を正しく解析可能な解析モデルにできる一方、内部回路２０ｂの電源間に挿入する容量によって内部回路２０ｂのＶＤＤＰＤ４１ｂによる電源の立ち上がり時間を高い精度で解析するのが難しいことが分かる。これは、内部回路２０ｂの電源間に存在するトランジスタの電源間容量や信号配線の負荷容量を一つの容量素子としてモデル化した場合においても同様である。

前述したような解析モデルの考察を経て、本発明に係る実施形態を以下に説明する。本発明に係る実施形態では、内部回路のＶＤＤＰＤ電源電圧による電源の立ち上がり時間の精度を改善するために、上述したように図１（Ａ）に示す半導体集積回路１の外部に接続する電源からパワースイッチＰＳＷ５を通して内部回路１０に接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路１０に内部回路部に設計する論理回路の回路規模に相当するインバータ回路群をモデル化するものである。インバータ回路群は、内部回路部に設計する論理回路の回路規模と同等数のインバータ回路を含む。インバータ回路群の入力信号として、初段のインバータ回路にＶＳＳ電源と同電位の入力信号を入力する。

内部回路１０の電源（以下、ＶＤＤＰＤ電源とする）が昇圧する前、仮に内部回路１０の入力信号はＶＳＳ電源側に固定されている構成において、内部回路１０の電流経路と電圧波形について図５で説明する。図５は、内部回路の電流経路と電圧波形の関係を説明するための図である。図５中、インバータ回路群でモデル化した内部回路を内部回路５０として説明する。図５（Ａ）では、インバータＡ及びインバータＢでモデル化した内部回路５０が示される。図５（Ｂ）では、インバータＡの出力端子ノードＡとインバータＢの出力端子ノードＢとによる内部回路５０のＶＤＤＰＤ電源の電圧波形４３ｃが、時間Ｔの経過に応じて示される。

内部回路５０のＶＤＤＰＤ電源の昇圧時、図５（Ｂ）に示すように、期間（ａ）の初期は、例えばインバータＡ回路の出力端子ノードＡに現われる出力信号は、インバータＡが出力負荷を駆動できる駆動能力をもたないためＶＤＤＰＤ電源とＶＳＳ電源の中間電位を出力する。

その後ＶＤＤＰＤ電源が、インバータＡが回路動作可能な電圧値に昇圧すると期間（ｂ）においてノードＡはインバータＡによりＶＤＤＰＤ電源の電圧値まで昇圧される（ノードＡの電圧波形４３ａ）。この時内部回路の電源からは経路（ｉ）に示す経路で内部回路へ電流が流入する。

次にノードＡがＶＤＤＰＤ電源の電圧に昇圧し始めて間もなく最初に動作したインバータＡの次段の回路インバータＢが動作し始める。このインバータＢが動作し始めた初期の時間帯において、内部回路のＶＤＤＰＤ電源とＶＳＳ電源間をインバータＢを介して貫通する貫通電流が経路（ｉｉ）に示す経路で比較的多く流れる。

次にインバータＢがＶＤＤＰＤ電源とＶＳＳ電源の中間電位にあるノードＢをＶＳＳ電源の電圧値まで降圧する。この時内部回路の電源へ経路（ｉｉｉ）に示す経路で内部回路へ電流が流出する。その後インバータＢがノードＢをＶＳＳ電源の電圧値まで降圧した後には、前述の経路（ｉｉ）を流れる貫通電流は殆ど流れなくなる（ノードＢの電圧波形４３ｂ）。

このように内部回路のＶＤＤＰＤ電源が昇圧時に経路（ｉ）、経路（ｉｉ）および経路（ｉｉｉ）を流れる電流が発生する。これらの電流が電源ノイズを発生させる原因になっている。従って、解析モデルの内部回路のパワードメイン部分に対して、設計する論理回路の回路規模に相当するインバータ回路群を挿入することによって、高い精度で電源ノイズを検証することができる。

内部回路部に内部回路に設計する論理回路の回路規模に相当するインバータ回路群をモデル化した解析モデルの例について以下に説明する。

図６は、電源ノイズを解析するための解析モデルの第一実施例を示す図である。図６（Ａ）では、図１（Ａ）に示す半導体集積回路１において内部回路１０を図６（Ｂ）に示すようなインバータ回路群でモデル化したパワードメイン５１ｂを含む内部回路５１ａとして論理設計された半導体集積回路９１が示される。半導体集積回路９１の他構成部は図３（Ａ）と同様であるので、その説明を省略する。

半導体集積回路９１の外部に接続する電源からパワースイッチＰＳＷ５を通して内部回路５１ａに接続する電源構造を再現した解析モデルにおいて、解析モデルの内部回路部に内部回路に設計する論理回路の回路規模に相当するインバータ回路群をモデル化している。

図６（Ｂ）では、ＶＤＤＰＤ電源−ＶＳＳ電源間の電源間容量に加えて、内部回路５１ａの信号配線駆動回路をモデル化した構成例が示される。パワードメイン５１ｂにて、インバータ回路群の入力信号として、初段のインバータ回路９５にＶＳＳ電源と同電位の入力信号を入力するようにする。インバータ回路群として５ゲート分の１０個のインバータ回路９５を直列に接続し、また最終段のインバータ回路９５の出力負荷とする容量素子９６ａを接続し、容量素子９６ａのもう一方の端子はＶＳＳ電源に接続する。

この時出力負荷とする容量素子９６ａの容量値は、最終段のインバータ回路９５が駆動する信号配線容量および次段の回路の入力容量を見積もった値とする。

インバータ回路群の回路規模が大きく、解析モデルの回路規模が大きくなり、解析時間が長くなる場合には、一定規模のインバータ回路群を作成し、作成したインバータ回路群を複数作成し、設計する論理回路の回路規模に相当する解析モデルを作成することができる。回路規模が１００万ゲート分に相当する場合、例えば、１０ゲート分でシミュレーションした結果を１０万倍すればよい。

これにより解析モデルの動作を解析するシミュレータは、一つのインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することができる。

上述した第一実施例とは異なり、インバータ回路群の初段のインバータ回路にＶＤＤ電源と同電位の入力信号を入力するようにした第二実施例を図７で説明する。図７は、電源ノイズを解析するための解析モデルの第二実施例を示す図である。図７（Ａ）では、図１（Ａ）に示す半導体集積回路１において内部回路１０を図７（Ｂ）に示すようなインバータ回路群でモデル化したパワードメイン５２ｂを含む内部回路５２ａとして論理設計された半導体集積回路９２が示される。半導体集積回路９２の他構成部は図３（Ａ）と同様であるので、その説明を省略する。

図７（Ｂ）では、ＶＤＤＰＤ電源−ＶＳＳ電源間の電源間容量に加えて、内部回路５２ａの信号配線駆動回路をモデル化した構成例が示される。パワードメイン５２ｂにて、インバータ回路群の入力信号として、初段のインバータ回路９５にＶＤＤ電源と同電位の入力信号を入力する。インバータ回路群として５ゲート分の１０個のインバータ回路９５を直列に接続し、また最終段のインバータ回路９５の出力端子には、電源接続時に最終段のインバータ回路９５が出力するＨレベルの信号が駆動することになる出力負荷である容量素子９６ｂを接続し、容量素子９６ｂのもう一方の端子はＶＤＤＰＤ電源側に接続する。

この時出力負荷とする容量素子９６ｂの容量値は、最終段のインバータ回路９５が駆動する信号配線容量および次段の回路の入力容量を見積もった値とする。

第二実施例に示すように内部回路に設計する論理回路の回路規模に相当するインバータ回路群をモデル化して電源ノイズを解析する解析モデルとして使用することで、半導体集積回路の設計初期に電源制御回路による内部回路の電源接続・電源切断時に発生する電源ノイズを精度よく短時間で解析することができる。

上述した第一実施例及び第二実施例とは異なり、解析モデルの内部回路部の解析モデルにおいて、２つのインバータ回路群を作成してモデル化した第三実施例を図８で説明する。図８は、電源ノイズを解析するための解析モデルの第三実施例を示す図である。図８（Ａ）では、図１（Ａ）に示す半導体集積回路１において内部回路１０を図８（Ｂ）に示すようなインバータ回路群でモデル化したパワードメイン５３ｂを含む内部回路５２ａとして論理設計された半導体集積回路９２が示される。半導体集積回路９２の他構成部は図３（Ａ）と同様であるので、その説明を省略する。

図８（Ｂ）では、ＶＤＤＰＤ電源−ＶＳＳ電源間の電源間容量に加えて、内部回路５３ａの信号配線駆動回路をモデル化した構成例が示される。所定ゲート分となる複数のインバータ回路９５を直列に接続した２つのインバータ回路群を作成する。一方のインバータ回路群の最終段のインバータ回路９５の出力端子には、初段のインバータ回路９５の入力信号の信号レベルを固定するＮＡＮＤ回路９７の入力端子に接続し、他方のインバータ回路群の最終段のインバータ回路９５の出力端子には、初段のインバータ回路９５の入力信号の信号レベルを固定するＮＯＲ回路９８の入力端子に接続する。

これにより、最終段のインバータ回路９５の出力負荷とする容量素子の容量値を見積もり値とすることなく、実際の回路の入力容量に近い容量値をモデル化することができる。

半導体集積回路で設計する論理回路には、回路の動作条件により、回路動作前の入力信号の信号レベルを固定して初期化する必要がある。このため電源接続時の内部回路の中には、入力信号をＨレベルで初期化する回路や、Ｌレベルで初期化する回路が混在する。

例えば、図９に示すように、内部回路５３に対して、交互に配置されたＯＲ回路５４とＡＮＤ回路５５とがアイソレータとして構成され、終端制御信号と終端制御信号に対するＮＯＴ回路の出力とによって回路動作前の入力信号の信号レベルを固定して初期化する。

そして入力信号をＨレベルで固定し内部回路を電源接続した場合とＬレベルで固定し内部回路を電源接続した場合で、初段のインバータ回路が次段の回路を駆動するトランジスタ種が異なる、または駆動能力が異なることで発生する電源ノイズが異なる場合がある。

第三実施例に示すように内部回路に設計する論理回路の回路規模に相当する２つのインバータ回路群をモデル化して電源ノイズを解析する解析モデルとして使用することで、上述のような動作前に入力信号の初期化する信号レベルが異なる回路が混在する場合においても、電源ノイズを精度良く解析することができる。

これにより内部回路のＶＤＤＰＤ電源を昇圧時に発生する電源ノイズ量の最大値のみでなく、電源ノイズ波形についても解析できる。その結果、図１（Ｂ）に示すように、内部回路の電源の昇圧時間も高い精度で解析できる。また論理回路の回路規模はレイアウト前後で大幅に変更されることがないため、レイアウト前の設計初期でも電源ノイズを精度良く解析できる。

図１０は、パワーゲーティングによる電源ノイズ量を見積もるための処理フローを示す図である。図１０において、図１１に示すようなコンピュータ装置であるノイズ解析装置１００は、インバータセルのネットリスト６１ａと、ＮＡＮＤセルのネットリスト６１ｂと、ＮＯＲセルのネットリスト６１ｃとから、図８（Ｂ）に示すようなインバータ回路群を含む内部回路の基本単位ネットリスト６２ａを作成する（ステップＳ１）。

次に、ノイズ解析装置１００は、ＰＳＷ駆動バッファ４のセル種を示すＰＳＷ駆動バッファセル種情報６３ａと、ＰＳＷ５のセル種を示すＰＳＷセル情報６３ｂと、内部回路の電源間容量を示す電源間容量情報６３ｃと、内部回路の消費電流量を示す消費電流量情報６３ｄと、ＰＫＧの電源抵抗・インダクタンス情報６３ｅと、内部回路の回路規模を示す回路規模情報６３ｆとを含む回路仕様によって特定される解析モデル情報６３を用いて、半導体集積回路全体の解析モデルを作成して全体解析モデルのネットリスト６２ｂを出力する（ステップＳ２）。

そして、ノイズ解析装置１００は、ＰＳＷ駆動バッファセルのネットリスト６１ｄと、ＰＳＷセルのネットリスト６１ｅと、全体解析モデルのネットリスト６２ｂと、内部回路の基本単位ネットリスト６２ａとを用いて、パワーゲーティングによる回路動作時の解析を行う（ステップＳ３）。例えば、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）などの回路シミュレータを用いて解析する。

解析結果として、電源ノイズ情報６４ａとＶＤＤＰＤ電源の立ち上がり時間を示す立ち上がり時間情報６４ｂとが出力される。解析を行う際には、内部回路の基本単位ネットリスト６２ａで解析した結果を、内部回路に設計する論理回路の回路規模に相当する基本単位ネットリスト６２ａの整数で乗算する。よって、例えば図８（Ｂ）に示すような所定のインバータ回路群を詳細に解析するだけで、解析モデル内の複数のインバータ回路群を同時に電源接続した時の電源に発生する電源ノイズを短時間で解析することができる。電源ノイズ情報６４ａでは、図１に示す時刻ｔにおける電源ノイズのピーク量が示され、立ち上がり時間情報６４ｂでは、内部回路が動作可能な所定のＶＤＤＰＤ電源電圧に達した時間が示される。

ノイズ解析装置１００は、電源ノイズ情報６４ａと電源ノイズが所定値以下であるための基準値を示す電源ノイズクライテリア情報６５ａとを用いて、電源ノイズ情報６４ａで示される電源ノイズのピーク値が電源ノイズクライテリア情報６５ａで示される電源ノイズの基準値以下であり、かつ、ＶＤＤＰＤ電源の立ち上がり時間情報６４ｂとＶＤＤＰＤ電源の立ち上がり時間が所定時間内であるための基準値を示す立ち上がり時間クライテリア情報６５ｂとを用いて、立ち上がり時間情報６４ｂで示される時間値が立ち上がり時間クライテリア情報６５ｂで示される基準値以下であるか否かを判定する（ステップＳ４）。

ノイズ解析装置１００がステップＳ４によるクライテリア判定が不成立であると判定した場合、回路設計者は解析モデル情報６３の見直しを行う。一方、ノイズ解析装置１００がステップＳ４によるクライテリア判定が成立すると判定した場合、レイアウトデータを生成するレイアウト処理へと進む。

このような処理によって、半導体集積回路の電源設計を検討している段階から、電源制御回路の動作により発生する電源ノイズ量を短時間で見積もることが可能になり、レイアウト前に発生する電源ノイズを抑制できる最適な電源構成を検討することが可能になる。従って、レイアウトデータから図２に示すような複雑な電源配線網を抽出することなく、かつ内部回路を抽出することなく、短時間でシミュレーションモデルを作成できる。そして、シミュレーションモデルの規模、つまりモデルの回路を構成する回路素子数を抑制できるため、半導体集積回路に挿入した電源制御回路動作時に発生する電源ノイズを短時間で精度良く解析することが可能となる。

図１０に示す処理フローを実行することによってノイズ解析装置として動作するノイズ解析装置１００は、例えば図１１に示すように構成される。図１１は、ノイズ解析装置のハードウェア構成を示す図である。図１１において、ノイズ解析装置１００はコンピュータ装置であり、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、通信ユニット１６と、記憶装置１７と、ドライバ１８とで構成され、システムバスＢに接続される。

ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従ってノイズ解析装置１００を制御する。メモリユニット１２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等にて構成され、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、回路設計者からの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、回路設計者がノイズ解析装置１００が処理を行なうための必要な各種情報を入力するために用いられる。通信ユニット１６は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。通信ユニット１６として、例えばモデムやＬＡＮアダプタなどが採用される。記憶装置１７は、例えば、ハードディスクユニットにて構成され、各種処理を実行するプログラム等のデータを格納する。また、必要に応じて画像を光学的に読み取った画像データを取り込むためのスキャナを備えるようにしてもよい。

ノイズ解析装置１００よって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によってノイズ解析装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。上述した処理フローを実行して電源ノイズを解析するプログラムは、通信ユニット１６によってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。また、ＵＳＢ対応のノイズ解析装置１００であれば、ＵＳＢ接続による着脱可能な外部記憶装置からインストールするようにしても良い。更に、ＳＤカード等のフラッシュメモリ対応のノイズ解析装置１００であれば、そのようなメモリカードからインストールするようにしても良い。

以上に述べたように、設計初期、特にＩＲ−Ｄｒｏｐ電源ノイズに代表される内部回路動作時に発生する電源ノイズやＳＳＯ電源ノイズに代表される半導体集積回路の入出力回路（ＩＯ回路）動作時の電源ノイズなどを考慮する際に、電源接続時に発生する電源ノイズを考慮することができる。

この結果、設計後期のレイアウトデータを用いた解析を行わずに、半導体集積回路の電源設計や論理回路に影響する修正手法を講じることを可能にする。

以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、
前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置。
（付記２）
複数のインバータ回路で成るインバータ回路群を含むように、前記電源ノイズを算出するための前記半導体集積回路の解析モデルを作成する解析モデル作成手段を有する付記１記載のノイズ解析装置。
（付記３）
前記解析モデル作成手段は、前記内部回路に入力信号の初期化する信号レベルが異なる回路が混在する場合、前記初期化する信号レベル毎に異なる数のインバータ回路群を含むように前記解析モデルを作成する付記２記載のノイズ解析装置。
（付記４）
前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出手段を更に有し、
前記基準値判定手段は、
前記算出された電源ノイズが前記第一基準値以下であり、かつ、前記算出された電源の立ち上がり時間が第二基準値以下であるか否かを判定する付記１乃至３のいずれか一項記載のノイズ解析装置。
（付記５）
半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出段階と、
前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定段階とをコンピュータ装置が実行するノイズ解析方法。
（付記６）
半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出機能と、
前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定機能としてコンピュータ装置に機能させるノイズ解析プログラム。
（付記７）
半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出機能と、
前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定機能としてコンピュータ装置に機能させるノイズ解析プログラムを記憶したコンピュータ読み取り可能な記憶媒体。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

電源制御回路を有する半導体集積回路の構成と電源ノイズの発生状態を説明するための図である。 電源レイアウトの例を示す図である。 解析モデルの考察例を示す図である。 解析モデルの他の考察例を示す図である。 内部回路の電流経路と電圧波形の関係を説明するための図である。 電源ノイズを解析するための解析モデルの第一実施例を示す図である。 電源ノイズを解析するための解析モデルの第二実施例を示す図である。 電源ノイズを解析するための解析モデルの第三実施例を示す図である。 第三実施例が適応される構成を示す図である。 パワーゲーティングによる電源ノイズ量を見積もるための処理フローを示す図である。 ノイズ解析装置のハードウェア構成を示す図である。

符号の説明

１、１ａ、１ｂ 半導体集積回路
２ 電源部
３ ＰＳＷ制御回路
４ ＰＳＷ駆動バッファ
５ ＰＳＷ
６ 電源制御回路
６ｂ ＰＳＷ回路モデル
７ｂ ＶＤＤ電源モデル
８ｂ ＶＤＤＰＤ電源モデル
９ｂ ＶＳＳ電源モデル
１０ 内部回路
１０ｂ 内部回路モデル
１１ ＣＰＵ
１２ メモリユニット
１３ 表示ユニット
１４ 出力ユニット
１５ 入力ユニット
１６ 通信ユニット
１７ 記憶装置
１８ ドライバ
１９ 記憶媒体
２０ａ 内部回路
２１ａ 電源安定化容量
２１ｂ 容量
３０ 実電源ノイズ量
３１ａ、３１ｂ 電源ノイズ量
４０ 実ＶＤＤＰＤ
４１ａ ＶＤＤＰＤ
４３ａ ノードＡの電圧波形
４３ｂ ノードＢの電圧波形
４３ｃ ＶＤＤＰＤ電源の電圧波形
５０ 内部回路
５１ａ、５２ａ、５３ａ 内部回路
５１ｂ、５２ｂ、５３ｂ パワードメイン
５４ ＯＲ回路
５５ ＡＮＤ回路
９１ 半導体集積回路
９５ インバータ回路
９６ａ、９６ｂ 容量素子
９７ ＮＡＮＤ回路
９８ ＮＯＲ回路
１００ ノイズ解析装置

Claims (5)

1. 半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路を該内部回路に設計する論理回路の回路規模に相当するインバータ回路群でモデル化した該半導体集積回路の解析モデルを用いて、該内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、
   前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置。
2. 前記内部回路に設計する論理回路の回路規模と同等数のインバータ回路で成るインバータ回路群を含むように、前記電源ノイズを算出するための前記半導体集積回路の解析モデルを作成する解析モデル作成手段を有する請求項１記載のノイズ解析装置。
3. 前記解析モデル作成手段は、前記内部回路に入力信号の初期化する信号レベルが異なる回路が混在する場合、前記初期化する信号レベル毎に異なる数のインバータ回路群を含むように前記解析モデルを作成する請求項２記載のノイズ解析装置。
4. 前記内部回路内のパワードメインに供給される電源の立ち上がり時間を算出する電源立ち上がり時間算出手段を更に有し、
   前記基準値判定手段は、
   前記算出された電源ノイズが前記第一基準値以下であり、かつ、前記算出された電源の立ち上がり時間が第二基準値以下であるか否かを判定する請求項１乃至３のいずれか一項記載のノイズ解析装置。
5. 半導体集積回路のレイアウトの前段階で、電源制御回路を用いた該半導体集積回路の内部回路を該内部回路に設計する論理回路の回路規模に相当するインバータ回路群でモデル化した該半導体集積回路の解析モデルを用いて、該内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出段階と、
   前記算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定段階とをコンピュータ装置が実行するノイズ解析方法。

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