JP5029096B2 - 電源ノイズモデル生成方法及び電源ノイズモデル生成装置 - Google Patents
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Description
また、半導体装置内の信号波形をモデル化したノイズ解析もある。一例として、半導体装置内で近接して配置された信号線において伝播される信号電圧の相互干渉波形(クロストーク)に関して、クロストークによるノイズを適切に算出するため、各ノイズの発生タイミングウィンドウを加算してノイズ波形を生成する方法が提案されている(たとえば、特許文献2参照)。
図1は、実施の形態に適用される発明の概念図である。
タイミングウィンドウ取得手段1bは、静的タイミング解析によって、電流源ノイズを生じる素子の状態変化が発生するタイミング、すなわち、素子に流れ込む電流による電流源ノイズが発生する可能性のある時間帯を、タイミングウィンドウとして取得する。タイミングウィンドウは、状態変化を発生させる可能性のある時間帯を示すものであり、ある時間幅を持っている。
ノイズ値算出手段1aは、解析対象の半導体装置を構成する素子の状態変化時のノイズ値を、電流源ノイズ波形に基づいて算出する。ノイズ値は、ノイズ波形のピーク値、ノイズ波形のピーク値とノイズ波形の時間幅との積、あるいは、ノイズ波形の傾きなどから算出される。何をノイズ値とするかについては、半導体装置の特性などに応じて適宜選択される。一方、タイミングウィンドウ取得手段1bは、静的タイミング解析によって、素子ごとにタイミングウィンドウを取得する。
図の例は、ノイズの発生要因となる状態変化を起こす素子1、素子2、素子3、及び素子4について静的タイミング解析を行って得られた各素子のタイミングウィンドウを示した波形図である。図の横軸は経過時間であり、1サイクルの間の各素子動作波形を示している。
電源ノイズ解析装置100は、CPU(Central Processing Unit)101によって装置全体が制御されている。CPU101には、バス107を介してRAM(Random Access Memory)102、ハードディスクドライブ(HDD:Hard Disk Drive)103、グラフィック処理装置104、入力インタフェース105、通信インタフェース106が接続されている。
次に、本実施の形態の電源ノイズ解析装置100のソフトウェア構成について説明する。図4は、本実施の形態の電源ノイズ解析装置のソフトウェア構成の一例を示した図である。
容量セルモデル作成部240は、半導体装置内に配置され、電源配線に接続されるノイズ除去用の容量セルをCによってモデル化する。作成した容量セルモデルは、結合モデル作成部270に出力する。
結果解析部290は、電源ノイズ解析部280による解析結果をさらに評価する。
本実施の形態の電源ノイズ解析装置100の電流源ノイズモデル作成部250が、電源ノイズ解析のためのモデル化を行うのは、4つのバッファ31,32,33,34から成る回路である。バッファ31は、出力信号がスイッチングし、波形1(31b)に示したように、ローからハイに変化する。このとき、バッファ31には、電源VDDからバッファに対して電流が流れ込み、ノイズとなる。流れ込んだ電流のノイズ1(31a)は、バッファ31のスイッチング波形や、出力に接続される容量性の負荷に依存する。同様に、バッファ32は、出力信号がスイッチングし、波形2(32b)のように出力信号が変化する。また、このときノイズ2(32a)が入力される。同様に、バッファ33は、出力信号がスイッチングし、波形3(33b)のように出力信号が変化する。また、このときノイズ3(33a)が入力される。同様に、バッファ34は、出力信号がスイッチングし、波形4(34b)のように出力信号が変化する。また、このときノイズ4(34a)が入力される。それぞれのバッファ32,33,34のノイズの波形は、バッファ31と同様に、バッファのスイッチング波形や、出力に接続される容量性の負荷に依存する。
(2)ピーク値×半値幅は、ピーク値(P)と、半値幅(T)との乗算値をノイズ値としている。なお、半値幅は、ノイズ波形の大きさが0からピーク値の半分の値(半値)に達した時点と、ピーク値から半値に達した時点を結んだ幅をいう。
以下の説明では、図6示したノイズ波形のノイズ値を、それぞれ、ノイズ1(32a)=10、ノイズ2(32a)=12、ノイズ3(33a)=7、ノイズ4(34a)=13とする。
図の例では、1サイクルを5分割し、それぞれタイムユニット1,タイムユニット2,タイムユニット3,タイムユニット4,タイムユニット5としている。
タイムユニットごとのノイズ値テーブル300には、各タイムユニットに発生するノイズの一覧と、その合計値が設定されている。なお、ノイズ1は、バッファ1が発生させるノイズであることを示している。ノイズ2、ノイズ3、ノイズ4も同様である。
タイムユニット1(301)には、バッファ3のノイズ3が発生し、ノイズ値の合計は7になる。タイムユニット2(302)には、バッファ1のノイズ1と、バッファ3のノイズ3とが発生し、ノイズ値の合計は17になる。タイムユニット3(303)には、バッファ1のノイズ1と、バッファ4のノイズ4とが発生し、ノイズ値の合計は23になる。タイムユニット4(304)には、バッファ1のノイズ1と、バッファ2のノイズ2と、バッファ4のノイズ4と、が発生し、ノイズ値の合計は35になる。タイムユニット5(305)には、バッファ1のノイズ1と、バッファ2のノイズ2とが発生し、ノイズ値の合計は22になる。
上記の処理手順で決定されたように、タイムユニット4では、バッファ1のノイズ波形1、バッファ2のノイズ波形2、及びバッファ4のノイズ波形4が重なるワーストケースがモデル化されている。また、バッファ3の波形3についても、タイムユニット2に発生タイミングが設定されている。
電流源ノイズモデル作成部250は、関連する他のモデル作成部とともに起動され、処理を開始する。
[ステップS01] スイッチング動作に応じて発生するノイズを解析するため、スイッチング動作を行う動作状態のトランジスタ(Tr)を選択する。そして、選択されたトランジスタ(Tr)に関し、このトランジスタ(Tr)のノイズ波形算出に必要な情報を取得する。
[ステップS02] ステップS01で取得した情報に基づき、電流源ノイズ波形を算出し、そのノイズ値を測定する。たとえば、ノイズ値として、電流源ノイズ波形のピーク値、ピーク値とピーク値の半値幅、あるいは、電流源ノイズ波形の傾きなどを算出する。ノイズ値算出後、処理をステップS05へ進める。
[ステップS03] 静的タイミング解析を行って、論理ゲートの振る舞いを解析する。
[ステップS04] ステップS03の解析結果に基づいて、論理ゲートがノイズを発生させるタイミングウィンドウを取得する。
[ステップS05] ステップS01−S02で測定されたノイズ波形と、ステップS03−S04で取得したタイミングウィンドウと、に基づき、ノイズ発生時刻を決定する。処理の詳細は後述するが、ノイズ発生時刻決定処理により、複数の論理ゲートのノイズ発生が重なるワーストケースの発生タイミングがノイズ発生時刻に決定される。
[ステップS06] ステップS05で決定されたノイズ発生時刻で電流源ノイズモデルが生成される。
図11のステップS05において起動され、以下の処理が実行される。
[ステップS14] 各タイムユニットに対応付けられた設定処理完了フラグを初期化する。設定処理完了フラグが1であれば、当該タイムユニットに基づいてノイズ発生時刻が決定されたとする。なお、初期化時には、ノイズが発生しない(ノイズ値の合計が0)タイムスロットに対応する設定処理完了フラグは1を設定しておいてもよい。これにより、無駄な処理が省ける。
[ステップS15] 設定処理未完のタイムスロットの合計ノイズ値を比較し、ノイズ値が最大のタイムスロットを抽出する。
[ステップS16] ステップS15で抽出されたタイムスロットにタイミングウィンドウが存在する論理ゲートのうち、ノイズ発生タイミングが未設定の論理ゲートについて、ノイズ発生タイミングをこのタイムスロットに設定する。また、当該タイムスロットの設定処理完了フラグに1を設定する。
以上の処理手順が実行されることにより、複数の論理ゲートのノイズ発生タイミングが重なるワーストケースのタイミングを決定することができる。上記処理手順は、一例であり、本願発明はこれに限定されない。たとえば、論理ゲートごとに、ノイズ値が最大となるタイムスロットを決定していくこともできる。
ノイズ値算出手段が、解析対象の半導体装置に配置され、ノイズ発生をもたらす状態変化を起こす素子について、前記素子の状態変化時に電源から流れ込む電流に応じて算出される電流源ノイズ波形を求め、前記電流源ノイズ波形に基づいてノイズ量を表すノイズ値を算出する手順と、
タイミングウィンドウ取得手段が、静的タイミング解析によって、前記電流源ノイズを生じる前記素子の状態変化が発生するタイミングを所定の時間幅を持つタイミングウィンドウとして取得する手順と、
単位時間別ノイズ算出手段が、過渡解析を行う解析時間を分割した単位時間ごとに、前記単位時間内に前記タイミングウィンドウが存在するすべての前記素子について算出された前記ノイズ値を合計し、単位時間別ノイズを算出する手順と、
タイミング決定手段が、前記単位時間別ノイズに基づいて、前記タイミングウィンドウによって表される前記素子がノイズを発生させるノイズ発生タイミングを、いずれかの前記単位時間に決定する手順と、
を有することを特徴とするモデル生成方法。
解析対象の半導体装置に配置され、ノイズ発生をもたらす状態変化を起こす素子について、前記素子の状態変化時に電源から流れ込む電流に応じて算出される電流源ノイズ波形を求め、前記電流源ノイズ波形に基づいてノイズ量を表すノイズ値を算出するノイズ値算出手段と、
静的タイミング解析によって、前記電流源ノイズを生じる前記素子の状態変化が発生するタイミングを所定の時間幅を持つタイミングウィンドウとして取得するタイミングウィンドウ取得手段と、
過渡解析を行う解析時間を分割した単位時間ごとに、前記単位時間内に前記タイミングウィンドウが存在するすべての前記素子について算出された前記ノイズ値を合計し、単位時間別ノイズを算出する単位時間別ノイズ算出手段と、
前記単位時間別ノイズに基づいて、前記タイミングウィンドウによって表される前記素子がノイズを発生させるノイズ発生タイミングを、いずれかの前記単位時間に決定するタイミング決定手段と、
を有することを特徴とするモデル生成装置。
コンピュータを、
解析対象の半導体装置に配置され、ノイズ発生をもたらす状態変化を起こす素子について、前記素子の状態変化時に電源から流れ込む電流に応じて算出される電流源ノイズ波形を求め、前記電流源ノイズ波形に基づいてノイズ量を表すノイズ値を算出するノイズ値算出手段と、
静的タイミング解析によって、前記電流源ノイズを生じる前記素子の状態変化が発生するタイミングを所定の時間幅を持つタイミングウィンドウとして取得するタイミングウィンドウ取得手段と、
過渡解析を行う解析時間を分割した単位時間ごとに、前記単位時間内に前記タイミングウィンドウが存在するすべての前記素子について算出された前記ノイズ値を合計し、単位時間別ノイズを算出し、前記単位時間に関連付けて記憶手段に記憶する単位時間別ノイズ算出手段と、
前記単位時間別ノイズに基づいて、前記タイミングウィンドウによって表される前記素子がノイズを発生させるノイズ発生タイミングを、いずれかの前記単位時間に決定するタイミング決定手段と、
として機能させることを特徴とするモデル生成プログラム。
メッシュモデル作成部が、前記半導体装置の配線網をモデル化してメッシュモデルを作成し、
パッケージモデル作成部が、前記半導体装置の電源端子とパッケージとをモデル化したパッケージモデルを作成し、
電源電圧源モデル作成部が、電圧源をモデル化した電源電圧源モデルを作成し、
容量セルモデルが、ノイズ除去用の容量セルをモデル化した容量セルモデルを作成し、
電流源ノイズ波形モデル部が、解析対象の半導体装置に配置され、ノイズ発生をもたらす状態変化を起こす素子について、前記素子の状態変化時に電源から流れ込む電流に応じて算出される電流源ノイズ波形を求め、前記電流源ノイズ波形に基づいてノイズ量を表すノイズ値を算出し、静的タイミング解析によって、前記電流源ノイズを生じる前記素子の状態変化が発生するタイミングを所定の時間幅を持つタイミングウィンドウとして取得し、過渡解析を行う解析時間を分割した単位時間ごとに、前記単位時間内に前記タイミングウィンドウが存在するすべての前記素子について算出された前記ノイズ値を合計し、単位時間別ノイズを算出し、前記単位時間別ノイズに基づいて、前記タイミングウィンドウによって表される前記素子の状態変化を発生させるタイミングを、いずれかの前記単位時間に決定し、電流源ノイズ波形モデルを作成し、
非動作トランジスタモデル作成部が、非動作状態の素子をモデル化した非動作トランジスタモデルを作成し、
結合モデル作成部が、前記メッシュモデル、前記パッケージモデル、前記電源電圧モデル、前記電流源ノイズ波形モデル、及び前記非動作トランジスタモデルを結合して半導体装置モデルを作成し、
電源ノイズ解析部が、前記半導体装置モデルを用いて電源ノイズを解析する、
手順を実行することを特徴とする電源ノイズ解析方法。
1a ノイズ値算出手段
1b タイミングウィンドウ取得手段
1c 単位時間別ノイズ算出手段
1d タイミング決定手段
1e 電流源ノイズ波形モデル記憶手段
Claims (6)
- 電源に接続された半導体装置の電源ノイズを表す電源ノイズモデルを生成する電源ノイズモデル生成方法において、
ノイズ値算出部が、解析対象の半導体装置に含まれる素子の状態変化時に、前記電源から流れ込む電流に応じて素子が発生する電流源ノイズの波形に基づいて、発生した前記電流源ノイズのノイズ量であるノイズ値を算出するステップと、
タイミングウィンドウ取得部が、前記電流源ノイズを発生させる素子の状態変化を発生させる可能性があるタイミングウィンドウを取得するステップと、
単位時間別ノイズ算出部が、電流源ノイズについて解析を行う解析時間を分割した単位時間ごとに、取得された前記タイミングウィンドウが単位時間内に存在するすべての素子について算出されたノイズ値を合計した単位時間別ノイズを算出するステップと、
タイミング決定部が、取得された前記タイミングウィンドウによって表される素子がノイズを発生させるノイズ発生タイミングを、算出された前記単位時間別ノイズのうち、素子が発生させるノイズを含む単位時間別ノイズが最大の単位時間に決定するステップと、
を有することを特徴とする電源ノイズモデル生成方法。 - 前記ノイズ値算出部によるノイズ値の算出は、電流源ノイズ波形のピーク値、前記電流源ノイズ波形のピーク値及び幅、又は、前記電流源ノイズ波形の傾きの値をノイズ値とすることを特徴とする請求項1記載の電源ノイズモデル生成方法。
- 前記単位時間別ノイズ算出部による単位時間別ノイズの算出は、前記半導体装置の領域の分割された領域ごとに実行することを特徴とする請求項1記載の電源ノイズモデル生成方法。
- 電源に接続された半導体装置の電源ノイズを表す電源ノイズモデルを生成する電源ノイズモデル生成装置において、
解析対象の半導体装置に含まれる素子の状態変化時に、前記電源から流れ込む電流に応じて素子が発生する電流源ノイズの波形に基づいて、発生した前記電流源ノイズのノイズ量であるノイズ値を算出するノイズ値算出部と、
前記電流源ノイズを発生させる素子の状態変化を発生させる可能性がある状態変化タイミングウィンドウを取得するタイミングウィンドウ取得部と、
電流源ノイズについて解析を行う解析時間を分割した単位時間ごとに、取得された前記タイミングウィンドウが単位時間内に存在するすべての素子について算出されたノイズ値を合計した単位時間別ノイズを算出する単位時間別ノイズ算出部と、
取得された前記タイミングウィンドウによって表される素子がノイズを発生させるノイズ発生タイミングを、算出された前記単位時間別ノイズのうち、素子が発生させるノイズを含む単位時間別ノイズが最大の単位時間に決定するタイミング決定部と、
を有することを特徴とする電源ノイズモデル生成装置。 - 前記ノイズ値算出部は、
電流源ノイズ波形のピーク値、前記電流源ノイズ波形のピーク値及び幅、又は、前記電流源ノイズ波形の傾きの値を前記ノイズ値とすることを特徴とする請求項4記載の電源ノイズモデル生成装置。 - 前記単位時間別ノイズ算出部による単位時間別ノイズの算出は、前記半導体装置の領域の分割された領域ごとに実行することを特徴とする請求項4記載の電源ノイズモデル生成装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007091663A JP5029096B2 (ja) | 2007-03-30 | 2007-03-30 | 電源ノイズモデル生成方法及び電源ノイズモデル生成装置 |
US12/051,364 US7856608B2 (en) | 2007-03-30 | 2008-03-19 | Method and apparatus for generating current source noise model for creating semiconductor device model used in power supply noise analysis |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007091663A JP5029096B2 (ja) | 2007-03-30 | 2007-03-30 | 電源ノイズモデル生成方法及び電源ノイズモデル生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008250721A JP2008250721A (ja) | 2008-10-16 |
JP5029096B2 true JP5029096B2 (ja) | 2012-09-19 |
Family
ID=39796496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007091663A Expired - Fee Related JP5029096B2 (ja) | 2007-03-30 | 2007-03-30 | 電源ノイズモデル生成方法及び電源ノイズモデル生成装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7856608B2 (ja) |
JP (1) | JP5029096B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5278271B2 (ja) * | 2009-09-29 | 2013-09-04 | 富士通株式会社 | 設計支援プログラム、設計支援装置および設計支援方法 |
CN102087678B (zh) * | 2011-01-07 | 2012-07-11 | 清华大学 | 通过时域划分实现并行计算的电路仿真方法 |
US20140236563A1 (en) * | 2011-09-30 | 2014-08-21 | Yuping Wu | Integrated circuit simulation method and system |
JP6070002B2 (ja) * | 2012-09-19 | 2017-02-01 | 富士通株式会社 | 設計支援装置、設計支援方法及びプログラム |
CN103853861B (zh) | 2012-11-30 | 2016-12-21 | 国际商业机器公司 | 评估3d ic的电源供应的方法和装置 |
JP5998926B2 (ja) * | 2012-12-28 | 2016-09-28 | 株式会社ソシオネクスト | 電流モデル作成方法及びcad装置 |
KR102276908B1 (ko) | 2014-12-05 | 2021-07-13 | 삼성전자주식회사 | 반도체 장치의 파워 노이즈 해석 방법을 수행하는 프로그램을 실행 가능한 컴퓨팅 장치, 상기 방법을 포함하는 반도체 장치의 설계 방법, 및 상기 프로그램을 저장하는 프로그램 저장 매체 |
CN111737937B (zh) * | 2020-07-16 | 2023-06-23 | 杰华特微电子股份有限公司 | 半导体器件建模方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3076227B2 (ja) * | 1995-08-29 | 2000-08-14 | 北陸日本電気ソフトウェア株式会社 | クロストークエラー検出装置 |
JP3655106B2 (ja) * | 1998-05-14 | 2005-06-02 | 富士通株式会社 | ノイズチェック装置 |
JP3569681B2 (ja) * | 2001-02-02 | 2004-09-22 | 株式会社半導体理工学研究センター | 半導体集積回路における電源電流波形の解析方法及び解析装置 |
JP2002259486A (ja) * | 2001-02-28 | 2002-09-13 | Fujitsu Ltd | クロストークノイズ解析方法およびその方法をコンピュータに実行させるプログラム |
JP4325274B2 (ja) * | 2002-12-06 | 2009-09-02 | 富士通株式会社 | 半導体装置モデル作成方法及び装置 |
JP2005339060A (ja) | 2004-05-25 | 2005-12-08 | Nec Electronics Corp | クロストーク計算装置およびクロストーク計算方法 |
US7278120B2 (en) * | 2004-07-23 | 2007-10-02 | Synplicity, Inc. | Methods and apparatuses for transient analyses of circuits |
US7246335B2 (en) * | 2005-02-15 | 2007-07-17 | Fujitsu Limited | Analyzing substrate noise |
-
2007
- 2007-03-30 JP JP2007091663A patent/JP5029096B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-19 US US12/051,364 patent/US7856608B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7856608B2 (en) | 2010-12-21 |
US20080244478A1 (en) | 2008-10-02 |
JP2008250721A (ja) | 2008-10-16 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110721 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120217 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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