JP5799645B2 - 電源電圧設定方法及び電源電圧設定プログラム - Google Patents
電源電圧設定方法及び電源電圧設定プログラム Download PDFInfo
- Publication number
- JP5799645B2 JP5799645B2 JP2011171849A JP2011171849A JP5799645B2 JP 5799645 B2 JP5799645 B2 JP 5799645B2 JP 2011171849 A JP2011171849 A JP 2011171849A JP 2011171849 A JP2011171849 A JP 2011171849A JP 5799645 B2 JP5799645 B2 JP 5799645B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- supply voltage
- power supply
- chip
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
更にまた、本発明の一観点によれば、上記のような方法を実現するための処理をコンピュータに実行させる電源電圧設定プログラムが提供される。
図1は電源電圧設定方法の一例の説明図である。
上記のようなシミュレーションにより、図2に例示するような、プロセスばらつき(−3σ〜+3σ)、電源電圧(1.0[V]〜2.0[V])、遅延値(A[ps]、A’[ps]、B[ps]、B’[ps])の関係を示す変換テーブル110が作成される。
例えば、変換テーブル110を参照することにより、まず上記のように所定の電源電圧条件で実測された遅延値の該当するプロセスばらつきが求められる。このプロセスばらつきが、このモニタ回路100が搭載されたチップのプロセスばらつきとされる。そして、チップのプロセスばらつきが、目的のプロセスばらつきであれば、モニタ回路100の実測時に用いた電源電圧が、そのチップに適用するチップ電源電圧に設定される。チップのプロセスばらつきが、目的のプロセスばらつきと異なれば、変換テーブル110より、目的のプロセスばらつき相当の遅延値(上記シミュレーション値)が得られるような電源電圧が求められ、その電源電圧がチップ電源電圧に設定される。
図3はゲート遅延及び配線遅延を考慮した電源電圧設定方法の一例の説明図である。
また、モニタ回路10について、そのレイアウトデータを利用した、コンピュータを用いたシミュレーションが実行され、ゲート遅延及び配線遅延が、それぞれゲート遅延モニタ11及び配線遅延モニタ12によって測定(シミュレーション)される(ステップS4)。このシミュレーションは、例えば、プロセスばらつき、電源電圧(上記実測時の電源電圧条件を含む)の条件を変化させて実行される。
上記のようにして作成される変換テーブル30を参照し、上記の測定(実測、シミュレーション)された遅延値に基づき、チップ電源電圧が設定される(ステップS7)。尚、変換テーブル30を用いたチップ電源電圧の設定の詳細については後述する。
図4は電源電圧設定装置の構成例を示す図である。
遅延解析部51は、チップのレイアウトデータ20から、遅延解析シミュレーションによってクリティカルパスを抽出し、更に、抽出したそのクリティカルパス内のゲート遅延及び配線遅延をそれぞれ抽出する。遅延比生成部52は、遅延解析部51で抽出された、クリティカルパス内のゲート遅延及び配線遅延に基づき、ゲート遅延と配線遅延の遅延比を生成する。この遅延比生成部52で生成された遅延比は、遅延比格納部53に格納される。このようにして遅延比抽出部53aの遅延解析部51及び遅延比生成部52により、レイアウトデータ20からクリティカルパスのゲート遅延及び配線遅延の遅延比(比率)が抽出される。
第1遅延値生成部55は、モニタ回路10について所定の電源電圧条件で実測されたゲート遅延MG及び配線遅延MLが格納された実測遅延格納部54の情報を用い、遅延値を生成する。第1遅延値生成部55は、実測遅延格納部54に格納されたゲート遅延MG及び配線遅延MLを、遅延比格納部53に格納された遅延比に基づいて、上記の式(1)に従って合成する。
例えばこの図4のような電源電圧設定装置50を用いた、上記図3に示した電源電圧設定方法によれば、ゲート遅延及び配線遅延を考慮し、チップのプロセスばらつきに応じて、適正なチップ電源電圧を設定することが可能になる。以下、図3に示した電源電圧設定方法について、具体例を挙げて、より詳細に説明する。
図5の点線で囲まれた部分が、抽出されたクリティカルパス21の一例である。図5に示すクリティカルパス21には、フリップフロップや論理ゲートの回路素子のセル(Cell_A〜G)、及びセル間を接続する配線(Net_1〜7)が含まれている。クリティカルパス21は、Cell_A、Net_1、Cell_B、Net_2、Cell_C、Net_3、Cell_D、Net_4、Cell_E、Net_5、Cell_F、Net_6、Cell_G、Net_7が順に繋がった構成になっている。
図6に、抽出される遅延解析結果の一例を示す。
配線遅延=20[ps](Net_1)+30[ps](Net_2)+50[ps](Net_3)+20[ps](Net_4)+30[ps](Net_5)+30[ps](Net_6)+20[ps](Net_7)=200[ps]・・・(4)
これらの計算結果より、クリティカルパス21の遅延比が、ゲート遅延:配線遅延=2:1と求められるようになる。遅延比生成部52によって求められた遅延比は、電源電圧設定装置50の遅延比格納部53に格納される。
また、このチップのモニタ回路10については、電源電圧設定装置50のモニタ回路シミュレーション部56によって、ゲート遅延及び配線遅延のシミュレーション値が取得される。
モニタ回路シミュレーション部56は、この例では更に、プロセスばらつき及び電源電圧の条件を変え、各条件でそれぞれモニタ回路10のシミュレーションを実行し、各条件についてそれぞれ、ゲート遅延及び配線遅延のシミュレーション値を取得する。そして、第2遅延値生成部57は、各条件で取得されたゲート遅延及び配線遅延を、上記同様、遅延比に基づいて合成し、変換テーブル30を作成する。
この図7には、プロセスばらつきの条件を、チップが標準的にできた場合(Typ)と高速寄りにできた場合(2σFast)の2種類とし、電源電圧の条件を、1.0[V]と2.0[V]の2種類としたときの、変換テーブル30を例示している。ここでは電源電圧2.0[V](Typ)が、当初このチップに対して設定されているチップ電源電圧である。図7の変換テーブル30には、上記の式(2a)で求められる合成後の遅延値80[ps]が、プロセスばらつきTyp、電源電圧2.0[V]の条件でのシミュレーション値として格納されている。
次に、上記のチップ電源電圧設定部59が行う、チップ電源電圧の設定処理の一実施例を、更に別の具体例を挙げて説明する。
図8には、プロセスばらつきの条件をTyp、2σFast、3σFastの3種類とし、電源電圧の条件を1.0[V]、1.5[V]、2.0[V](Typ)の3種類とした場合の変換テーブル30aを例示している。電源電圧2.0[V]が、チップ電源電圧を設定しようとしているチップに対して当初設定されている電源電圧である。変換テーブル30aには、図8に示したように、プロセスばらつきと電源電圧の各条件についてそれぞれ、遅延値(シミュレーション値)が格納されている。
以上、チップ電源電圧の設定方法(ASV)について説明した。尚、以上の説明では、目的とするスピード又は高速(Fast)寄りにできたチップの電源電圧設定を例にして述べたが、低速(Slow)寄りにできたチップに対しても同様にして、当該チップに対し適正な電源電圧の設定を行うことが可能である。
図10は電源電圧設定装置のハードウェアの構成例を示す図である。
電源電圧設定装置50の処理機能は、コンピュータによって実現することができる。その場合、電源電圧設定装置50が有すべき機能の処理内容を記述した電源電圧設定プログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等がある。磁気記憶装置には、HDD、フレキシブルディスク(FD)、磁気テープ等がある。光ディスクには、DVD、DVD−RAM、CD−ROM/RW等がある。光磁気記録媒体には、MO(Magneto-Optical disk)等がある。
以上説明した実施の形態に関し、更に以下の付記を開示する。
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路についての前記第1電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第2遅延値を生成し、
前記第1遅延値及び前記第2遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する、
ことを特徴とする電源電圧設定方法。
(付記3) 前記コンピュータが、
プロセスばらつき及び電源電圧の複数の条件と、前記各条件での第3遅延値との関係を含むテーブルを作成し、
前記テーブルを参照し、前記第1遅延値と前記第3遅延値とを比較して、前記第1遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと前記第2遅延値とに基づいて、前記チップ電源電圧を設定する、
ことを特徴とする付記1に記載の電源電圧設定方法。
前記テーブルを参照し、抽出した前記プロセスばらつきで、前記第2遅延値が得られる前記条件内の前記電源電圧を抽出し、
抽出した前記電源電圧を、前記チップ電源電圧に設定する、
ことを特徴とする付記3に記載の電源電圧設定方法。
前記モニタ回路の前記各条件でのシミュレーションによってそれぞれ取得されるゲート遅延及び配線遅延を前記条件ごとに前記比率に基づき合成して前記第3遅延値を生成する、
ことを特徴とする付記3又は4に記載の電源電圧設定方法。
前記第1遅延値及び前記第2遅延値の生成に用いるゲート遅延を測定するゲート遅延モニタと、
前記第1遅延値及び前記第2遅延値の生成に用いる配線遅延を測定する配線遅延モニタと、
を含み、
前記配線遅延モニタは、
配線遅延が支配的となるように論理ゲート及び配線が設けられ、ゲート遅延及び配線遅延を出力する第1回路と、ゲート遅延のみを出力する第2回路とを備え、
前記第1回路の出力から前記第2回路の出力を減算することによって、前記第1遅延値及び前記第2遅延値の生成に用いる配線遅延を測定する、
ことを特徴とする付記1乃至5のいずれかに記載の電源電圧設定方法。
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路についての前記第1電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第2遅延値を生成し、
前記第1遅延値及び前記第2遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。
(付記9) 前記コンピュータに、
プロセスばらつき及び電源電圧の複数の条件と、前記各条件での第3遅延値との関係を含むテーブルを作成し、
前記テーブルを参照し、前記第1遅延値と前記第3遅延値とを比較して、前記第1遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと前記第2遅延値とに基づいて、前記チップ電源電圧を設定する、
処理を実行させることを特徴とする付記7に記載の電源電圧設定プログラム。
前記テーブルを参照し、抽出した前記プロセスばらつきで、前記第2遅延値が得られる前記条件内の前記電源電圧を抽出し、
抽出した前記電源電圧を、前記チップ電源電圧に設定する、
ことを特徴とする付記9に記載の電源電圧設定プログラム。
前記モニタ回路の前記各条件でのシミュレーションによってそれぞれ取得されるゲート遅延及び配線遅延を前記条件ごとに前記比率に基づき合成して前記第3遅延値を生成する、
ことを特徴とする付記9又は10に記載の電源電圧設定プログラム。
前記チップに設けられたモニタ回路について第1電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成する第1生成部と、
前記モニタ回路についての前記第1電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第2遅延値を生成する第2生成部と、
前記第1遅延値及び前記第2遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する設定部と、
を含むことを特徴とする電源電圧設定装置。
11 ゲート遅延モニタ
11a,12a,12b,101 リング発振回路
12 配線遅延モニタ
20 レイアウトデータ
21 クリティカルパス
30,30a,110 変換テーブル
50 電源電圧設定装置
51 遅延解析部
51a 遅延解析結果
52 遅延比生成部
53 遅延比格納部
53a 遅延比抽出部
54 実測遅延格納部
55 第1遅延値生成部
56 モニタ回路シミュレーション部
57 第2遅延値生成部
59 チップ電源電圧設定部
201 CPU
202 RAM
203 HDD
204 グラフィック処理装置
205 入力インタフェース
206 光学ドライブ装置
207 通信インタフェース
208 バス
210 ネットワーク
221 モニタ
222 キーボード
223 マウス
224 光ディスク
Claims (6)
- コンピュータが、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路について、複数のプロセスばらつき、及び、前記第1電源電圧を含む複数の電源電圧の条件で実行されるシミュレーションの結果に基づき、前記各条件の、前記プロセスばらつきと、前記電源電圧と、前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した第2遅延値との関係を含むテーブルを生成し、
前記テーブルと前記第1遅延値とに基づいて、前記チップに適用するチップ電源電圧を設定する、
ことを特徴とする電源電圧設定方法。 - コンピュータが、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路についての前記第1電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第2遅延値を生成し、
前記第1遅延値と前記第2遅延値とを比較した結果に基づいて、前記第1遅延値と前記第2遅延値との関係により予め設定された電源電圧値を特定し、
特定された前記電源電圧値を、前記チップに適用するチップ電源電圧として設定する、
ことを特徴とする電源電圧設定方法。 - 前記コンピュータが、
前記テーブルを参照し、前記第1遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと、前記第1電源電圧の前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した前記第2遅延値とに基づいて、前記テーブルから電源電圧値を抽出し
抽出された前記電源電圧値を、前記チップ電源電圧として設定する、
ことを特徴とする請求項1に記載の電源電圧設定方法。 - 前記モニタ回路は、
前記第1遅延値及び前記第2遅延値の生成に用いるゲート遅延を測定するゲート遅延モニタと、
前記第1遅延値及び前記第2遅延値の生成に用いる配線遅延を測定する配線遅延モニタと、
を含み、
前記配線遅延モニタは、
論理ゲート及び配線が設けられ、配線遅延が支配的な遅延値を有する第1回路と、ゲート遅延に基づく遅延値を有する第2回路とを備え、
前記第1回路の遅延値から前記第2回路の遅延値を減算することによって、前記第1遅延値及び前記第2遅延値の生成に用いる配線遅延を測定する、
ことを特徴とする請求項1乃至3のいずれかに記載の電源電圧設定方法。 - コンピュータに、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路について、複数のプロセスばらつき、及び、前記第1電源電圧を含む複数の電源電圧の条件で実行されるシミュレーションの結果に基づき、前記各条件の、前記プロセスばらつきと、前記電源電圧と、前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した第2遅延値との関係を含むテーブルを生成し、
前記テーブルと前記第1遅延値とに基づいて、前記チップに適用するチップ電源電圧を設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。 - コンピュータに、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第1電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第1遅延値を生成し、
前記モニタ回路についての前記第1電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第2遅延値を生成し、
前記第1遅延値と前記第2遅延値とを比較した結果に基づいて、前記第1遅延値と前記第2遅延値との関係により予め設定された電源電圧値を特定し、
特定された前記電源電圧値を、前記チップに適用するチップ電源電圧として設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011171849A JP5799645B2 (ja) | 2011-08-05 | 2011-08-05 | 電源電圧設定方法及び電源電圧設定プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011171849A JP5799645B2 (ja) | 2011-08-05 | 2011-08-05 | 電源電圧設定方法及び電源電圧設定プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013037472A JP2013037472A (ja) | 2013-02-21 |
JP5799645B2 true JP5799645B2 (ja) | 2015-10-28 |
Family
ID=47887049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011171849A Expired - Fee Related JP5799645B2 (ja) | 2011-08-05 | 2011-08-05 | 電源電圧設定方法及び電源電圧設定プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5799645B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017027413A (ja) | 2015-07-23 | 2017-02-02 | 富士通株式会社 | プログラマブルロジックデバイス設計装置及びその方法 |
JP6835573B2 (ja) | 2016-12-27 | 2021-02-24 | 日本電気株式会社 | 電圧調整回路、及び電圧調整方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7417482B2 (en) * | 2005-10-31 | 2008-08-26 | Qualcomm Incorporated | Adaptive voltage scaling for an electronics device |
JP5190767B2 (ja) * | 2008-02-12 | 2013-04-24 | 日本電気株式会社 | モニタ回路およびリソース制御方法 |
JP2010123807A (ja) * | 2008-11-20 | 2010-06-03 | Yaskawa Electric Corp | 半導体集積回路および電源電圧制御方式 |
-
2011
- 2011-08-05 JP JP2011171849A patent/JP5799645B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013037472A (ja) | 2013-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10380299B2 (en) | Clock tree synthesis graphical user interface | |
US9152742B1 (en) | Multi-phase models for timing closure of integrated circuit designs | |
US20090199143A1 (en) | Clock tree synthesis graphical user interface | |
US7299438B2 (en) | Method and apparatus for verifying semiconductor integrated circuits | |
US8255850B2 (en) | Fabricating IC with NBTI path delay within timing constraints | |
US20120329266A1 (en) | Layout method and method of manufacturing semiconductor device | |
US10318684B2 (en) | Network flow based framework for clock tree optimization | |
KR102416490B1 (ko) | 와이어의 공정 변이를 고려한 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템 | |
JP4946573B2 (ja) | デカップリングセル配置方法及びデカップリングセル配置装置 | |
JP5029096B2 (ja) | 電源ノイズモデル生成方法及び電源ノイズモデル生成装置 | |
JP5785725B2 (ja) | 電力見積装置、電力見積方法及びプログラム | |
JP2008041097A (ja) | ゲートレベルでの動的シミュレーション方法及び装置 | |
JP5799645B2 (ja) | 電源電圧設定方法及び電源電圧設定プログラム | |
US7945882B2 (en) | Asynchronous circuit logical verification method, logical verification apparatus, and computer readable storage medium | |
TW201935289A (zh) | 用於單元交換的方法 | |
US20140282333A1 (en) | Design support apparatus and design support method | |
US9721051B2 (en) | Reducing clock skew in synthesized modules | |
JP5146369B2 (ja) | 回路設計プログラム、回路設計方法および回路設計装置 | |
JP2006338090A (ja) | 半導体集積回路の設計方法および設計装置 | |
JP6645114B2 (ja) | 設計支援プログラム、情報処理装置、および設計支援方法 | |
JP6428207B2 (ja) | 設計方法、設計装置及びプログラム | |
JP2013210777A (ja) | 電力見積り装置、電力見積り方法およびプログラム | |
JP5668457B2 (ja) | 回路設計方法、プログラム及び半導体集積回路 | |
JP6317603B2 (ja) | 情報処理装置、情報処理装置の制御方法及びプログラム | |
US20150205898A1 (en) | Design method and design apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140501 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150324 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150521 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150611 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150728 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150810 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5799645 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |