JP5190767B2 - モニタ回路およびリソース制御方法 - Google Patents
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Description
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図4は、本発明の第1実施形態の半導体集積回路10の構成を例示するブロック図である。第1実施形態の半導体集積回路10は、モニタ回路1と、電源電圧設定テーブル3を有する記憶部2と、機能ブロック40とを含んでいる。以下の実施形態では、モニタ回路1が、機能ブロック40に供給する電源電圧を制御する場合を例示する。機能ブロック40は複数のユニット(第1ユニット40a、第2ユニット40b、第3ユニット40c第4ユニット40d)を備えている。モニタ回路1は、各ユニット供給する電源電圧値を決定している。
以下に、本発明の第2実施形態について説明する。図7は、第2実施形態の半導体集積回路10におけるモニタ回路1の構成を例示するブロック図である。上述の第1実施形態では、モニタ回路1には、複数のPMOSトランジスタを有するリーク電流源31と、NMOSトランジスタで構成された制御トランジスタ32とを備えていた。第2実施形態のモニタ回路1は、複数のNMOSトランジスタを有する電流源46と、PMOSトランジスタで構成された制御トランジスタ47とを含んでいる。また、第2実施形態のカウンタ制御回路4は、第3インバータ43と、第4インバータ44と、第5インバータ45とを備えている。
以下に、本発明の第3実施形態について説明を行う。図9は、第3実施形態のモニタ回路1の構成を例示するブロック図である。第3実施形態のモニタ回路1は、リーク電流源31と容量34との間に配線49を備えている。
以下に、図面を参照して、本発明を実施するための第4の形態について説明を行う。図11は、第4実施形態のモニタ回路1の構成を例示する回路図である。第4実施形態のモニタ回路1は、電源線30に接続される複数のPMOSトランジスタを有するリーク電流源51と、その複数のPMOSトランジスタのON/OFFの切り替えを行うための制御信号CTLを受ける制御信号供給端子53と、リーク電流監視ユニット52とを含んでいる。
以下に、図面を参照して本発明を実施するための第5の形態について説明を行う。図12は、第5実施形態のモニタ回路1の構成を例示する回路図である。第5実施形態のモニタ回路1は、スイッチ群63とリーク電流源62を有するリーク電流供給ユニット61と、データ信号DATAを受けるデータ供給端子64と、遅延回路65と、第1フリップフロップ66と、第2フリップフロップ67と、EXOR回路68とを含んでいる。
2…記憶部
3…電源電圧設定テーブル
4…カウンタ制御回路
5…カウンタ値
6…電源電圧
10…半導体集積回路
30…電源線
31…リーク電流源
32…制御トランジスタ
33…クロック発生回路
34…容量
35…第1インバータ
36…第2インバータ
37…カウンタ
38…カウンタ値
39…制御回路
40…機能ブロック
40a…第1ユニット
40b…第2ユニット
40c…第3ユニット
40d…第4ユニット
41…分周器
42…接地線
43…第3インバータ
44…第4インバータ
45…第5インバータ
46…電流源
47…制御トランジスタ
48…分周器
49…配線
51…リーク電流源
52…リーク電流監視ユニット
53…制御信号供給端子
54…インバータ
55…第1NMOSトランジスタ
56…第1キャパシタ
57…第2NMOSトランジスタ
58…第2キャパシタ
61…リーク電流供給ユニット
62…リーク電流源
63…スイッチ群
64…データ供給端子
65…遅延回路
66…第1フリップフロップ
67…第2フリップフロップ
68…EXOR回路
CLK…制御用クロック
N1…ノード
CTL…制御信号
CTLB…反転制御信号
DATA…データ信号
CAR…桁上げ信号
Claims (18)
- 機能ブロックに供給するリソースを制御する制御回路と、
電流源に接続され、前記電流源から供給される電流を監視し、前記電流の値に応じた信号を出力する電流監視部と
クロック信号に応答してカウント動作を開始し、前記電流監視部から出力される信号に基づいて前記カウント動作を停止するカウンタと、
を具備し、
前記カウンタは、
前記カウント動作を開始した時刻から前記カウント動作を停止した時刻までに計測されたカウンタ値を出力し、
前記制御回路は、
前記カウンタから出力される前記カウンタ値に基づいて、前記リソースを制御し、
前記電流源は、
外部から供給される制御信号に応答して前記電流の供給を禁止し、
前記電流監視部は、
前記電流源に接続され、前記制御信号に応答して前記電流源から供給される電流を蓄積する第1キャパシタと、
前記電流源に接続され、前記制御信号を反転した反転制御信号に応答して前記電流源から供給される電流を蓄積する第2キャパシタと、
前記制御信号に応答して前記第1キャパシタと前記電流源との接続を遮断する第1スイッチと、
前記反転制御信号に応答して前記第2キャパシタと前記電流源との接続を遮断する第2スイッチと、
クロック信号に応答して、前記電流監視部に、前記電流源から出力される前記電流の供給を開始するスイッチと、
前記電流監視部から供給される電圧に応答して前記カウント動作を停止させるカウンタ制御回路と
を具備し、
前記カウンタは、
前記カウント動作を開始した時刻から前記カウント動作を停止した時刻までに計測されたカウンタ値を出力し、
前記制御回路は、
前記カウンタから出力される前記カウンタ値に基づいて、前記リソースを制御する
モニタ回路。 - 請求項1に記載のモニタ回路において、
前記電流監視部は、
前記電流源に接続され、前記電流源から供給される電流に応答して電荷を蓄積するキャパシタと、
前記クロック信号に応答して、前記キャパシタに、前記電流源から出力される前記電流の供給を開始するスイッチと、
前記キャパシタから供給される電圧に応答して前記カウント動作を停止させるカウンタ制御回路と
を具備し、
前記カウンタは、
前記カウント動作を開始した時刻から前記カウント動作を停止した時刻までに計測されたカウンタ値を出力し、
前記制御回路は、
前記カウンタから出力される前記カウンタ値に基づいて、前記リソースを制御する
モニタ回路。 - 請求項2に記載のモニタ回路において、
前記キャパシタは、
接続ノードを介して前記電流源に接続され、
前記スイッチは、
前記クロック信号に応答して、前記接続ノードと放電経路との接続を遮断して、前記キャパシタへの前記電流の供給を開始し、
前記クロック信号が停止したときに、前記接続ノードと前記放電経路とを接続して前記キャパシタの前記電荷を放電する
モニタ回路。 - 請求項3に記載のモニタ回路において、
前記カウンタ制御回路は、
前記接続ノードに接続される入力端を有するインバータを含み、
前記インバータは、
前記入力端に印加される電圧に基づいて前記キャパシタの充電状態を監視し、
前記充電状態に基づいて、前記カウント動作を停止させる
モニタ回路。 - 請求項4に記載のモニタ回路において、
前記インバータは、
前記入力端に印加される電圧が、しきい値電圧を跨いで変化したときに前記カウント動作を停止させる
モニタ回路。 - 請求項1から5の何れか1項に記載のモニタ回路において、さらに、
前記カウンタ値と前記リソースとの対応を示すテーブルを備え、
前記制御回路は、
前記カウンタ値に基づいて、前記テーブルを参照して前記リソースを制御する
モニタ回路。 - 請求項1に記載のモニタ回路において、
前記電流源は、
前記カウンタ値に基づいて、前記電流の供給を可変にし、
前記電流監視部は、
前記電流源から供給される電流に応じて動作し、データ信号を遅延させた遅延データ信号を生成する遅延回路と、
前記データ信号を保持する第1記憶回路と、
前記遅延データ信号を保持する第2記憶回路と、
前記第1記憶回路の出力と前記第2記憶回路の出力に対する不一致検出を行う論理回路と
を含み、
前記論理回路は、
前記第1記憶回路の出力と前記第2記憶回路の出力の不一致を検出すると、桁上げ信号を出力し、
前記制御回路は、
前記カウンタ値と、前記桁上げ信号に基づいて、前記リソースを制御する
モニタ回路。 - 請求項1から7のいずれか1項に記載のモニタ回路において、
前記電流源は、MOSトランジスタを含み、
前記MOSトランジスタは、
前記機能ブロックを構成する半導体素子のプロセス水準と同様のプロセス水準で構成され、動作していないときに流れるリーク電流を前記電流として前記キャパシタに供給する
モニタ回路。 - 請求項1から8の何れか1項に記載のモニタ回路において、さらに、
前記電流源と前記キャパシタとの間に備えられた配線を含み、
前記配線は、前記機能ブロックを構成する半導体素子のプロセス水準を同様のプロセス水準を有する
モニタ回路。 - 請求項1から9の何れか1項に記載のモニタ回路において、
前記リソースは、
電源電圧またはクロック周波数の少なくとも一方である
モニタ回路。 - 電流源から供給される電流を監視し、前記電流の値に応じた信号を出力する電流監視ステップと、
クロック信号に応答してカウント動作を開始し、前記電流監視部から出力される信号に基づいて前記カウント動作を停止し、前記カウント動作を開始した時刻から前記カウント動作を停止した時刻までに計測されたカウンタ値を出力する計測ステップと、
前記カウンタから出力される前記カウンタ値に基づいて、機能ブロックに供給するリソースを制御するリソース制御ステップと、
外部から供給される制御信号に応答して前記電流の供給を禁止する供給禁止ステップを具備し、
前記電流監視ステップは、
前記制御信号に応答して前記電流源から供給される電流に基づいてして第1キャパシタに電荷を蓄積する第1蓄積ステップと、
前記電流源に接続され、前記制御信号を反転した反転制御信号に応答して前記電流源から供給される電流に基づいてして第2キャパシタに電荷を蓄積する第2蓄積ステップと、
前記制御信号に応答して前記第1キャパシタと前記電流源との接続を遮断する第1遮断ステップと、
前記反転制御信号に応答して前記第2キャパシタと前記電流源との接続を遮断する第2遮断ステップと、
クロック信号に応答して、前記電流監視部に、前記電流源から出力される前記電流の供給を開始する電流供給開始ステップと、
前記電流監視部から供給される電圧に応答して前記カウント動作を停止させるカウント制御ステップと
を具備する
リソース制御方法。 - 請求項11に記載のリソース制御方法において、
前記計測ステップは、
前記クロック信号に応答して、電流源から出力される電流をキャパシタに供給する供給ステップと、
前記クロック信号に応答してカウント動作を開始するカウント開始ステップと、
前記キャパシタの充電状態に基づいて、前記カウント動作を停止するカウント終了ステップと
を具備する
リソース制御方法。 - 請求項12に記載のリソース制御方法において、さらに、
前記クロック信号が停止したときに、前記キャパシタと前記電流源との間の接続ノードと放電経路とを接続して前記キャパシタの前記電荷を放電するステップを含み、
前記供給ステップは、
前記クロック信号に応答して、前記接続ノードと前記放電経路との接続を遮断して、前記電流を前記キャパシタに供給するステップを含む
リソース制御方法。 - 請求項13に記載のリソース制御方法において、
前記カウント終了ステップは、
前記接続ノードの電圧がしきい値電圧をまたいで変動したときに、前記カウント動作を停止するステップを含む
リソース制御方法。 - 請求項14に記載のリソース制御方法において、さらに、
前記カウンタ値と前記リソースとの対応を示すテーブルを読み出すステップを備え、
前記リソース制御ステップは、
前記カウンタ値に基づいて、前記テーブルを参照して前記リソースを制御するステップを含む
リソース制御方法。 - 請求項11に記載のリソース制御方法において、さらに、
前記カウンタ値に基づいて、前記電流の供給を可変にする電流変更ステップを含み、
前記電流監視ステップは、
前記電流源から供給される電流に応じて動作する遅延回路によって、データ信号を遅延させた遅延データ信号を生成する遅延データ生成ステップと、
前記データ信号を保持する第1記憶回路から前記データ信号を読み出すデータ信号読み出しステップと、
前記遅延データ信号を保持する第2記憶回路から前記遅延データ信号を読み出す遅延データ信号読み出しステップと、
前記第1記憶回路の出力と前記第2記憶回路の出力に対する不一致検出を行う不一致検出ステップと
を具備し、
前記不一致検出ステップは、
前記第1記憶回路の出力と前記第2記憶回路の出力との不一致を検出したときに、桁上げ信号を出力する桁上げ信号出力ステップを含み、
前記リソース制御ステップは、
前記カウンタ値と、前記桁上げ信号に基づいて、前記リソースを制御する
リソース制御方法。 - 請求項11から16のいずれか1項に記載のリソース制御方法において、
前記電流源は、前記機能ブロックを構成する半導体素子のプロセス水準と同様のプロセス水準で構成されたMOSトランジスタを含み、
前記供給ステップは、
前記MOSトランジスタが動作していないときに流れるリーク電流を、前記電流として前記キャパシタに供給するステップを含む
リソース制御方法。 - 請求項11から17のいずれか1項に記載のリソース制御方法において、
前記リソースは、
電源電圧またはクロック周波数の少なくとも一方である
リソース制御方法。
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