JP6703398B2 - 半導体装置 - Google Patents

Description

本開示は半導体装置に関し、例えば劣化ストレス検知機能を備える半導体装置に適用可能である。

特開２００４−２６６２４３号公報（特許文献１）には、「第１の試験構造は、ホットキャリア劣化を監視する。この回路は、２つのリング発振器からなり、１つはそのトランジスタがホットキャリア効果を受け（劣化リング発振器）、１つはホットキャリア効果を受けない（非劣化リング発振器）。最初のうちは、両方のリング発振器は、それぞれ固定された周波数を有する。この２つの周波数は、同一である必要はない。劣化リング発振器は、バイナリ・カウンタの入力に適用される。非劣化リング発振器周波数は、低い周波数に分割される。この分割された周波数は、１つの状態で、バイナリ・カウンタをオンにゲート制御し、他の状態で、そのカウンタをリセットする。製造直後には、バイナリ・カウンタは、各ゲートサイクル中に、有限のカウント数「ｉ」を検知することになる。劣化リング発振器周波数が、ホットキャリア効果のために低下すると、バイナリ・カウンタは、ある時点で適用されるパルスが減少するのを検知し、その結果としてカウントは、「ｊ」（ｊ＜ｉ）となる。設計者は、劣化が信頼性問題となるような差（ｉ−ｊ）を決定し、（ｉ−ｊ）がある予め定められた限界を超えると、回路は、その後、寿命末期信号を生成することになる。」ことが開示されている。

特開２０１１−２２７７５６号公報（特許文献２）には、「端末装置は、装置温度を検出し、検出した温度に応じて重み付けしたストレス加速時間をストレスカウント値として積算し、ストレスカウント値が設定された値以上になったときに割り込み信号を出力する高温検出カウンタ回路と、装置の動作を制御するＣＰＵとを備え、ＣＰＵが高温検出カウンタ回路からの割り込み信号を累積カウントした累積ストレス加速時間と、タイマ回路からのシステム時間との合計値が、設定されたストレス管理時間を超えた場合に不揮発性メモリに再書き込みを行う。」ことが開示されている。

特開２００４−２６６２４３号公報 特開２０１１−２２７７５６号公報

本開示の課題は、半導体装置が受けた電源電圧や環境温度の劣化ストレス累積値に基づいて摩耗故障を予測することが可能な半導体装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、複数段のインバータを有するリングオシレータと、前記リングオシレータの発振周波数の電圧依存性および温度依存性を強調する制御回路、または、電圧依存性は強調しないで温度依存性を強調する制御回路と、を備える。

上記半導体装置によれば、劣化ストレス累積値に基づいて摩耗故障を予測することが可能である。

実施形態に係る半導体装置を説明するための図 図１のリングオシレータの構成を説明するためのブロック図 図２Ａのリングオシレータの一例を説明するためのブロック図 図２Ａのリングオシレータの他の例を説明するためのブロック図 図２Ｂのリングオシレータの具体例を説明するための回路図 図３の電流源制御回路の第１の構成例を示す回路図 図３の電流源制御回路の第２の構成例を示す回路図 図３の電流源制御回路の第３の構成例を示す回路図 図４の回路構成による電圧依存性強調の原理を説明するための図 図４の回路構成による電圧依存性強調の原理を説明するための図 図４の回路構成による電圧依存性強調の原理を説明するための図 図４の回路構成による温度依存性強調の原理を説明するための図 図４の回路構成による温度依存性強調の原理を説明するための図 図３の電流源制御回路の第４の構成例を示す回路図 図９の電圧生成回路の第１の構成例を示すブロック図 図１０の電圧生成回路の温度特性を示す図 図３の電流源制御回路の第５の構成例を示す回路図 図３の電流源制御回路の第６の構成例を示す回路図 図１３の電流源制御回路を用いたリングオシレータを示す回路図 図１４Ａのリングオシレータの発振周波数の電圧依存性を示す図 図１４Ａのリングオシレータの発振周波数の温度依存性を示す図 比較例に係るリングオシレータの構成を示す回路図 図１４Ａのリングオシレータと図１５Ａのリングオシレータとの発振周波数の電圧依存性を示す図 図１４Ａのリングオシレータと図１５Ａのリングオシレータとの発振周波数の温度依存性を示す図 図２Ｃのリングオシレータの具体例を説明するための回路図 図１６Ａのリングオシレータの発振周波数の電圧依存性を示す図 図１６Ａのリングオシレータの発振周波数の温度依存性を示す図 一般的な温度センサの温度特性を示す図 リーク電流の温度特性を示す図 図１の累積劣化ストレス量保持回路の一例を示すブロック図 ｐ乗近似の精度を示す図 カウンタ回路の構成例を示すブロック図 ２乗近似計算回路と２乗値累積カウンタの構成例を示すブロック図 クライテリアの設定方法を示すフローチャート 応用例１に係るマイクロコントローラの構成を示すブロック図 応用例２に係る半導体装置を示すブロック図 応用例３に係るシステムを示すブロック図

半導体装置は長年に渡って使用を続けると摩耗故障に至る。使用期間に継続的に劣化ストレスを受け、その累積量が一定値に達すると所定の確率で故障が発生する。故障に至るまでの寿命は電源電圧や環境温度に依存する。発明者らは摩耗故障現象を直接捉えるのではなく、半導体装置が受けた電源電圧や環境温度の劣化ストレス累積値に基づいて摩耗故障を予測することを検討した。

参考文献に記載されるように、デバイスのゲート酸化物の時間依存誘電破壊（Time-Dependent Dielectric Breakdown、以下、gate−ＴＤＤＢという。）や負バイアス温度不安定性（Negative Bias Temperature Instability、以下、ＮＢＴＩという。）などの摩耗故障因子では、寿命が、例えば、電圧の−ｎ乗（Ｖ^−ｎ）（power-law model）、または指数の逆数（exp（-Ｂ＊Ｖ））（V model）に依存し、同時に温度の逆数の指数（exp（Ｅａ／ｋＴ））に依存する。エレクトロマイグレーションやストレスマイグレーションの摩耗故障因子では、寿命が温度の逆数の指数（exp（Ｅａ／ｋＴ））に依存し、電圧依存性は小さい。ここで、ｎ、Ｂ、Ｅａは摩耗故障因子特有の係数、ｋはボルツマン定数である。参考文献はその内容を参照することにより本出願に取り込む。
［参考文献］“Failure Mechanisms and Models for Semiconductor Devices” JEDEC publication No. 122E, http://web.cecs.pdx.edu/〜cgshirl/Documents/jep122E.pdf
ストレス量は、下記式（１）（２）に示すように、寿命の逆数で表現できる。
gate−ＴＤＤＢ、ＮＢＴＩの場合：
１／τ（Ｔ,Ｖ）∝１／（Ｖ^−ｎ ｘ exp（Ｅａ／ｋＴ））＝Ｖ^ｎ ｘ exp（−Ｅａ／ｋＴ） （１）
ここで、τ（Ｔ,Ｖ）は温度（Ｔ）, 電圧（Ｖ）の関数で、ＴおよびＶに依存する摩耗故障寿命である。

エレクトロマイグレーション、ストレスマイグレーションの場合：
１／τ（Ｔ）∝１／（exp（Ｅａ／ｋＴ））＝exp（−Ｅａ／ｋＴ） （２）
ここで、τ（Ｔ）は温度（Ｔ）の関数で、Ｔに依存する摩耗故障寿命である。

１２５℃での単位時間のストレス量を１とした場合、温度依存性係数（Ｅａ）を例えば１ｅＶとすると、ストレス量は１４０℃では約３倍（寿命は１／３）、１５０℃では約５．５倍（寿命は１／５．５）となる。ストレス量は１２５℃より低い温度、例えば、１１０℃では約０．３倍（寿命は３．３倍）、１００℃では約０．１５倍（寿命は６．７）に減少する。

このようにストレス量の温度依存性は極めて大きいので、特許文献２に示された温度しきい値の異なる複数の温度センサを用いる方法では、誤差が大きすぎるか、あるいは、必要な温度センサの数が膨大となってしまう。発明者らは温度センサが示す温度情報をＣＰＵが式（１）（２）に従ってストレス量に演算変換する方法も考えたが、ＣＰＵは定常的な処理が必要であり、ＣＰＵの本来のタスクを妨げてしまう。

さらに、半導体装置ではリーク電力を削減するため、複数の電源島に分割して使用していない領域の電源をカットすることが行われる。ＣＰＵが電源カットされた状態にある時、他の稼働領域のストレス量を計測することができない。

さらに別の課題として、gate−ＴＤＤＢ、ＮＢＴＩなどの摩耗故障因子では温度と電圧との両方が複合的にストレス量を決める因子である。

以下、実施形態、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

＜実施形態＞
図１は実施形態に係る半導体装置を説明するための図である。実施形態に係る半導体装置１は累積劣化ストレス検出回路１０を備える。累積劣化ストレス検出回路１０は、リングオシレータ１１と、その出力から得られる累積劣化ストレスカウント値を保持する回路（累積劣化ストレス量保持回路）１２と、クライテリア（判定基準）のカウント値を保持する回路（クライテリア保持回路）１３と、を有する。累積劣化ストレス検出回路１０は、さらには、この累積劣化ストレスカウント値とクライテリアのカウント値とを比較して、累積ストレスアラームを生成する回路（アラーム生成回路）１４を有する。累積劣化ストレス量保持回路１２は、より具体的には、リングオシレータ１１の発振周波数のｐ乗を定期的に取得して累積する。あるいは、発振カウントをそのまま累積する。累積劣化ストレス量保持回路１２のカウント値が所定値以上に達したらアラーム生成回路１４はアラームを出す。半導体装置１は一つの半導体チップ（半導体基板）で形成される必要はない。リングオシレータ１１と累積劣化ストレス量保持回路１２とは一つの半導体チップで形成されるのが好ましい。

図２Ａは、図１のリングオシレータの構成を説明するためのブロック図である。リングオシレータ１１はリングオシレータＲＯに対してＶ依存性とＴ依存性、あるいは、Ｔ依存性のみを強調する制御回路ＣＮが付加されている。リングオシレータ１１は、摩耗故障因子の寿命（τ（Ｔ,Ｖ）、またはτ（Ｔ））の逆数にその発振周波数のｐ乗がほぼ比例する。リングオシレータ１１の発振周波数（Ｆ（Ｔ，Ｖ））が電圧の累乗（Ｖ^ｍ０）（または指数exp（Ｂ０＊Ｖ））と、温度逆数の指数（exp（−Ｅａ０／ｋＴ））とに比例し、そのｐ乗が摩耗故障因子のストレス量の電圧、温度依存性にほぼ比例する。すなわち、摩耗故障因子の寿命の逆数が電圧の累乗（Ｖ^ｎ）と、温度逆数の指数（exp（−Ｅａ／ｋＴ））とに比例するとき、ｎ≒ｍ０＊ｐ、Ｅａ≒Ｅａ０＊ｐと近似できる。よって、Ｆ（Ｔ，Ｖ）はＴ、Ｖの関数であり、下記の式（３）の関係を満たし、Ｔ、Ｖに大きく依存する。
{Ｆ（Ｔ，Ｖ）}^ｐ∝１／τ（Ｔ,Ｖ） （３）
あるいは、リングオシレータ１１の発振周波数（Ｆ（Ｔ））は、温度逆数の指数（exp（−Ｅａ／ｋＴ））に比例し、そのｐ乗が摩耗故障因子のストレス量の温度依存性にほぼ比例する。よって、Ｆ（Ｔ）はＴの関数であり、下記の式（４）の関係を満たし、Ｔに大きく依存する。
{Ｆ（Ｔ）}^ｐ∝１／τ（Ｔ） （４）
リングオシレータ１１は式（３）または式（４）の特性を有する。

実施形態のリングオシレータによれば、その発振周波数が大きな電圧、温度依存性を有する摩耗故障のストレス量に強く相関するようになるので、その発振周波数に基づいて本実施形態のリングオシレータが搭載された半導体装置が経験した累積ストレス量を簡単に知ることができるようになる。そして、半導体装置のストレス環境最適化や故障の事前予測に役立てることができるので、高信頼で安心できるシステムが得られる効果がある。

実施形態によれば、上記式（３）の特性を有するリングオシレータを用いるとＴＤＤＢ、ＮＢＴＩ摩耗故障因子による摩耗故障を検出することができ、上記式（４）の特性を有するリングオシレータを用いるとエレクトロマイグレーションやストレスマイグレーション摩耗故障因子による摩耗故障を検出することができる。また、リングオシレータの発振周波数のｐ乗の簡単な演算処理で、半導体装置の受けた累積劣化ストレス量を計測することができる。ｐ乗の演算処理については、ＣＰＵを用いない簡単な回路で実現することができる。この場合は、ｐは１桁の自然数で、４以下であるのが好ましい。あるいは、ｐ＝１の場合には、リングオシレータの出力を単純に累積していけばよい。この累積劣化ストレス量に基づいて、半導体装置の摩耗故障予測とそれに基づく事前処置を行うことができるので、高信頼で安心できるシステムが得られる。

＜累積劣化ストレス検出回路＞
累積劣化ストレス検出回路を要素ごとに以下説明する。

（リングオシレータ）
図２Ｂは図２Ａのリングオシレータの一例を説明するためのブロック図である。リングオシレータ１１Ａは、電流源駆動のリングオシレータＲＯＡと電流源制御回路ＣＮＡとを有する。電流源制御回路ＣＮＡは、電流源が大きなＶ依存性とＴ依存性を持つようにリングオシレータＲＯＡを制御する。さらに具体的な回路例は、後に、図３〜６、９〜１４Ａに示される。

図２Ｃは図２Ａのリングオシレータの他の例を説明するためのブロック図である。リングオシレータ１１Ｂは、大きなＴ依存性のみを有する特殊な遅延回路ＤＬが、通常のインバータ遅延段ＩＮＤに挿入されてリングオシレータを構成する。さらに具体的な回路例は、後に、図１６Ａに示される。

図３は図２Ｂのリングオシレータの構成を示す回路図である。リングオシレータ１１Ａの発振周波数のｐ乗は摩耗故障因子の寿命（τ（Ｔ,Ｖ））の逆数にほぼ比例する。ｐは一桁の自然数であり、４以下が望ましい。この構成例では、電流源で駆動される６個のインバータＩＮＶ１〜ＩＮＶ６と１つのＮＡＮＤゲートＮＡとのループ経路が、ＮＡＮＤゲートＮＡの一つの入力端子に印加される信号（enable）をHighとすることで発振する。電流源駆動のインバータＩＮＶ１〜ＩＮＶ６は、それぞれ電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮとＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮとを備える。電流源ＰＭＯＳトランジスタＡＰのソースは電源電位（Ｖｄ）が供給される電源線１１１に接続され、電流源ＮＭＯＳトランジスタＡＮのソースは基準電位（Ｖｓ）が供給される基準線１１２に接続される。ここで、Ｖｓ＝０Ｖとすると、電源線１１１と基準線との間の電位差（電圧）はＶｄとなる。以下、電圧と表記する場合は基準線１１２の電位（Ｖｓ＝０Ｖ）との電位差である。電流源駆動のインバータＩＮＶ１〜ＩＮＶ６は、次段をLowからHighに駆動する場合には、電流源ＰＭＯＳトランジスタＡＰの駆動電流にほぼ比例して信号遷移時間が決まる。次段をHighからLowに駆動する場合は、電流源ＮＭＯＳトランジスタＡＮの駆動電流にほぼ比例して信号遷移時間が決まる。電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮとに挟まれ、そのゲートが共通なＰＭＯＳトランジスタＭＰとＮＭＯＳトランジスタＭＮは、電流源ＰＭＯＳトランジスタＡＰと電流源ＮＭＯＳトランジスタＡＮのいずれかを、発振過渡状態に応じて選択するスイッチの働きをする。電流源ＰＭＯＳトランジスタＡＰのゲート電圧（Ｖｐ）と電流源ＮＭＯＳトランジスタＡＮのゲート電圧（Ｖｎ）は、出力Ｆoutの発振周波数のｐ乗が摩耗故障因子の寿命（τ（Ｔ,Ｖ））に比例するＴ、Ｖ依存性を有するように、電流源制御回路ＣＮＡで、それぞれ制御される。

図４は図３の電流源制御回路の第１の構成例を示す図である。図５は図３の電流源制御回路の第２の構成例を示す図である。図６は図３の電流源制御回路の第３の構成例を示す図である。

図４に示すように、電流源制御回路ＣＮＡ１は電圧生成回路ＣＣ１を備える。電圧生成回路ＣＣ１は、ソースが電源線１１１に接続されダイオード接続されるＰＭＯＳトランジスタＱＰ１と、ＰＭＯＳトランジスタＱＰ１のドレイン（ノードＮ１）と基準線１１２との間に接続される抵抗Ｒ１と、を備える。また、電圧生成回路ＣＣ１は、ソースが基準線１１２に接続されダイオード接続されるＮＭＯＳトランジスタＱＮ１と、ＮＭＯＳトランジスタＱＮ１のドレイン（ノードＮ２）と電源線１１１との間に接続される抵抗Ｒ２と、を備える。ノードＮ１は出力線１１４に接続され、電流源制御回路ＣＮＡ１は電流源ＮＭＯＳトランジスタＡＮのゲートにゲート電圧（Ｖｎ）を供給する。ノードＮ２は出力線１１３に接続され、電流源制御回路ＣＮＡ１は電流源ＰＭＯＳトランジスタＡＰのゲートにゲート電圧（Ｖｐ）を供給する。

図５に示すように、電流源制御回路ＣＮＡ２は電圧生成回路ＣＣ２を備える。電圧生成回路ＣＣ２は電圧生成回路ＣＣ１の抵抗Ｒ１、Ｒ２をそれぞれＮＭＯＳトランジスタＱＮ２、ＱＮ３、ＰＭＯＳトランジスタＱＰ２、ＱＰ３、に置き換えるものである。ＮＭＯＳトランジスタＱＮ２、ＱＮ３は、それぞれ長チャネルのトランジスタであり、それらのゲートに電源電位（Ｖｄ）が供給され、基準線１１２と出力線１１４との間に実効抵抗を構成する。ＰＭＯＳトランジスタＱＰ２、ＱＰ３は、それぞれ長チャネルのトランジスタであり、それらのゲートに電源電位（Ｖｓ）が供給され、電源線１１１と出力線１１３との間に実効抵抗を構成する。

図６に示すように、電流源制御回路ＣＮＡ３は電圧生成回路ＣＣ３を備える。電圧生成回路ＣＣ３は、基準線１１２に一端が接続される抵抗Ｒ３と、電源線１１１に一端が接続される抵抗Ｒ４と、抵抗Ｒ３の他端（ノードＮ１）と抵抗Ｒ４の他端（ノードＮ２）との間に接続されるＲ５と、を備える。ノードＮ１は出力線１１４に接続され、電流源制御回路ＣＮＡ３は電流源ＮＭＯＳトランジスタＡＮのゲートにゲート電圧（Ｖｎ）を供給する。ノードＮ２は出力線１１３に接続され、電流源制御回路ＣＮＡ３は電流源ＰＭＯＳトランジスタＡＰのゲートにゲート電圧（Ｖｐ）を供給する。

図７Ａ〜７Ｃは図４の回路構成による電圧（Ｖ）依存強調の原理を説明するための図である。図７Ａは図３および図４の電流源制御回路と電流源ＮＭＯＳトランジスタとを示す回路図である。図７Ｂは図７Ａの電流源制御回路のＶoutとＶｄとの関係を示す図である。図７Ｃは図７Ａの電流源Ｎ型トランジスタのＶinとｉ（MOS）との関係を示す図である。Ｖoutは、図７Ｂに示すように電源電圧（Ｖｄ）をＰＭＯＳトランジスタＱＰ１のダイオードの順方向電圧（ＶＢＥ）相当程度低い電圧にシフトした値となる。このＶoutを電流源ＮＭＯＳトランジスタＡＮのゲート電圧として与えると、電源電圧が例えば０．８Ｖ〜１．２Ｖに変化した時に、Ｖout＝Ｖinは０．２Ｖ〜０．５Ｖ（電源電圧の１／２以下）に変化するので、図７Ｃに示すように電流の電圧依存が強調される。この理由は、ゲート電圧の低い領域では電流の電圧依存性が大きくなるためである。

電流源制御回路と電流源ＰＭＯＳトランジスタとの関係も同様である。Ｖoutは、基準電圧（Ｖｓ）をＮＭＯＳトランジスタＱＮ１のダイオードのＶＢＥ相当程度高い電圧にシフトした値となる。このＶout（電源線圧の１／２以上）を電流源ＰＭＯＳトランジスタＡＰのゲート電圧として与えると、電流の電圧依存が強調される。この理由は、ゲート電圧の高い領域では電流の電圧依存性が大きくなるためである。

図８Ａ、８Ｂは図４の回路構成による温度（Ｔ）依存強調の原理を説明するための図である。図８Ａは図７Ａの電流源電圧生成回路のＶoutとＶｄとの関係を示す図である。図８Ｂは図７Ａの電流源ＮＭＯＳトランジスタのＶinとｉ（MOS）との関係を示す図である。図８Ａに示すようにＶoutは高温、例えば１２５℃よりも、低温、例えば５５℃の方が多少低下する。以下の説明ではこの温度差異は本質的ではない。Ｖoutを電流源ＮＭＯＳトランジスタＡＮのゲート電圧として与えると、例えば、電源電圧が１ＶではＶout＝Ｖin＝０.４Ｖ（電源電圧の１／２以下）なので、図８Ｂに示すように電流の温度依存性が強調される。この理由は、ゲート電圧の低い領域では電流の温度依存性が大きくなるためである。

電流源制御回路と電流源ＰＭＯＳトランジスタとの関係も同様である。Ｖout（電源電圧の１／２以上）を電流源ＰＭＯＳトランジスタＡＰのゲート電圧として与えると、電流の温度依存性が強調される。この理由は、ゲート電圧の高い領域では電流の温度依存性が大きくなるためである。

以上の図３〜６に説明した回路構成例によれば、簡単な構成のリングオシレータで摩耗故障の累積ストレス量を知ることが可能である。

図９は図３の電流源制御回路の第４の構成例を示す図である。電流源制御回路ＣＮＡ４は、リングオシレータＲＯＡの電流源ＰＭＯＳトランジスタＡＰおよびＮＭＯＳトランジスタＡＮを制御する電圧生成回路ＣＣ４と、Ｔ、Ｖ依存二次調整用の電圧生成回路ＣＴ１と、を備える。図５の電圧生成回路ＣＣ２では長チャネルＮＭＯＳトランジスタＱＮ２、ＱＮ３のゲートは電源電位（Ｖｄ）に固定され、またＰＭＯＳトランジスタＱＰ２、ＱＰ３のゲートは基準電位（Ｖｓ）に固定されている。これに対して、図９の第４の構成例の電圧生成回路ＣＣ４ではＴ、Ｖ依存二次調整用の電圧生成回路ＣＴ１の出力線１１５がＰＭＯＳトランジスタＱＰ２、ＱＰ３のゲートに接続され、出力線１１６がＮＭＯＳトランジスタＱＮ２、ＱＮ３のゲートに接続される。これ以外は、電圧生成回路ＣＣ４は電圧生成回路ＣＣ２と同様である。Ｔ、Ｖ依存二次調整用の電圧生成回路ＣＴ１の出力線１１５の電圧（Ｖsmid）および出力線１１６の電圧（Ｖdmid）にＴ、Ｖ依存性を持つ。Ｖsmid、Ｖdmidの変調はそれぞれ長チャネルＰＭＯＳトランジスタＱＰ２、ＱＰ３およびＮＭＯＳトランジスタＱＮ２、ＱＮ３の実効抵抗値を変化させ、その結果、図７Ａ〜８Ｂに説明した電源電圧の低電圧変換の程度を変化させる。Ｖsmid、Ｖdmidの電源電圧（Ｖｄ）、温度（Ｔ）依存性を電圧生成回路ＣＴ１により調整することで、リングオシレータＲＯＡの発振周波数のＶ、Ｔ依存性を所望の状態に二次調整することができる。

図１０は図９のＴ、Ｖ依存二次調整用の電圧生成回路の構成例を示す図である。図１１はＶsmid、Ｖdmidの温度と電圧の関係を示す図である。電圧生成回路ＣＴ１Ａは温度センサＴＳの出力電圧を電位変換回路ＶＣで電位変換することで、図１１に示すように、ＶdmidはＶsmidよりも高く、Ｖdmidは温度が高くなると電圧が高くなる正の温度依存性を持ち、Ｖsmidは温度が高くなると電圧が低くなる負の温度依存性を持つ。

図１２は図３の電流源制御回路の第５の構成例を示す図である。電流源制御回路ＣＮＡ５は、リングオシレータＲＯＡの電流源ＰＭＯＳトランジスタＡＰおよび電流源ＮＭＯＳトランジスタＡＮを制御する電圧生成回路ＣＣ５と、Ｔ、Ｖ依存二次調整用の電圧生成回路ＣＴ２と、を備える。電圧生成回路ＣＣ５は、ダイオード接続されるＰＭＯＳトランジスタＱＰ４、実効抵抗Ｒ６、ダイオード接続されるＮＭＯＳトランジスタＱＮ４で構成される。ＰＭＯＳトランジスタＱＰ４のゲートおよびドレインは出力線１１３にソースは電源線１１１に接続される。ＮＭＯＳトランジスタＱＮ４のゲートおよびドレインは出力線１１４にソースは基準線１１２に接続される。ダイオード接続のＰＭＯＳトランジスタＱＰ４は電源電圧（Ｖｄ）を低い電圧に変換し、ダイオード接続のＮＭＯＳトランジスタＱＮ４は基準電圧（Ｖｓ）を高い電圧に変換し、実効抵抗Ｒ６で変換電圧を調整する。実効抵抗Ｒ６の抵抗値は電圧生成回路ＣＴ２で二次調整する。

電源電圧は低電圧変換されてリングオシレータＲＯＡの電流源ＮＭＯＳトランジスタＡＮのゲートへ供給され、基準電圧は高電圧変換されてリングオシレータＲＯＡの電流源ＰＭＯＳトランジスタＡＰのゲートへ供給されるので、図７Ａ〜８Ｂに説明した原理により、摩耗故障のストレス量に強く相関した、大きな電圧（Ｖ）および温度（Ｔ）依存性の発振周波数を示すリングオシレータが得られる。

図１３は図１２の電流源制御回路の構成例を示す図である。電流源制御回路ＣＮＡ６は、リングオシレータＲＯＡの電流源ＰＭＯＳトランジスタＡＰおよび電流源ＮＭＯＳトランジスタＡＮを制御する電圧生成回路ＣＣ６と、Ｔ、Ｖ依存二次調整用の電圧生成回路ＣＴ２と、を備える。電圧生成回路ＣＣ６は電圧生成回路ＣＣ５の実効抵抗Ｒ６をＮＭＯＳトランジスタＱＮ５とＰＭＯＳトランジスタＱＰ５に置き換えるものである。ＮＭＯＳトランジスタＱＮ５は、長チャネルのトランジスタであり、ゲートにＶdmid6が供給され、実効抵抗を構成する。ＰＭＯＳトランジスタＱＰ５は、長チャネルのトランジスタであり、ゲートにＶsmid6が供給され、実効抵抗を構成する。

電圧生成回路ＣＴ２は電圧生成回路ＣＴ１の抵抗Ｒ１１、Ｒ１２をそれぞれＮＭＯＳトランジスタＱＮ１２、ＰＭＯＳトランジスタＱＰ１２に置き換えるものである。ＮＭＯＳトランジスタＱＮ１２は、長チャネルのトランジスタであり、ゲートに電位（Ｖｍｎ）が供給され、実効抵抗を構成する。ＰＭＯＳトランジスタＱＰ１２は、長チャネルのトランジスタであり、ゲートに電位（Ｖｍｐ）が供給され、実効抵抗を構成する。

ノードＮ１１はＰＭＯＳトランジスタＱＰ５のゲートに接続され、電圧生成回路ＣＴ２はゲート電圧（Ｖsmid6）を供給する。ノードＮ１２はＮＭＯＳトランジスタＱＮ５のゲートに接続され、電圧生成回路ＣＴ２はゲート電圧（Ｖdmid6Ｖsmid）を供給する。

以上の図９〜１３に説明した回路構成によれば、摩耗故障の累積ストレス量をより高精度に知ることが可能である。

図１４Ａは図１３の電流源制御回路を用いたリングオシレータを示す図である。図１４Ｂは図１４Ａのリングオシレータの発振周波数の電圧依存性を示す図である。図１４Ｃは図１４Ａのリングオシレータの発振周波数の温度依存性を示す図である。

図１４Ａに示すように、リングオシレータ１１Ａ６はリングオシレータＲＯＡと電流源制御回路ＣＮＡ６とを備える。

図１４Ｂに示すように、リングオシレータ１１Ａ６の発振周波数（Ｆreq）はＶ^ｍ０に比例する（Ｆreq∝Ｖ^ｍ０）。ここで、ｍ０＝８．５〜９．５である。言い換えると、電圧に対しては、ｍ０＝１０乗弱の累乗依存性である。

図１４Ｃに示すように、リングオシレータ１１Ａ６の発振周波数（Ｆreq）はexp（−Ｅａ０／ｋＴ）に比例する（Ｆreq∝exp（−Ｅａ０／ｋＴ））。ここで、Ｅａ０＝０．２〜０．２５ｅＶである。言い換えると、温度に対しては、Ｅａ＝０．２〜０．２５ｅＶ程度の指数依存性を持っている。よって、Ｆreqは下記の式（５）の関係にある。
Ｆreq∝Ｖ^ｍ０ ｘ exp（−Ｅａ０／ｋＴ） （５）
また、式（１）、（３）より、
{Ｆ（Ｔ，Ｖ）}^ｐ∝Ｖ^ｎ ｘ exp（−Ｅａ／ｋＴ） （６）
となる。ここで、Ｆreq＝Ｆ（Ｔ，Ｖ）とすると、式（５）、（６）より、
ｎ＝ｍ０＊ｐ （７）
Ｅａ＝Ｅａ０＊ｐ （８）
となる。ここで、ｍ０＝８．５〜９．５、Ｅａ０＝０．２〜０．２５ｅＶであり、ｐ＝４とすると、
ｎ＝（８．５〜９．５）ｘ４＝３４〜３８
Ｅａ＝（０．２〜０．２５）ｘ４ｅＶ＝０．８〜１ｅＶ
よって、ｎ〜４０、Ｅａ〜１ｅＶ程度のＶ、Ｔ依存性を持つ劣化現象をモニタすることができる。言い換えると、摩耗故障因子がｎ＝４０程度の電圧累乗依存性とＥａ＝１ｅＶ程度の温度指数依存性を有する場合、ｐ＝４のリングオシレータとなる。すなわち、発振周波数を４乗すれば、累積劣化ストレスカウントが得られる。または、摩耗故障因子がｎ＝１０程度の電圧累乗依存性とＥａ＝０．２５ｅＶ程度の温度指数依存性を有する場合、ｐ＝１のリングオシレータとなる。すなわち、発振カウントをそのまま累積すれば、累積劣化ストレスカウントが得られる。

図１５Ａは比較例に係るリングオシレータの構成を示す図である。図１５Ｂは図１３の電流源制御回路を用いたリングオシレータおよび比較例に係るリングオシレータの発振周波数の電圧依存性を示す図である。図１５Ｃは図１３の電流源制御回路を用いたリングオシレータおよび比較例に係るリングオシレータの発振周波数の温度依存性を示す図である。

図１５Ａに示すように、リングオシレータ１１ＲはリングオシレータＲＯＡを備える。Ｖｐ＝Ｖｓ、Ｖｎ＝Ｖｄとするものである。よって、リングオシレータＲＯＡの電流源ＰＭＯＳトランジスタＡＰのゲート電圧をＶｓ、電流源ＮＭＯＳトランジスタＡＮのゲート電圧をＶｄとして、フルにオン状態とすることにより、インバータＩＮＶ１〜ＩＮＶ６を通常のインバータと同じ回路状態にしている。

図１５Ｂに示すように、比較例に係るリングオシレータ１１Ｒの電圧依存性は、リングオシレータ１１Ａ６が一桁の周波数変動を示す電圧範囲で２倍に満たない変化である。

また、図１５Ｃに示すように、比較例に係るリングオシレータ１１Ｒの温度依存性は対数表示ではほとんで変化が見られない。

これに対して本実施例のリングオシレータ１１Ａ６は摩耗故障の大きな電圧、温度依存性（累乗、指数依存性）を発振周波数として表現できる。

図１６Ａは図２Ｃのリングオシレータの構成を示す回路図である。リングオシレータ１１Ｂは、摩耗故障因子の寿命τ（Ｔ）の逆数にその発振周波数のｐ乗がほぼ比例する。ｐは一桁の自然数であり、４以下が望ましい。リングオシレータ１１Ｂは電圧依存性が小さく、温度依存性が大きい、例えば、エレクトロマイグレーションやストレスマイグレーションの摩耗故障因子の累積劣化ストレス量を、リングオシレータ１１Ｂの発振周波数から得ることができる。リングオシレータ１１ＢではＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタのオフ電流に比例した発振周波数を実現している。この結果、発振周波数のｐ乗は温度の逆数の指数に比例する。

リングオシレータ１１Ｂは、遅延回路ＤＬと、安定化回路ＳＴと、インバータ遅延段ＩＮＶ２０と、を備える。遅延回路ＤＬはＰＭＯＳトランジスタＱＰ２１とＮＭＯＳトランジスタＱＮ２１、ＱＮ２２とを有する。安定化回路ＳＴは、基準電圧（Ｖref）を生成するＮＭＯＳトランジスタＱＮ２３、ＱＮ２４と、比較器ＣＭＰと、を備える。インバータ遅延段ＩＮＶ２０はインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４を備える。

動作を以下に説明する。リセット信号（reset）がハイレベルになるとノードＮ２１はロウレベルにリセットされる。Ｖrefはハイレベル（Ｖｄ）とロウレベル（Ｖｓ）との中間電位であり、比較器（差動アンプ）ＣＭＰの出力のノードＮ２２はロウレベルとなる。その結果、ノードＮ２３はロウレベルとなり、ノードＮ２１はresetがロウレベルに戻った後にはロウレベルのフローティング状態となる。ＮＭＯＳトランジスタＱＮ２１及びＱＮ２２のしきい電圧絶対値はＰＭＯＳトランジスタＱＰ２１のしきい電圧絶対値より大きく設定すると、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流が支配的であり、ノードＮ２１の電位はロウレベルからハイレベルに向かって徐々に上昇する。ＰＭＯＳトランジスタＱＰ２１はリーク型プルアップ素子である。ノードＮ２１の電位がＶref以上になると、ＡＭＰ比較器ＣＭＰの出力のノードＮ２２はロウレベルからハイレベルに変化して、インバータ遅延段ＩＮＶ２０（４段のインバータＩＮＶ２１〜ＩＮＶ２４）の遅延の後、ノードＮ２３はハイレベルとなる。この結果、ノードＮ２１はロウレベルに戻る。これを繰り返して発振する。

ノードＮ２１がロウレベルになってからハイレベルに遷移して再びロウレベルに戻るまでの時間は、ＰＭＯＳトランジスタＱＰ２１のオフリーク電流でノードＮ２１の電位がロウレベルからＶrefまで上昇する時間（ｔ１）と、ノードＮ２２がハイレベルとなりインバータ遅延段ＩＮＶ２０の遅延によりノードＮ２１がハイレベルとなるまでの時間（ｔ２）との和にほぼ等しい。さらに言えば、ｔ１＞＞ｔ２なので、発振周波数はＰＭＯＳトランジスタＱＰ２１のオフリーク電流にほぼ比例する。オフリーク電流は温度の逆数の指数（exp（−１／Ｔ））に依存するので、摩耗故障因子と同様な大きな温度依存性を有するリングオシレータを実現できる。

なお、図１６Ａに示すようにノードＮ２１を通常の論理回路ではなく比較器ＣＭＰで受けることにより安定して発振動作する効果が得られる。すなわち、ノードＮ２１のロウレベルからハイレベルへの変化は非常に緩やかであるため、論理回路で受けた場合、その論理しきい値前後の変化がフル振幅することなく伝搬し、十分フル振幅することなく論理しきい値付近に安定してしまう場合がある。比較器ＣＭＰの出力は、その入力しきい値前後で大きくロウレベルからハイレベルへ変化するので、安定してフル振幅で発振するリングオシレータが得られる。なお、インバータＩＶ２２の出力と入力との間に耐ノイズフィードバック素子ＡＮＦが挿入されている。耐ノイズフィードバック素子ＡＮＦはＰＭＯＳトランジスタＱＰ２２、ＱＰ２３、ＮＭＯＳトランジスタＱＮ２５、ＱＮ２６で構成されるインバータである。

図１６Ｂは図１６Ａのリングオシレータの発振周波数の電圧依存性を示す図である。図１６Ｃは図１６Ａのリングオシレータの発振周波数の温度依存性を示す図である。リングオシレータの１１Ｂの発振周波数は電圧に対しては、ほぼ比例する（Ｆreq∝Ｖ）程度であり、対数表現では依存性は非常に小さい。温度に対しては、Ｅａ＝０．４５ｅＶ程度の指数依存性（Ｆreq∝exp（−Ｅａ／ｋＴ））を持っている。例えば、摩耗故障因子がＥａ＝０．９ｅＶ程度の温度指数依存性を有する場合、ｐ＝２のリングオシレータとなる。すなわち、発振周波数を２乗すれば、劣化ストレス量に比例した値が得られる。例えば、後述するｐ乗計算回路１２２により、発振周波数の２乗を簡易に得ることができる。

図１７Ａは一般的な温度センサの温度特性を示す図である。図１７Ｂはリーク電流の温度特性を示す図である。

リーク電流を利用したリングオシレータが、一般的な温度センサを利用するよりも累積劣化ストレス量のモニタに適していることを説明する。図１７Ａに示すように、温度センサは温度を高精度に認識することを目的にするので、温度に対してリニアな出力値が望ましい。一方、摩耗故障因子は式（１）（２）に示すように、温度の逆数の指数に依存する。従って、累積劣化ストレス量を得るためにはＣＰＵによる継続的な演算が必須となり、通常のタスクに常時余分な負荷を与える。図１７Ｂに示すように、リーク電流は、摩耗故障因子と同様に温度の逆数の指数の依存性を示すので、基本的にそのまま累積劣化ストレス量に対応する。すなわち、リーク電流を利用したリングオシレータによれば、簡易な構成で累積劣化ストレス量が得られる。温度に対してリニア特性が望ましい温度センサよりも、温度の逆数に指数依存を持つリーク電流を活用した回路の方が、同様に指数的な温度依存性を持つ劣化の指標として適している。

（累積劣化ストレス量保持回路）
図１８は図１の累積劣化ストレス量保持回路の一例を示すブロック図である。累積劣化ストレス量保持回路１２はカウンタ１２１とｐ乗値計算回路１２２とｐ乗値累積回路１２３とを備える。カウンタ１２１はリングオシレータ１１の出力（Ｆout）またはＦoutを分周する分周回路の出力のクロックを計数する。ｐ乗値計算回路１２２はｐ＞１の場合に使用し、ｐ＝１の場合は使用しない。ｐ乗値累積回路１２３はｐ＞１の場合はｐ乗値計算回路１２２の出力を累積し、ｐ＝１の場合はカウンタ回路１２１の出力を累積する。カウンタ回路１２１、ｐ乗値計算回路１２２およびｐ乗値累積回路１２３の詳細については後述する。

図１９はｐ乗近似の精度を示す図である。摩耗故障の電圧、温度依存性を発振周波数の２乗または４乗で表現できるリングオシレータであれば、図２１に示すように、簡単な論理でｐ乗値を近似計算して累積ストレスカウントを得ることができる。図１９の横軸は、定期的に取得したｐ乗ストレスカウントを累積した回数を示す。縦軸には正確なｐ乗値を１としたときのｐ乗値近似計算の相対値を示している。１に近いほど近似計算の精度は高いことを意味する。ｐ＝２、４では、累積回数が増加するにつれて、縦軸はほぼ１となり、近似計算の精度が高いことを示している。ｐ＝６、８、１０では次第に誤差が大きくなり累積での収束性も悪化する。少なくともｐは一桁の自然数でないと、近似値の誤差は２０％を超え収束性も悪化する。好ましくは４以下である。

以下にｐ乗値近似計算方法を説明する。
２乗値＝{Ａ_ｐ＊２^ｐ＋Ａ_ｐ−１＊２^ｐ−１＋Ａ_ｐ−２＊２^ｐ−２・・・}^２ ・・・（９）
２進数の最上位２^ｐから桁の下がる方向に３つの０／１値をＡ_ｐ、Ａ_ｐ−１、Ａ_ｐ−２とする。必ずＡ_ｐ＝１である。２乗近似値を以下とする。
（i） （Ａ_ｐ−１,Ａ_ｐ−２）＝（１，１）のとき、
２乗値〜２^２ｐ＋２ ・・・（１０）
（ii）（Ａ_ｐ−１,Ａ_ｐ−２）＝（１，０）または（０，１）のとき、
２乗値〜２^２ｐ＋１ ・・・（１１）
（iii）（Ａ_ｐ−１,Ａ_ｐ−２）＝（０，０）のとき、
２乗値＝２^２ｐ ・・・（１２）
上記２乗近似値は一つの“１”で近似している。

４乗近似値、６乗近似値、８乗近似値、１０乗近似値はそれぞれ一つの“１”で近似された２乗近似値を２乗、３乗、４乗、５乗したものである。Ｎ乗の累積値の誤差（正値との比）を１５〜３０桁の２進数をランダムに生成し、評価した結果、２乗、４乗について誤差は小さい（比は１に近い）結果となった。

ｐ＝４のリングオシレータであれば、発振周波数の４乗を上記（i）〜（iii）の場合分けに従った最上位のみ１の２乗近似値をさらに２乗した値として近似し、これを累積することで、簡易かつ高精度に累積ストレスカウントを得ることができる。より具体的には、例えば、１秒ごとに発振カウントを取得して（周波数に一致）、これを上記ｐ乗近似計算で最上位のみ１で表現される４乗近似値に変換し、累積加算していけばよい。取得する間隔を１秒としたが、Ｔ０秒間隔であれば周波数は１／Ｔ０倍した値、ｐ乗値は（１／Ｔ０）^ｐ倍した値なので、１秒以外の取得でも電圧、温度に依存した累積劣化ストレス量の相対値は変わらない。すなわち、累積劣化ストレスの評価を正しく行うことができる。Ｔ０は電圧、温度の時間変動の感度を落とさない程度に長く、カウント取得のオーバヘッドが負荷とならない程度に短い間隔に設定するのが良い。

図２０は図１８におけるカウンタ回路の一構成を示すブロック図である。図２０ではリングオシレータ１１とカウンタ回路１２１との間に周波数を落とすための分周回路１１７を設けているが、これはどちらでもよい。リングオシレータの特性がｐ＞１の場合、クロック（Clk_meas）の立ち上がりに同期して、Ｔ０秒（ここでは１秒）ごとにカウンタ１２１の値をｐ乗値計算回路１２２へ送る（send）とともに、カウンタ１２１をリセットする（reset）。Clk_measは図示しないタイマカウンタにより生成される。ｐ＝１ならば、カウンタ１２１の値をｐ乗値累積回路１２３へ直接送る。図２０では、簡易計算のために、最上位のみ１となるレジスタ１２１１がさらに設けられている。ｐ＝１の場合には、カウンタ値の代わりに、レジスタ１２１１の値をｐ乗値累積回路１２３で加算しても良い。

レジスタ１２１１は次のように動作する。Clk_measの立ち上がりで、一番右端のレジスタ１３ｕが１にセットされる（set）。カウンタ１２１の１３番が１の状態で１４番が初めて１になると、右端から２番目のフリップフロップ１４ｕの入力クロックが立ち上がり、一番右端のレジスタの１が取り込まれる。そして、一番右端のレジスタは０にリセットされる。その後、右端から３番目のフリップフロップ１５ｕが１となるまでの遷移を、「カウンタ１２１の（１５番、１４番、１３番）」⇒「レジスタ１２１１のクロック（フリップフロップ１５ｕのクロック、フリップフロップ１４ｕのクロック）」⇒「レジスタ１２１１のデータ（フリップフロップ１５ｕのデータ、フリップフロップ１４ｕのデータ、フリップフロップ１３ｕのデータ）」で表現すると以下になる。
（０，１，０）⇒（０，０）⇒（０，０，１）
（０，１，１）⇒（０，１）⇒（０，０→１，１→０）
（１，０，０）⇒（０，０）⇒（０，１，０）
（１，１，１）⇒（１，１）⇒（０→１，１→０，０）
このようにして、フリップフロップ１４ｕの１のデータはフリップフロップ１５ｕに移動して、フリップフロップ１４ｕは０となる。フリップフロップ１６ｕ、１７ｕ・・・への１の移動も同様である。すなわち、カウンタ最上位に対応するレジスタのみが１となる。
ｐ＝１の場合には、さらに簡易な構成として、Clk_measを使用することなく、カウンタ１２１を製品使用期間に渡って連続的にカウントアップしてもよい。その場合、カウンタ１２１がオーバフローしないように、カウンタ１２１の桁数と分周回路１１７を最適化する。

図２１は２乗近似値計算回路と２乗値累積カウンタの構成例を示すブロック図である。２乗近似値計算回路１２２１はｐ乗値計算回路１２２の一例である。２乗値累積カウンタ１２３１は電源が常時オンである領域に設けることでｐ乗値累積回路１２３となる。電源が常時オンしない領域であっても不揮発性記憶回路を付加することでｐ乗値累積回路１２３となる。電源が遮断されても累積結果が失われないようになっていればよい。

上述したｐ乗近似計算方法によれば、例えば、２^{（２ｘ２１）}レジスタに１を加算するのは、
（ａ）最上位が“２１”で（“２０”,“１９”）＝（０,０）の場合、
（ｂ）最上位が“２０”で（“１９”,“１８”）＝（１,１）の場合、
のいずれかである。２^{（２ｘ２１＋１）}レジスタに１を加算するのは、
（ｃ）最上位が“２１”で（“２０”,“１９”）＝（０,１）または（１,０）の場合
である。（ａ）〜（ｃ）に対応する論理回路１２２２を図２１の２乗値計算回路１２２１に示している。（ａ）はフリップフロップ２１ｕの出力の反転信号とカウンタ１２１の２０番と１９番が入力されるＮＯＲ（反転論理和）である。（ｂ）はフリップフロップ２０ｕの出力とカウンタ１２１の１９番と１８番が入力されるＡＮＤ（論理積）である。（ｃ）はカウンタ１２１の２０番と１９番が入力されるＥＯＲ（排他的論理和）と、このＥＯＲの出力とフリップフロップ２１ｕの出力とが入力されるＡＮＤである。論理回路１２２２は（ａ）のＮＯＲ、（ｂ）のＡＮＤ、（ｃ）のＡＮＤとＥＯＲ、の他に（ａ）のＮＯＲの出力と（ｂ）のＡＮＤの出力が入力されるＯＲ（論理和）を有する。これらの論理回路１２２２の出力が０の場合、２乗値累積カウンタ１２３１のＭＵＸ（マルチプレクサ）は“０”と記載した経路を選択する。これらの論理回路１２２２の出力が１の場合、２乗値累積カウンタ１２３１のＭＵＸは“１”と記載した経路を選択する。この結果、２^{（２ｘ２１）}ＭＵＸへの２乗値計算回路１２２２からの入力が１、すなわち、２^{（２ｘ２１）}レジスタに１を加算する場合、この２^{（２ｘ２１）}レジスタのクロック端子にはCLK_measが接続される。２乗値累積カウンタ１２３１の他のレジスタはカウンタの接続（レジスタのクロック端子に前段のレジスタの出力が接続）となる。この結果、２乗値累積カウンタ１２３１には２^{（２ｘ２１）}が加算される。２乗値累積カウンタに２^{（２ｘ２１＋１）}を加算する場合も同様である。以上が、図２１における２乗近似値計算回路及び２乗値累積カウンタの動作である。４乗近似値計算回路及び４乗値累積カウンタの場合には、２^{（２ｘＮ）}レジスタを２^{（４ｘＮ）}レジスタに読み替え、２^{（２ｘＮ＋１）}レジスタを２^{（４ｘＮ＋２）}レジスタに読み替えれば良い。

本実施例のｐ乗値累積回路によれば、発振周波数の２乗または４乗が摩耗故障因子のストレス量（寿命の逆数）の電圧、温度依存性にほぼ等しいリングオシレータを用いて、搭載された半導体装置の累積劣化ストレス量を簡易かつ高精度に得ることが可能となるので、高信頼、安心な半導体装置を実現できる。

（クライテリア）
図２２は図１のクライテリア（累積ストレス量が危険な水準に達したこと）を判定するための基準値の出荷前設定方法の例を示すフローチャートである。クライテリアは、半導体チップが故障に至る可能性が一定水準に高まる累積ストレス量から、あらかじめ一定値に設定しても良い。しかし、累積劣化ストレス検出回路１０のリングオシレータ１１は半導体チップのプロセスの出来に応じて、所定電圧・温度における周波数が多少変動する。この変動量を考慮して、故障予測精度を高めるために、出荷前ストレステストで計測した累積ストレス量を基にクライテリアを設定する。

すなわち、通常出荷前テスト（ステップＳ１）とは別のストレステスト（例えば高温・高電圧によるバーインテスト）を行う（ステップＳ２）。この時にリングオシレータ１１を動作させて、前述した方法によりｐ乗値累積回路１２３にストレス履歴に対応したカウント値を不揮発性メモリに格納する（ステップＳ３）。このカウント値が、半導体チップのプロセスの出来を考慮した所定範囲内かどうかを判断する（ステップＳ４）。所定範囲内に無い場合、リングオシレータ１１を含む回路のいずれかに不良があると考え、不良品と判定する（ステップＳ５）。所定範囲内にある場合には、このカウント値に所定係数を乗じた値を「クライテリア」として不揮発性メモリに記憶する（ステップＳ６）。前記所定係数は、累積ストレス量の、危険水準とストレステスト期間の値との比である。

本実施例のクライテリア設定方法によれば、プロセス変動によるリングオシレータの周波数変動に応じて、適切にクライテリアを設定できるので、高精度に故障予測できる効果がある。なお、クライテリアは故障危険度に応じて、複数設定しても良い。

＜応用例１＞
図２３は図１の累積劣化ストレス検出回路を有するマイクロコントローラの構成例である。半導体装置であるマイクロコントローラ１００は電源電圧（Ｖｄ）で少なくともその一部が動作する、ＣＰＵコア（core）２１、ＲＡＭ２２、機能モジュール（Function module）２３、フラッシュモジュール（Flash module）２４などを１つの半導体チップに有する。Ｖｄは累積劣化ストレス検出回路１０と共通である。電源電圧（Ｖｄ）で動作するモジュールにおける、電圧・温度に依存した摩耗故障の劣化ストレス量は、累積劣化ストレス検出回路１０内のｐ乗値累積回路１２３に逐次累積記録されるので、これらモジュールの累積劣化ストレス量を把握でき、その結果、故障を予測して事前処置できる高信頼、安心の半導体装置及びそれを用いたシステムが得られる。なお、外部電源電圧（Ｖｃ）から内部動作電源電圧（Ｖｄ）が降圧レギュレータ（Ｖｄ gen）２５により生成される場合を示している。また、マイクロコントローラ１００は、電源電圧（Ｖｄ）および外部電源電圧（Ｖｃ）で動作するインタフェース回路（Interface）２６や、外部電源電圧（ＡＶｃ）で動作するアナログ回路（Analog）２７、クロックを生成するＰＬＬ２８などを有している。

＜応用例２＞
図２４はリングオシレータを複数の電源領域ごとに配置した一実施例である。電源領域ごとに電源スイッチにより供給電源電圧を遮断して、使用していない領域の不要なリーク電流を削減することができる。半導体装置１０１は、１つの半導体チップに、電源が常時オンする領域ＰＲと、電源が半導体チップに設けられた電源スイッチによりオフすることがある電源領域ＰＲ、ＰＲ１、ＰＲ２、ＰＲ３と、を備える。複数の電源領域ＰＲ１、ＰＲ２、ＰＲ３ごとに設けられたリングオシレータ１１の出力は分周回路１１７によりその周波数を落とした後、電源が常時オンする領域ＰＲに設けられたカウンタ回路１２１へ送られる。カウンタ回路１２１は各リングオシレータ１１ごとのカウント値を保持する。ｐ乗値計算回路１２２、ｐ乗値累積回路１２３（＝累積劣化ストレスカウンタ１２３２）も電源が常時オンする領域ＰＲに設けられる。ｐ乗値累積回路１２３には不揮発性記憶回路を備え、半導体装置１０１全体の電源を遮断した場合でも累積したｐ乗値が失われないようにしている。累積劣化ストレスアラーム回路１２４はクライテリア保持回路１３とアラーム生成回路１４を備え、電源が常時オンする領域ＰＲに設けられているが特に限定されない。いずれかの電源領域ＰＲ１、ＰＲ２、ＰＲ３に設けられたＣＰＵの制御により、ＣＰＵが電源オンの期間にある時に、累積劣化ストレスカウンタ１２３２のカウント値を調査して累積劣化ストレスのアラームを発生するように構成しても良い。

本応用例によれば、電源領域ごとに異なる電圧ストレスを簡易にモニタできるので、高信頼、安心な半導体装置を実現できる効果がある。

＜応用例３＞
図２５では半導体装置（半導体チップ）１０２は累積劣化ストレス検出回路１０の他に稼働時間記憶回路３０、故障検出回路４０および通信回路５０をさらに有し、稼働している同一チップ種の累積劣化ストレスカウンタ１２３のカウント値（累積劣化ストレス）がインタネット網（network（internet））６０を通じてデータベース７０に集積される。

メンテナンスを行う者は、例えば、累積劣化ストレスカウンタ１２３２のカウント値の情報から故障が間もなく発生する危険があると判断して、該当する半導体チップを故障前に取り換えるなどの処置ができるので、高信頼、安心なシステムが得られる。半導体チップ自身が故障の危険性を判断してアラームを出す場合に比べて、カウント値自身を知ることができるので、メンテナンスを行う者の判断材料が増えるという効果がある。なお、稼働時間や故障情報などその他のデータを収集してもよい。稼働時間は、半導体チップ自身のその情報を得る機能（稼働時間記憶回路３０）を持たせることもできるし、半導体チップを市場においてシステムに装着した日時を別途データベースに記録するようにしてもよい。故障情報は、半導体チップ自身に故障検出回路４０を設けることにより得ることができる。

実施例および応用例に係る半導体装置は、高信頼性が要求されるシステム、例えば、車載に使用される半導体装置、または、持続的な正常稼働が求められるモノのインタネット（Internet of Things：ＩｏＴ）のワイヤレスネットワークセンサシステムに使用される半導体装置に適用可能である。

以上、本発明者によってなされた発明を実施形態、実施例、比較例および応用例に基づき具体的に説明したが、本発明は、上記実施形態、実施例、比較例および応用例に限定されるものではなく、種々変更可能であることはいうまでもない。

例えば、応用例では１つのリングオシレータを用いたが、リングオシレータ１１Ａ（例えばリングオシレータ１１Ａ６）およびリングオシレータ１１Ｂの両方のリングオシレータを用いてもよい。これにより、gate−ＴＤＤＢ、ＮＢＴＩ摩耗故障因子による摩耗故障およびエレクトロマイグレーション、ストレスマイグレーション摩耗因子による摩耗故障の両方を検出することができる。

実施例ではｐ乗値累積回路１２３に不揮発性記憶回路を設けることを説明し、応用例１ではそのｐ乗値累積回路１２３を用いることを説明したが、ｐ乗値累積回路１２３の電源が遮断される前にフラッシュモジュール２４にｐ乗値累積回路１２３の内容を書込んで退避し、電源投入後に退避した内容をｐ乗値累積回路１２３に戻すようにしてもよい。また、クライテリアはフラッシュモジュール２４に格納するようにしてもよい。アラーム生成回路１４を設けているが、ＣＰＵ２１がｐ乗値累積回路１２３の内容またはフラッシュモジュール２４に退避した内容とクライテリアと比較しアラームを生成するようにしてもよい。

１・・・半導体装置
１０・・・累積劣化ストレス検出回路
１１・・・リングオシレータ
１２・・・累積劣化ストレス量保持回路
１３・・・クライテリア保持回路
１４・・・アラーム生成回路
ＣＮ・・・制御回路
ＲＯ・・・リングオシレータ
１１Ａ・・・リングオシレータ
ＣＮＡ・・・電流源制御回路
ＲＯＡ・・・電流源駆動リングオシレータ
１１Ｂ・・・リングオシレータ
ＤＬ・・・遅延回路
ＩＮＤ・・・インバータ遅延段

Claims (10)

1. 電流源を含むインバータを複数段有するリングオシレータと、
   前記リングオシレータの出力から得られる累積劣化ストレスカウント値を保持する累積劣化ストレス量保持回路と、
   前記電流源の電流を制御する第１の電圧生成回路を有する制御回路と、
   を備え、
   前記制御回路は前記リングオシレータの発振周波数の電圧依存性および温度依存性を強調するように前記電流源を制御し、
   前記累積劣化ストレス量保持回路は、前記リングオシレータの発振周波数のｐ乗（ｐは自然数）を定期的に取得して累積する半導体装置。
2. 請求項１の半導体装置において、
   前記制御回路は、前記リングオシレータの発振周波数は電源電圧の累乗に依存し、温度の指数に依存するように制御する半導体装置。
3. 請求項１の半導体装置において、
   前記第１の電圧生成回路は、
   電源線に供給される電源電圧と基準線に供給される基準電圧との間の第１の電圧を出力する第１の出力線と、
   前記電源電圧と前記基準電圧との間の第２の電圧を出力する第２の出力線と、
   を備え、
   前記インバータは、
   そのソースが前記電源線に接続され、そのゲートが前記第２の出力線に接続される電流源ＰＭＯＳトランジスタと、
   そのソースが前記基準線に接続され、そのゲートが前記第１の出力線に接続される電流源ＮＭＯＳトランジスタと、
   を備える半導体装置。
4. 請求項３の半導体装置において、
   前記第１の電圧は前記電源電圧の１／２以下の電圧であり、
   前記第２の電圧は前記電源電圧の１／２以上の電圧である半導体装置。
5. 請求項３の半導体装置において、
   前記リングオシレータの発振周波数は前記電源電圧の累乗に近い依存性および温度の指数に近い依存性を有する半導体装置。
6. 請求項３の半導体装置において、
   前記第１の電圧生成回路は、
   前記電源線と前記第１の出力線との間に接続される第１のＰＭＯＳトランジスタと、
   前記基準線と前記第２の出力線との間に接続される第１のＮＭＯＳトランジスタと、
   を備える半導体装置。
7. 請求項６の半導体装置において、
   前記第１のＰＭＯＳトランジスタは、そのソースが前記電源線に接続され、そのゲートは前記第１の出力線に接続され、そのドレインは前記第１の出力線に接続され、
   前記第１のＮＭＯＳトランジスタは、そのソースが前記電源線に接続され、そのゲートは前記第２の出力線に接続され、そのドレインは前記第２の出力線に接続される半導体装置。
8. 請求項６の半導体装置において、
   前記制御回路は、さらに、前記第１の電圧生成回路を制御する第２の電圧生成回路を備え、
   前記第２の電圧生成回路は、
   前記電源電圧と前記基準電圧との間の第３の電圧を出力する第３の出力線と、
   前記電源電圧と前記基準電圧との間の第４の電圧を出力する第４の出力線と、
   を備え、
   前記第３の出力線および前記第４の出力線は前記第１の電圧生成回路に接続され、
   前記第２の電圧生成回路は、前記第３の電圧および前記第４の電圧を、温度に応じて制御する半導体装置。
9. 請求項８の半導体装置において、
   前記第３の電圧は前記第４の電圧よりも高く、
   前記第３の電圧は正の温度依存性を有し、
   前記第４の電圧は負の温度依存性を有する半導体装置。
10. 請求項８の半導体装置において、
    前記第１の電圧生成回路は、
    前記第３の出力線に接続される第２のＮＭＯＳトランジスタと、
    前記第４の出力線に接続される第２のＰＭＯＳトランジスタと、
    を備える半導体装置。

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