KR102576342B1 - 반도체 장치 및 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 반도체 장치의 동작 방법 Download PDF

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Abstract

반도체 장치 및 반도체 장치의 동작 방법이 제공된다. 반도체 장치는 스트레스 전압을 이용하여 TDDB(time-dependent dielectric breakdown) 특성을 테스트하기 위한 테스트 트랜지스터; 상기 스트레스 전압이 인가되는 전압 인가 노드와, 상기 테스트 트랜지스터에 상기 스트레스 전압을 전달하는 입력 노드 사이에 배치된 입력 스위치; 및 상기 입력 노드와 접지 노드 사이에 배치된 보호 스위치를 포함하는 테스트 회로를 구비한다.

Description

반도체 장치 및 반도체 장치의 동작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR OPERATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 동작 방법에 관한 것이다.
TDDB(Time Dependent Dielectric Breakdown)는 유전체, 예컨대 게이트 산화막(gate oxide)이 상대적으로 낮은 전기장을 오랜 시간 동안 인가받음에 따라 발생할 수 있는 브레이크다운(breakdown)을 설명할 수 있다. 반도체 소자, 예컨대 트랜지스터의 TDDB 특성을 테스트하기 위한 방법으로, 게이트 산화막이 파괴(또는 브레이크다운)될 때까지 높은 스트레스 전압을 가해 그 브레이크다운 시간을 측정한 후, 이로부터 사용자 전압에서 동작하는 반도체 장치의 브레이크다운 시간을 추정할 수 있다.
그런데 TDDB 특성을 테스트하기 위해 사용되는 테스트용 트랜지스터는, 브레이크다운이 발생하는 경우, 칩의 메인 회로에 손상을 가할 수 있기 때문에 다이(die) 상에 형성되지 않을 수 있다. 대신, 웨이퍼(wafer) 상에서 다이가 형성되지 않는 태그(tag) 영역에 형성되어 TDDB 특성 테스트가 수행될 수 있다. 그런데 이와 같은 방식은, 태그 영역에서만 TDDB 특성 테스트를 수행하기 때문에 획득할 수 있는 데이터의 개수가 제한적이라는 문제가 있다.
만일 칩의 메인 회로에 손상을 가하지 않도록 할 수 있다면, TDDB 특성 테스트용 트랜지스터를 포함하는 테스트 회로를 온 칩(on-chip)으로 다이 상에 형성하여, 다이의 개수만큼의 데이터를 획득할 수 있게 되어 TDDB 특성에 대한 테스트를 보다 정확하고 정교하게 수행할 수 있다는 장점이 발생할 것이다.
본 발명이 해결하고자 하는 기술적 과제는, TDDB 특성을 테스트하는 테스트 회로를 온 칩으로 다이 상에 형성하되, 테스트 회로와 인접한 메인 회로에 손상을 가하지 않는 방안을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 스트레스 전압을 이용하여 TDDB 특성을 테스트하기 위한 테스트 트랜지스터; 스트레스 전압이 인가되는 전압 인가 노드와, 테스트 트랜지스터에 스트레스 전압을 전달하는 입력 노드 사이에 배치된 입력 스위치; 및 입력 노드와 접지 노드 사이에 배치된 보호 스위치를 포함하는 테스트 회로를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 스트레스 전압을 이용하여 TDDB 특성을 테스트하기 위한 테스트 트랜지스터와, 스트레스 전압이 인가되는 전압 인가 노드와, 테스트 트랜지스터에 스트레스 전압을 전달하는 입력 노드 사이에 배치된 입력 스위치를 포함하는 테스트 회로; 및 테스트 회로에 인접하여 배치되고, 테스트 회로와 전기적으로 격리된 메인 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 입력 스위치 및 제1 보호 스위치를 포함하는 제1 테스트 패턴과, 제2 입력 스위치 및 제2 보호 스위치를 포함하는 제2 테스트 패턴을 포함하는 테스트 회로; 및 칩을 동작시키는 메인 회로를 포함하고, 테스트 회로는 메인 회로와 동일한 다이 상에 배치되되, 메인 회로는 전기적으로 격리되고, 제1 입력 스위치는, 제1 스트레스 전압이 인가되는 제1 전압 인가 노드와, TDDB 특성을 테스트하기 위한 제1 테스트 트랜지스터에 제1 스트레스 전압을 전달하는 제1 입력 노드 사이에 배치되고, 제1 보호 스위치는, 제1 입력 노드와 제1 접지 노드 사이에 배치되고, 제2 입력 스위치는, 제1 스트레스 전압과 다른 제2 스트레스 전압이 인가되는 제2 전압 인가 노드와, TDDB 특성을 테스트하기 위한 제2 테스트 트랜지스터에 제2 스트레스 전압을 전달하는 제2 입력 노드 사이에 배치되고, 제2 보호 스위치는, 제2 입력 노드와 제2 접지 노드 사이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작 방법은, 제1 전압 인가 노드와 제1 입력 노드 사이에 배치된 제1 입력 스위치를 턴 온하고, 제1 전압 인가 노드에 제1 스트레스 전압을 인가하여, TDDB 특성을 테스트하기 위한 제1 테스트 트랜지스터에 대한 스트레스 동작 및 베리파이 동작을 수행하고, 제1 테스트 트랜지스터(LVN)에 대한 스트레스 동작 및 베리파이 동작 완료 후, 제1 입력 노드(Vgn)와 제1 접지 노드(Gnd) 사이에 배치된 제1 보호 스위치(HVN1)를 턴 온하여 제1 테스트 트랜지스터(LVN)의 게이트, 소오스, 드레인 및 바디를 제1 접지 노드(Gnd)에 연결하는 것을 포함하되, 제1 입력 노드는 제1 입력 스위치와 제1 테스트 트랜지스터 사이에 배치되어, 제1 스트레스 전압을 제1 테스트 트랜지스터에 전달한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치를 이용하여 브레이크다운 시간을 추정하는 방법례를 설명하기 위한 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 테스트 회로(10) 및 메인 회로(20)를 포함하는 다이(D)를 포함한다. 여기서 메인 회로(20)는 칩을 동작시키는 회로이고, 테스트 회로(10)는 스트레스 전압을 이용하여 TDDB 특성을 테스트하기 위한 회로이다. 즉, 본 실시예에서, 는 테스트 회로(10)는 메인 회로(20)와 동일한 다이(D) 상에 배치된다.
도 2를 함께 참조하면, 웨이퍼(W) 상에는 복수의 다이(D)가 형성될 수 있다. 각각의 다이(D) 상에는 반도체 소자들이 형성되며, 반도체 소자의 형성이 완료된 각각의 다이(D)는 슬라이싱(slicing)되어 복수의 칩으로 분리될 수 있다. 이후 각각의 칩들은 패키지화되어 제품으로 완성될 수 있다.
테스트 회로(10)는 TDDB 특성을 테스트하기 위해, 일반적으로 사용자 전압보다 높은 스트레스 전압을 테스트 트랜지스터에 인가하여, 테스트 트랜지스터의 게이트 산화막을 브레이크다운(또는 파괴)한다. 그런데 테스트 회로(10)는 메인 회로(2)와 동일한 다이(D) 상에 배치되므로, 테스트 회로(10)의 테스트 트랜지스터가 브레이크다운 되는 경우, 이로 인해 메인 회로(20)는 손상될 위험이 있다. 본 실시예에서는, 해당 위험을 제거하기 위해 테스트 회로(10)와 메인 회로(20)는 전기적으로 격리되도록 구현된다.
나아가 테스트 회로(10) 내에는 메인 회로(20)의 손상을 더욱 확실히 방지하기 위한 스위치들이 구현될 수 있는데, 이에 관하여는 도 3을 비롯한 이하 도면들을 참조하여 구체적으로 설명하도록 한다.
본 발명의 다양한 실시예에 따라, 테스트 회로(10)로 인해 발생할 수 있는 메인 회로(20)의 손상 위험이 제거되면, 도 2에 나타낸 바와 같이 각각의 다이(D1, D2, D3) 별로 웨이퍼(W) 상의 모든 다이에 대해 TDDB 특성에 관한 데이터를 획득할 수 있다는 이점이 발생한다. 이것은, 예를 들어 테스트 회로(10)가 웨이퍼(W)의 다이 외 영역(예컨대 태그 영역)에 구현된 경우 한정된 개수의 데이터만을 획득할 수 있는 것으로부터 개선된 것이다. 이와 같은 본 발명의 다양한 실시예에 따라 TDDB 특성에 대한 테스트를 보다 정확하고 정교하게 수행할 수 있다.
이제 도 3을 참조하여, 메인 회로(20)의 손상을 더욱 확실히 방지하기 위한 방안들에 대해 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 테스트 회로(10), 하나 이상의 테스트 패턴(100, 102), 전압 생성 회로(180) 및 칩 패드(190)를 포함할 수 있다.
테스트 회로(10)는 스트레스 전압(Vstress)을 이용하여 트랜지스터(LVN)에 대한 TDDB 특성을 테스트하기 위한 회로이다. TDDB 특성 테스트에서 사용된 테스트 트랜지스터는 브레이크다운이 발생하면 더 이상 사용할 수 없게 되기 때문에, 테스트 회로(10)는 테스트 트랜지스터를 여러 개 포함할 수 있다. 본 명세서에서는 테스트 회로(10)가 포함하는 각각의 테스트 트랜지스터를 포함하는 회로의 일부를 테스트 패턴(100, 102)으로 명명하도록 한다.
본 실시예에서, 테스트 회로(10)는 중 테스트 패턴(100)은 테스트 트랜지스터(LVN) 외에, 입력 스위치(HVN0) 및 보호 스위치(HVN1)를 더 포함한다. 한편 테스트 패턴(102)은 테스트 트랜지스터(LVP) 외에, 입력 스위치(HVN2) 및 보호 스위치(HVN3)를 더 포함한다.
테스트 패턴(102)의 구성이나 동작은 테스트 패턴(100)에 대한 설명을 그대로 적용할 수 있으므로, 이하에서는 중복되는 설명은 생략하고, 테스트 패턴(100)에 대해서만 구체적으로 설명하도록 한다.
입력 스위치(HVN0)는 전압 인가 노드(Vin)와 입력 노드(Vgn) 사이에 배치된다. 여기서 전압 인가 노드(Vin)에는 스트레스 전압(Vstress)이 인가되며, 입력 노드(Vgn)는 스트레스 전압(Vstress)을 테스트 트랜지스터(LVN)에 전달한다.
입력 스위치(HVN0)는 트랜지스터를 이용하여 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 전압 인가 노드(Vin)와 입력 노드(Vgn)를 선택적으로 연결할 수 있는 임의의 반도체 소자를 이용하여 구현될 수 있다. 입력 스위치(HVN0)가 트랜지스터를 이용하여 구현되는 경우, 해당 트랜지스터는 입력 스위치 인에이블 신호(EN1)에 게이팅될 수 있다.
구체적으로, 입력 스위치(HVN0)는 입력 스위치 인에이블 신호(EN1)의 값에 따라 전압 인가 노드(Vin)와 입력 노드(Vgn)를 선택적으로 연결할 수 있다. 예를 들어, 입력 스위치 인에이블 신호(EN1)의 값이 논리 하이(logic high)인 경우, 입력 스위치(HVN0)는 전압 인가 노드(Vin)와 입력 노드(Vgn)를 전기적으로 연결하고, 이와 다르게 입력 스위치 인에이블 신호(EN1)의 값이 논리 로우(logic low)인 경우, 입력 스위치(HVN0)는 전압 인가 노드(Vin)와 입력 노드(Vgn)를 전기적으로 단절할 수 있다.
특히, 본 실시예에서, 입력 스위치 인에이블 신호(EN1)는 테스트 트랜지스터(LVN)에 대한 스트레스 동작(다시 말해서 테스트 트랜지스터(LVN)에 스트레스 전압(Vstress)을 인가하는 동작)이 수행되는 경우에 논리 하이의 값을 가져 입력 스위치(HVN0)를 턴 온시킬 수 있다.
나아가, 본 실시예에서, 입력 스위치 인에이블 신호(EN1)는 테스트 트랜지스터(LVN)에 대한 베리파이(verify) 동작(다시 말해서 테스트 트랜지스터(LVN)에 브레이크다운이 발생하였는지 여부를 확인하는 동작)이 수행되는 경우에도 논리 하이의 값을 가져 입력 스위치(HVN0)를 턴 온시킬 수 있다. 베리파이 동작은 일반적으로 스트레스 동작의 후속 동작으로 수행된다.
본 실시예에서, 입력 스위치(HVN0)는 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함할 수 있다. 이에 따라, 입력 스위치(HVN0)는 입력 스위치 인에이블 신호(EN1)의 제어하에 스트레스 전압(Vstress)을 원하는 정확한 시점에 테스트 트랜지스터(LVN)에 제공할 수 있다. 이에 따라 TDDB 특성 테스트의 정확성을 더욱 높일 수 있다.
다음으로, 보호 스위치(HVN1)는 입력 노드(Vgn)와 접지 노드(Gnd) 사이에 배치된다. 여기서 입력 노드(Vgn)에는 테스트 트랜지스터(LVN)의 일부 단자들이 연결되고, 접지 노드(Gnd)는 테스트 트랜지스터(LVN)의 나머지 단자들이 연결될 수 있다.
보호 스위치(HVN1)는 트랜지스터를 이용하여 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 입력 노드(Vgn)와 접지 노드(Gnd)를 선택적으로 연결할 수 있는 임의의 반도체 소자를 이용하여 구현될 수 있다. 보호 스위치(HVN1)가 트랜지스터를 이용하여 구현되는 경우, 해당 트랜지스터는 보호 스위치 인에이블 신호(nEN1)에 게이팅될 수 있다.
구체적으로, 보호 스위치(HVN1)는 보호 스위치 인에이블 신호(nEN1)의 값에 따라 입력 노드(Vgn)와 접지 노드(Gnd)를 선택적으로 연결할 수 있다. 예를 들어, 보호 스위치 인에이블 신호(nEN1)의 값이 논리 하이인 경우, 보호 스위치(HVN1)는 입력 노드(Vgn)와 접지 노드(Gnd)를 전기적으로 연결하고, 이와 다르게 보호 스위치 인에이블 신호(nEN1)의 값이 논리 로우인 경우, 보호 스위치(HVN1)는 입력 노드(Vgn)와 접지 노드(Gnd)를 전기적으로 단절할 수 있다.
특히, 본 실시예에서, 보호 스위치 인에이블 신호(nEN1)는 앞서 설명한 스트레스 동작 및 베리파이 동작의 완료 후, 테스트 트랜지스터(LVN)의 4 가지 노드(즉, 게이트, 소오스, 드레인 및 바디)를 접지 노드(Gnd)에 연결할 수 있다. 테스트 트랜지스터(LVN)의 4 가지 노드가 접지 노드(Gnd)에 연결되도록 하는 것은, 브레이크다운이 발생한 테스트 트랜지스터(LVN)를 통해 흐를 수 있는 누설 전류를 방지하기 위한 것이다. 이에 따라 메인 회로(20)의 손상을 더욱 확실히 방지할 수 있다.
본 실시예에서, 보호 스위치 인에이블 신호(nEN1)는 입력 스위치 인에이블 신호(EN1)의 반전 신호로 구현될 수 있다. 즉, 입력 스위치 인에이블 신호(EN1)가 논리 하이인 경우 보호 스위치 인에이블 신호(nEN1)는 논리 로우가 되고, 반대로 입력 스위치 인에이블 신호(EN1)가 논리 로우인 경우 보호 스위치 인에이블 신호(nEN1)는 논리 하이가 되도록 구현될 수 있다. 이에 따라 입력 스위치(HVN0)가 턴 온되면 보호 스위치(HVN1)는 턴 오프되고, 반대로 입력 스위치(HVN0)가 턴 오프되면 보호 스위치(HVN1)는 턴 온될 수 있다.
본 실시예에서, 보호 스위치(HVN1)는 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함할 수 있다. 이에 따라, 보호 스위치(HVN1)는 TDDB 특성 테스트의 정확성을 더욱 높일 수 있다.
전압 생성 회로(180)는 미리 설정된 전압 레벨의 스트레스 전압(Vstress)을 생성하여 전압 인가 노드(Vin)에 인가한다. 이 경우 테스트 회로(10)는 전압 생성 회로(180)와 전압 인가 노드(Vin) 사이에 배치되는 제1 스위치(SW1)를 더 포함하고, 제1 스위치(SW1)는 스트레스 전압(Vstress)을 전압 인가 노드(Vin)에 선택적으로 전달할 수 있다.
앞서 설명한 입력 스위치(HVN0) 및 보호 스위치(HVN1)와 같이, 제1 스위치(SW1)는 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 트랜지스터를 포함할 수 있다.
칩 패드(190)는 다이(D)에 구비되는 여러 패드들 중 일부에 해당하며, 이를 통해 외부로부터 제공되는 사용자 스트레스 전압(Vforce)을 인가받을 수 있다. 이하에서는 설명의 편의를 위해 전압 생성 회로(180)가 생성하는 스트레스 전압(Vstress)을, 칩 패드(190)를 통해 입력받는 사용자 스트레스 전압(Vforce)과 다른 용어로 표현하였으나, 양 전압은 공급원이 다를 뿐 테스트 트랜지스터(LVN)에 스트레스 동작을 위한 것이라는 점에서 그 기능은 실질적으로 동일하다.
이 경우 테스트 회로(10)는 칩 패드(190)와 전압 인가 노드(Vin) 사이에 배치되는 제2 스위치(SW2)를 더 포함하고, 제2 스위치(SW2)는 사용자 스트레스 전압(Vforce)을 전압 인가 노드(Vin)에 선택적으로 전달할 수 있다.
앞서 설명한 입력 스위치(HVN0) 및 보호 스위치(HVN1)와 같이, 제2 스위치(SW2)는 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 트랜지스터를 포함할 수 있다.
본 실시예에서, 설명의 편의를 위해 반도체 장치가 전압 생성 회로(180)와 칩 패드(190)를 모두 도시하였으나, 본 발명의 범위가 이에 제한되는 것은 아니다. 즉, 본 발명에 따른 반도체 장치는, 구체적인 구현 목적에 따라 전압 생성 회로(180) 및 제1 스위치(SW1)만을 포함하고 제2 스위치(SW2)를 포함하지 않을 수도 있고, 칩 패드(190)에 연결된 제2 스위치(SW2)만을 포함하고 전압 생성 회로(180) 및 제1 스위치(SW1)를 포함하지 않을 수도 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작례를 설명하기 위한 도면들이다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 전압 생성 회로(180)로부터 스트레스 전압(Vstress)을 제공받을 수 있다. 즉, 테스트 트랜지스터(LVN)에 대한 스트레스 동작이 수행되는 경우, 제1 스위치(SW1)는 클로즈(closed)되어 스트레스 전압(Vstress)을 전압 인가 노드(Vin)에 전달할 수 있다.
이와 함께, 입력 스위치 인에이블 신호(EN1)는 논리 하이의 값을 가질 수 있다. 이에 따라 입력 스위치(HVN0)가 턴 온되어, 전압 인가 노드(Vin)에 인가된 스트레스 전압(Vstress)은 입력 노드(Vgn)에 전달될 수 있다.
이에 따라 테스트 트랜지스터(LVN)에 대한 TDDB 특성 테스트가 수행될 수 있다. 여기서 TDDB 특성 테스트는 앞서 설명한 스트레스 동작과 베리파이 동작을 포함할 수 있다. 구체적으로 테스트 트랜지스터(LVN)에 대한 TDDB 특성 테스트는 복수 회 수행될 수 있으며, 스트레스 전압(Vstress)을 인가하는 스트레스 동작과 그 후 브레이크다운 발생 여부를 확인하는 베리파이 동작은 테스트 트랜지스터(LVN)가 브레이크다운이 될 때까지 여러 번 테스트 트랜지스터(LVN)에 대해 수행될 수 있다.
본 실시예에서, 보호 스위치 인에이블 신호(nEN1)는 논리 로우의 값을 가질 수 있다. 이에 따라 보호 스위치(HVN1)는 턴 오프되어 있을 수 있다.
한편, 도 5를 참조하면, 도 4의 실시예와 달리, 본 발명의 일 실시예에 따른 반도체 장치는 칩 패드(190)로부터 사용자 스트레스 전압(Vforce)을 제공받을 수 있다. , 테스트 트랜지스터(LVN)에 대한 스트레스 동작이 수행되는 경우, 제2 스위치(SW2)는 클로즈되어 사용자 스트레스 전압(Vforce)을 전압 인가 노드(Vin)에 전달할 수 있다.
이와 함께, 도 4에서 설명한 것과 같이, 입력 스위치 인에이블 신호(EN1)는 논리 하이의 값을 가질 수 있다. 이에 따라 입력 스위치(HVN0)가 턴 온되어, 전압 인가 노드(Vin)에 인가된 스트레스 전압(Vstress)은 입력 노드(Vgn)에 전달될 수 있다.
이에 따라 테스트 트랜지스터(LVN)에 대한 TDDB 특성 테스트가 수행될 수 있다. 구체적으로 테스트 트랜지스터(LVN)에 대한 TDDB 특성 테스트는 복수 회 수행될 수 있으며, 스트레스 전압(Vstress)을 인가하는 스트레스 동작과 그 후 브레이크다운 발생 여부를 확인하는 베리파이 동작은 테스트 트랜지스터(LVN)가 브레이크다운이 될 때까지 여러 번 테스트 트랜지스터(LVN)에 대해 수행될 수 있다.
이어서 도 6을 참조하면, 앞서 도 4 및 도 5에서 설명한 것과 같은 스트레스 동작 및 베리파이 동작의 완료 후, 보호 스위치 인에이블 신호(nEN1)는 논리 하이의 값을 가질 수 있고, 이에 따라 보호 스위치(HVN1)가 턴 온되어, 입력 노드(Vgn)와 접지 노드(Gnd)를 단락시킬 수 있다. 다시 말해서 테스트 트랜지스터(LVN)의 4 가지 노드(즉, 게이트, 소오스, 드레인 및 바디)는 접지 노드(Gnd)에 연결되어, 브레이크다운이 발생한 테스트 트랜지스터(LVN)를 통해 흐를 수 있는 누설 전류를 방지할 수 있고, 나아가 메인 회로(20)의 손상을 더욱 확실히 방지할 수 있다. 뿐만 아니라, 누설 전류로 인한 노이즈(noise) 발생으로 TDDB 특성 테스트의 품질을 떨어뜨릴 수 있는 위험을 방지할 수 있다.
한편, 도 4 내지 도 6에서 설명한 것과 같이, 테스트 트랜지스터(LVN)에 대한 TDDB 특성 테스트는 복수 회 수행되나 그 구현 방식은 다양할 수 있다. 예를 들어, 테스트 트랜지스터(LVN)가 브레이크다운이 될 때까지, 전압 인가 노드(Vin)에 스트레스 전압(Vstress)을 인가하는 스트레스 동작과, 전압 인가 노드(Vin)에 스트레스 전압(Vstress)과는 다른 베리파이용 전압을 인가하는 베리파이 동작을 반복하도록 구현을 할 수도 있고, 이와 다르게, 테스트 트랜지스터(LVN)가 브레이크다운이 될 때까지, 전압 인가 노드(Vin)에 스트레스 전압(Vstress)을 인가하면서 동시에 테스트 트랜지스터(LVN)의 상태를 확인하는, 스트레스 동작과 베리파이 동작이 일원화된 방식으로 구현을 할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 테스트 회로(10) 및 메인 회로(20)가 배치된 다이(D) 외에, 주변 영역(peripheral area)(P)을 더 포함할 수 있다.
주변 영역(P)에는 제어 회로(12)가 배치될 수 있다. 제어 회로(12)는 도 3 내지 도 6을 참조하여 설명한 입력 스위치 인에이블 신호(EN1) 및 보호 스위치 인에이블 신호(nEN1)를 생성하여 테스트 회로(10)에 제공할 수 있다.
도 7 상으로는 제어 회로(12)가 입력 스위치 인에이블 신호(EN1) 및 보호 스위치 인에이블 신호(nEN1)를 각각 생성하여 테스트 회로(10)에 제공하는 것으로 표현되었으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제어 회로(12)는 입력 스위치 인에이블 신호(EN1) 및 보호 스위치 인에이블 신호(nEN1) 중 어느 하나만을 생성하고, 다른 신호는 생성한 신호를 인버터와 같은 회로 소자에 통과시킴으로써 생성할 수도 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 장치를 이용하여 브레이크다운 시간을 추정하는 방법례를 설명하기 위한 도면들이다.
도 8은 스트레스 시간에 따른 게이트 전류를 나타낸 그래프를 도시하도 있다. 시점(tBD)는 테스트 트랜지스터(LVN)의 브레이크다운이 발생하는 시점을 나타낸다.
시점(tBD)의 이전 시점에서는 테스트 트랜지스터(LVN)의 브레이크다운이 발생하지 않았으므로, 테스트 트랜지스터(LVN)의 게이트 전류는 패스(pass) 전류 레벨(Ip) 수준의 값을 가진다. 시점(tBD)의 이후 시점에서는, 테스트 트랜지스터(LVN)의 브레이크다운이 발생하였으므로 테스트 트랜지스터(LVN)의 게이트 전류의 값은 페일(fail) 전류 레벨(If) 수준으로 급격히 증가하게 된다. 바로 이와 같은 게이트 전류의 변화에 기초하여, 테스트 트랜지스터(LVN)의 브레이크다운 발생 여부를 판단할 수 있다.
이어서 도 9는 스트레스 전압에 따른 브레이크다운 시간을 나타낸 그래프를 도시하고 있다. 본 도면에서 스트레스 전압을 나타내는 가로축과 브레이크다운 시간을 나타내는 세로축은 로그 스케일(log scale)로 표현될 수 있다.
앞서 설명한 테스트 회로(10)가 서로 다른 스트레스 전압(V1, V2, V3)을 이용하여 해당 스트레스 전압(V1, V2, V3) 각각에 대응하는 브레이크다운 시간(t1, t2, t3)의 값을 측정한 경우, 이로부터 얻은 데이터(P1, P2, P3)로부터 외삽(extrapolation)하여 추세선(EXP_LINE)을 도출할 수 있고, 나아가 사용자 전압(Vuser)에서 동작하는 경우의 브레이크다운 시간(t)을 추정할 수 있다.
이제 도 10을 참조하여, 서로 다른 스트레스 전압을 테스트 트랜지스터에 인가하여 브레이크다운 시간에 대한 데이터를 획득하는 실시예를 설명하도록 한다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 10을 참조하면, 테스트 회로(10)는 제1 입력 스위치(HVN0) 및 제1 보호 스위치(HVN1)를 포함하는 제1 테스트 패턴(100)과, 제2 입력 스위치(HVN4) 및 제2 보호 스위치(HVN5)를 포함하는 제2 테스트 패턴(104)을 포함한다. 또한, 테스트 회로(10)는 제3 입력 스위치(HVN8) 및 제3 보호 스위치(HVN9)를 포함하는 제3 테스트 패턴(108)을 포함한다.
도 3의 경우와 마찬가지로, 테스트 패턴(102, 106, 110)의 구성이나 동작은 테스트 패턴(100, 104, 108)에 대한 설명을 그대로 적용할 수 있으므로, 이하에서는 중복되는 설명은 생략하고, 테스트 패턴(100, 104, 108)에 대해서만 구체적으로 설명하도록 한다.
제1 테스트 패턴(100)에서, 제1 입력 스위치(HVN0)는, 제1 스트레스 전압(V1)이 인가되는 제1 전압 인가 노드(Vin1)와, 제1 테스트 트랜지스터(LVN)에 제1 스트레스 전압(V1)을 전달하는 제1 입력 노드(Vgn) 사이에 배치되고, 제1 보호 스위치(HVN1)는, 제1 입력 노드(Vgn)와 제1 접지 노드(Gnd) 사이에 배치된다.
이 경우, 제1 입력 스위치(HVN0)는 제1 입력 스위치 인에이블 신호(EN1)에 게이팅되는 트랜지스터를 포함하고, 제1 보호 스위치(HVN1)는 제1 보호 스위치 인에이블 신호(nEN1)에 게이팅되는 트랜지스터를 포함하고, 제1 보호 스위치 인에이블 신호(nEN1)는 제1 입력 스위치 인에이블 신호(EN1)의 반전 신호일 수 있다. 그리고 제1 입력 스위치(HVN0) 및 제1 보호 스위치(HVN1)는 제1 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함할 수 있다.
제2 테스트 패턴(104)에서, 제2 입력 스위치(HVN4)는, 제2 스트레스 전압(V2)이 인가되는 제2 전압 인가 노드(Vin2)와, 제2 테스트 트랜지스터(LVN)에 제2 스트레스 전압(V2)을 전달하는 제2 입력 노드(Vgn) 사이에 배치되고, 제2 보호 스위치(HVN5)는, 제2 입력 노드(Vgn)와 제2 접지 노드(Gnd) 사이에 배치된다.
이 경우, 제2 입력 스위치(HVN4)는 제2 입력 스위치 인에이블 신호(EN3)에 게이팅되는 트랜지스터를 포함하고, 제2 보호 스위치(HVN5)는 제2 보호 스위치 인에이블 신호(nEN3)에 게이팅되는 트랜지스터를 포함하고, 제2 보호 스위치 인에이블 신호(nEN3)는 제2 입력 스위치 인에이블 신호(EN3)의 반전 신호일 수 있다. 그리고 제2 입력 스위치(HVN4) 및 제2 보호 스위치(HVN5)는 제2 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함할 수 있다.
제3 테스트 패턴(108)에서, 제3 입력 스위치(HVN8)는, 제3 스트레스 전압(V3)이 인가되는 제3 전압 인가 노드(Vin3)와, 제3 테스트 트랜지스터(LVN)에 제3 스트레스 전압(V3)을 전달하는 제3 입력 노드(Vgn) 사이에 배치되고, 제3 보호 스위치(HVN9)는, 제3 입력 노드(Vgn)와 제3 접지 노드(Gnd) 사이에 배치된다.
이 경우, 제3 입력 스위치(HVN8)는 제3 입력 스위치 인에이블 신호(EN5)에 게이팅되는 트랜지스터를 포함하고, 제3 보호 스위치(HVN9)는 제3 보호 스위치 인에이블 신호(nEN5)에 게이팅되는 트랜지스터를 포함하고, 제3 보호 스위치 인에이블 신호(nEN5)는 제3 입력 스위치 인에이블 신호(EN5)의 반전 신호일 수 있다. 그리고 제3 입력 스위치(HVN8) 및 제3 보호 스위치(HVN9)는 제3 테스트 트랜지스터(LVN)의 게이트 산화막보다 두꺼운 게이트 산화막을 포함할 수 있다.
그리고, 도 3 내지 도 6과 관련하여 설명한 바와 같이, 스트레스 전압(V1, V2, V3)은 전압 생성 회로(180) 또는 칩 패드(190)로부터 제공받을 수 있다.
테스트 회로(10)는 이와 같은 복수의 태스트 패턴(100, 104, 108)을 이용하여, 도 9에서 설명한 것과 같은 데이터(P1, P2, P3)를 획득할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이고, 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이고, 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 초기 베리파이 동작을 수행(S1101)하는 것을 포함한다. 초기 베리파이 동작은 테스트 트랜지스터(LVN) 자체의 결함(예컨대 테스트 트랜지스터(LVN) 자체가 불량인 경우)이 있는지 여부를 판단하기 위한 것으로, 테스트 목적에 따라 선택적으로 수행될 수 있다.
다음으로 상기 방법은, 제1 스트레스 전압(V1)을 이용하여 예컨대 테스트 패턴(100)의 제1 테스트 트랜지스터(LVN)에 대한 스트레스 동작 및 베리파이 동작을 수행(S1103)한다. 스트레스 동작 및 베리파이 동작 수행을 위해 제1 전압 인가 노드(Vin1)와 제1 입력 노드(Vgn) 사이에 배치된 제1 입력 스위치(HVN0)를 턴 온한다.
이 때, 도 12를 함께 참조하면, 단계(S1103)는 제1 테스트 트랜지스터(LVN)에 대한 스트레스 동작(S11031)과, 제1 테스트 트랜지스터(LVN)에 대한 베리파이 동작(S11033)을, 브레이크다운이 발생할 때까지 반복(S11035)하여 제1 트랜지스터(LVN)의 제1 브레이크다운 시간(t1)을 획득(S11037)하는 것을 포함한다. 그리고 스트레스 동작 및 베리파이 동작의 완료 후, 제1 입력 노드(Vgn)와 제1 접지 노드(Gnd) 사이에 배치된 제1 보호 스위치(HVN1)를 턴 온하여, 브레이크다운이 발생한 제1 테스트 트랜지스터(LVN)를 통해 누설 전류가 흐르는 것을 방지할 수 있다.
다음으로 상기 방법은, 제2 스트레스 전압(V2)을 이용하여 예컨대 테스트 패턴(104)의 제2 테스트 트랜지스터(LVN)에 대한 스트레스 동작 및 베리파이 동작을 수행(S1105)한다. 스트레스 동작 및 베리파이 동작 수행을 위해 제2 전압 인가 노드(Vin2)와 제2 입력 노드(Vgn) 사이에 배치된 제2 입력 스위치(HVN4)를 턴 온한다.
이 때, 단계(S1105)는 도 12에 도시한 단계(S1103)의 경우와 마찬가지로, 제2 테스트 트랜지스터(LVN)에 대한 스트레스 동작과, 제2 테스트 트랜지스터(LVN)에 대한 베리파이 동작을, 브레이크다운이 발생할 때까지 반복하여 제2 트랜지스터(LVN)의 제2 브레이크다운 시간(t2)을 획득하는 것을 포함한다. 그리고 스트레스 동작 및 베리파이 동작의 완료 후, 제2 입력 노드(Vgn)와 제2 접지 노드(Gnd) 사이에 배치된 제2 보호 스위치(HVN5)를 턴 온하여, 브레이크다운이 발생한 제2 테스트 트랜지스터(LVN)를 통해 누설 전류가 흐르는 것을 방지할 수 있다.
다음으로 상기 방법은, 제3 스트레스 전압(V3)을 이용하여 예컨대 테스트 패턴(108)의 제3 테스트 트랜지스터(LVN)에 대한 스트레스 동작 및 베리파이 동작을 수행(S1107)한다. 스트레스 동작 및 베리파이 동작 수행을 위해 제3 전압 인가 노드(Vin3)와 제3 입력 노드(Vgn) 사이에 배치된 제3 입력 스위치(HVN8)를 턴 온한다.
이 때, 단계(S1107)는 도 12에 도시한 단계(S1103)의 경우와 마찬가지로, 제3 테스트 트랜지스터(LVN)에 대한 스트레스 동작과, 제3 테스트 트랜지스터(LVN)에 대한 베리파이 동작을, 브레이크다운이 발생할 때까지 반복하여 제3 트랜지스터(LVN)의 제3 브레이크다운 시간(t3)을 획득하는 것을 포함한다. 그리고 스트레스 동작 및 베리파이 동작의 완료 후, 제3 입력 노드(Vgn)와 제3 접지 노드(Gnd) 사이에 배치된 제3 보호 스위치(HVN9)를 턴 온하여, 브레이크다운이 발생한 제3 테스트 트랜지스터(LVN)를 통해 누설 전류가 흐르는 것을 방지할 수 있다.
다음으로 상기 방법은, 제1 브레이크다운 시간(t1) 내지 제3 브레이크다운 시간(t3)에 기초하여 외삽을 수행(S1109)하고, 외삽 결과에 해당하는 추세선을 이용하여 사용자 전압(Vuser)에 대한 브레이크다운 시간을 추정(S1111)하는 것을 포함한다.
이어서 도 13을 참조하면, 시점(t1, t2, t3)을 기준으로 제1 내지 제3 트랜지스터 각각의 게이트 전류의 값이 패스 전류(Ip) 수준에서 페일 전류(If) 수준으로 급격히 증가하였으므로, 시점(t1, t2, t3)에 제1 내지 제3 트랜지스터 각각에 대한 브레이크다운이 발생하였음을 알 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14를 참조하면, 도 11의 단계(S1103)는 제1 테스트 트랜지스터(LVN)에 대한 스트레스 동작과, 제1 테스트 트랜지스터(LVN)에 대한 베리파이 동작을, 일원화된 방식으로 동시에 수행(S11032)한다는 점이 도 12의 단계(S11031, S11033)와 다르다. 즉 단계(S1103)는 제1 테스트 트랜지스터(LVN)에 대해 스트레스 전압(Vstress)을 인가하면서 동시에 테스트 트랜지스터(LVN)의 상태를 확인하는 방식으로 구현될 수도 있다.
이 경우에도, 동시에 수행되는 스트레스 동작과 베리파이 동작의 완료 후, 제1 테스트 트랜지스터(LVN)를 통해 누설전류가 흐르는 것을 방지하기 위해 앞서 설명한 방법이 수행될 수 있다.
이제까지 설명한 본 발명의 다양한 실시예에 따르면, 인접한 메인 회로에 손상을 가하지 않으면서도 TDDB 특성을 테스트하는 테스트 회로를 온 칩으로 다이 상에 형성할 수 있다. 이에 따라 다이의 개수만큼의 데이터를 획득할 수 있게 되어 TDDB 특성에 대한 테스트를 보다 정확하고 정교하게 수행할 수 있다는 이점이 발생한다.
또한 스트레스 전압(Vstress)을 원하는 정확한 시점에 테스트 트랜지스터(LVN)에 제공할 수 있으므로, 이에 따라 TDDB 특성 테스트의 정확성을 더욱 높일 수 있다.
뿐만 아니라, 브레이크다운이 발생한 테스트 트랜지스터(LVN)를 통해 흐를 수 있는 누설 전류를 방지하여, 메인 회로(20)의 손상을 더욱 확실히 방지할 수 있을 뿐 아니라, 누설 전류로 인한 노이즈(noise) 발생으로 TDDB 특성 테스트의 품질을 떨어뜨릴 수 있는 위험을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치
10: 테스트 회로
12: 제어 회로
100, 102, 104, 106, 108, 110: 테스트 패턴
180: 전압 생성 회로
190: 칩 패드
20: 메인 회로
D, D1, D2, D3: 다이
P: 주변 영역
W: 웨이퍼

Claims (20)

  1. 스트레스 전압을 이용하여 TDDB(time-dependent dielectric breakdown) 특성을 테스트하기 위한 테스트 트랜지스터;
    상기 스트레스 전압이 인가되는 전압 인가 노드와, 상기 테스트 트랜지스터에 상기 스트레스 전압을 전달하는 입력 노드 사이에 배치된 입력 스위치; 및
    상기 입력 노드와 접지 노드 사이에 배치된 보호 스위치를 포함하는 테스트 회로를 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 입력 스위치는 입력 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 보호 스위치는 보호 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 보호 스위치 인에이블 신호는 상기 입력 스위치 인에이블 신호의 반전 신호인 반도체 장치.
  3. 제2항에 있어서,
    상기 입력 스위치는 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 반도체 장치.
  4. 제2항에 있어서,
    상기 보호 스위치는 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 전압 인가 노드에 상기 스트레스 전압을 인가하는 전압 생성 회로를 더 포함하고,
    상기 테스트 회로는 상기 전압 생성 회로와 상기 전압 인가 노드 사이에 배치되는 제1 스위치를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 스위치는 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 트랜지스터를 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 전압 인가 노드에 외부로부터 제공되는 사용자 스트레스 전압을 인가하는 칩 패드를 더 포함하고,
    상기 테스트 회로는 상기 칩 패드와 상기 전압 인가 노드 사이에 배치되는 제2 스위치를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 스위치는 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 트랜지스터를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 테스트 회로는, 칩을 동작시키는 메인 회로와 동일한 다이 상에 배치되되,
    상기 테스트 회로와 상기 메인 회로는 전기적으로 격리되는 반도체 장치.
  10. 스트레스 전압을 이용하여 TDDB(time-dependent dielectric breakdown) 특성을 테스트하기 위한 테스트 트랜지스터와,
    상기 스트레스 전압이 인가되는 전압 인가 노드와, 상기 테스트 트랜지스터에 상기 스트레스 전압을 전달하는 입력 노드 사이에 배치된 입력 스위치를 포함하는 테스트 회로; 및
    상기 테스트 회로에 인접하여 배치되고, 상기 테스트 회로와 전기적으로 격리된 메인 회로를 포함하고,
    상기 입력 스위치는 입력 스위치 인에이블 신호에 의해 게이팅되는 트랜지스터를 포함하고, 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 반도체 장치.
  11. 삭제
  12. 삭제
  13. 제10항에 있어서,
    상기 테스트 회로는 상기 입력 노드와 접지 노드 사이에 배치된 보호 스위치를 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 보호 스위치는 보호 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 보호 스위치 인에이블 신호는 상기 입력 스위치 인에이블 신호의 반전 신호인 반도체 장치.
  15. 제14항에 있어서,
    상기 보호 스위치는 상기 테스트 트랜지스터의 게이트 산화막보다 두꺼운 게이트 산화막을 포함하는 반도체 장치.
  16. 제1 입력 스위치 및 제1 보호 스위치를 포함하는 제1 테스트 패턴과, 제2 입력 스위치 및 제2 보호 스위치를 포함하는 제2 테스트 패턴을 포함하는 테스트 회로; 및
    칩을 동작시키는 메인 회로를 포함하고,
    상기 테스트 회로는 상기 메인 회로와 동일한 다이 상에 배치되되, 상기 메인 회로로부터 전기적으로 격리되고,
    상기 제1 입력 스위치는, 제1 스트레스 전압이 인가되는 제1 전압 인가 노드와, TDDB(time-dependent dielectric breakdown) 특성을 테스트하기 위한 제1 테스트 트랜지스터에 상기 제1 스트레스 전압을 전달하는 제1 입력 노드 사이에 배치되고,
    상기 제1 보호 스위치는, 상기 제1 입력 노드와 제1 접지 노드 사이에 배치되고,
    상기 제2 입력 스위치는, 상기 제1 스트레스 전압과 다른 제2 스트레스 전압이 인가되는 제2 전압 인가 노드와, 상기 TDDB 특성을 테스트하기 위한 제2 테스트 트랜지스터에 상기 제2 스트레스 전압을 전달하는 제2 입력 노드 사이에 배치되고,
    상기 제2 보호 스위치는, 상기 제2 입력 노드와 제2 접지 노드 사이에 배치되는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 입력 스위치는 제1 입력 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 제1 보호 스위치는 제1 보호 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 제1 보호 스위치 인에이블 신호는 상기 제1 입력 스위치 인에이블 신호의 반전 신호인 반도체 장치.
  18. 제16항에 있어서,
    상기 제2 입력 스위치는 제2 입력 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 제2 보호 스위치는 제2 보호 스위치 인에이블 신호에 게이팅되는 트랜지스터를 포함하고,
    상기 제2 보호 스위치 인에이블 신호는 상기 제2 입력 스위치 인에이블 신호의 반전 신호인 반도체 장치.
  19. 제1 전압 인가 노드와 제1 입력 노드 사이에 배치된 제1 입력 스위치를 턴 온하고, 상기 제1 전압 인가 노드에 제1 스트레스 전압을 인가하여, TDDB(time-dependent dielectric breakdown) 특성을 테스트하기 위한 제1 테스트 트랜지스터에 대한 스트레스 동작 및 베리파이(verify) 동작을 수행하고,
    상기 제1 테스트 트랜지스터에 대한 스트레스 동작 및 베리파이 동작 완료 후, 상기 제1 입력 노드와 제1 접지 노드 사이에 배치된 제1 보호 스위치를 턴 온하여 상기 제1 테스트 트랜지스터의 게이트, 소오스, 드레인 및 바디를 상기 제1 접지 노드에 연결하는 것을 포함하되,
    상기 제1 입력 노드는 상기 제1 입력 스위치와 상기 제1 테스트 트랜지스터 사이에 배치되어, 상기 제1 스트레스 전압을 상기 제1 테스트 트랜지스터에 전달하는 반도체 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 테스트 트랜지스터에 대한 스트레스 동작과, 상기 제1 테스트 트랜지스터에 대한 베리파이 동작을 반복하여 상기 제1테스트 트랜지스터의 제1 브레이크다운(breakdown) 시간을 획득하는 것을 더 포함하는 반도체 장치의 동작 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113552457B (zh) * 2020-04-03 2022-11-15 长鑫存储技术有限公司 测试电路及半导体测试方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080186049A1 (en) * 2007-02-02 2008-08-07 Commissariat A L'energie Atomique Process and circuit for improving the life duration of field-effect transistors
US20090267634A1 (en) 2008-04-25 2009-10-29 Agilent Technologies, Inc. Switch Module for Semiconductor Characteristic Measurement and Measurement Method of Semiconductor Characteristics
US20100252828A1 (en) * 2009-04-03 2010-10-07 Michael Grillberger Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process
JP2012507950A (ja) 2008-10-29 2012-03-29 クゥアルコム・インコーポレイテッド 改善されたｅｓｄ保護回路を有する増幅器
US20160226379A1 (en) 2015-01-29 2016-08-04 Qualcomm Incorporated Applying force voltage to switching node of disabled buck converter power stage
JP2017118414A (ja) 2015-12-25 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980034731A (ko) * 1996-11-08 1998-08-05 김영환 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법
KR100282432B1 (ko) * 1998-08-31 2001-02-15 김영환 티디디비(ｔｄｄｂ) 테스트 패턴 및 그를 이용한 모스캐패시터유전체막의 ｔｄｄｂ테스트방법
JP2001127126A (ja) 1999-10-28 2001-05-11 Mitsubishi Materials Silicon Corp 半導体素子の評価方法
KR100454118B1 (ko) * 2001-10-23 2004-10-26 삼성전자주식회사 반도체 메모리 장치 및 그것의 테스트 방법
US6724214B2 (en) 2002-09-13 2004-04-20 Chartered Semiconductor Manufacturing Ltd. Test structures for on-chip real-time reliability testing
US7031209B2 (en) * 2002-09-26 2006-04-18 Kilopass Technology, Inc. Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
DE10342997A1 (de) * 2003-09-17 2005-04-28 Infineon Technologies Ag Elektronischer Schaltkreis, Schaltkreis-Testanordnung und Verfahren zum Ermitteln der Funktionsfähigkeit eines elektronischen Schaltkreises
KR100904962B1 (ko) * 2007-05-31 2009-06-26 삼성전자주식회사 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법
US9037928B2 (en) 2012-01-01 2015-05-19 Mosys, Inc. Memory device with background built-in self-testing and background built-in self-repair
KR101711477B1 (ko) 2010-05-11 2017-03-14 삼성전자 주식회사 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법
CN103033728B (zh) * 2011-10-08 2015-07-29 中芯国际集成电路制造(上海)有限公司 经时击穿矩阵测试电路及测试方法
CN103852701B (zh) * 2012-12-04 2016-04-20 中芯国际集成电路制造(上海)有限公司 Mos晶体管测试电路及对应的测试方法
CN103347329B (zh) * 2013-06-22 2015-04-08 潍坊晶兰电源技术有限公司 一种led驱动电路
US9702926B2 (en) 2014-05-27 2017-07-11 Globalfoundries Inc. Methods, apparatus and system for screening process splits for technology development
US9331672B2 (en) * 2014-06-30 2016-05-03 STMicroelectronics (Shenzhen) R&D Co. Ltd Driver circuit with gate clamp supporting stress testing
US10012687B2 (en) 2014-08-29 2018-07-03 Globalfoundries Inc. Methods, apparatus and system for TDDB testing
US9778313B2 (en) 2014-09-08 2017-10-03 Texas Instruments Incorporated Devices under test
CN106898562A (zh) * 2015-12-18 2017-06-27 中芯国际集成电路制造(上海)有限公司 半导体结构以及测试栅极氧化层的击穿电压的方法
CN106226663B (zh) * 2016-08-22 2019-08-02 四川大学 一种可实现多路变频电机电磁线耐电晕测试的设备
US10014231B1 (en) * 2016-12-29 2018-07-03 Texas Instruments Incorporated Method and apparatus to model and monitor time dependent dielectric breakdown in multi-field plate gallium nitride devices
JP7175555B2 (ja) * 2018-03-09 2022-11-21 エイブリック株式会社 テスト回路及び半導体装置
CN111812472B (zh) * 2018-11-06 2021-07-30 长江存储科技有限责任公司 时间相关电介质击穿测试结构及其测试方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080186049A1 (en) * 2007-02-02 2008-08-07 Commissariat A L'energie Atomique Process and circuit for improving the life duration of field-effect transistors
US7683653B2 (en) 2007-02-02 2010-03-23 Commissariat A L'energie Atomique Process and circuit for improving the life duration of field-effect transistors
US20090267634A1 (en) 2008-04-25 2009-10-29 Agilent Technologies, Inc. Switch Module for Semiconductor Characteristic Measurement and Measurement Method of Semiconductor Characteristics
JP2012507950A (ja) 2008-10-29 2012-03-29 クゥアルコム・インコーポレイテッド 改善されたｅｓｄ保護回路を有する増幅器
US20100252828A1 (en) * 2009-04-03 2010-10-07 Michael Grillberger Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process
US20160226379A1 (en) 2015-01-29 2016-08-04 Qualcomm Incorporated Applying force voltage to switching node of disabled buck converter power stage
JP2017118414A (ja) 2015-12-25 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置

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