KR101711477B1 - 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 - Google Patents

반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 티디디비 테스트 구조는 두 개의 전극 사이에 유전체층이 형성된 제1 테스트 패턴을 갖는 제1 테스트 셀과, 상기 제1 테스트 셀과 떨어져서 형성되고 두 개의 전극 사이에 유전체층이 형성된 제2 테스트 패턴을 갖는 제2 테스트 셀과, 티디디비 테스트시 상기 제1 테스트 셀과 제2 테스트 셀간에 전기적으로 상호 간섭을 방지할 수 있는 배리어 영역을 구비한다. 상기 제1 테스트 셀은 상기 반도체 기판의 제1 도전형의 제1 웰 상에 형성되고, 상기 제2 테스트 셀은 상기 반도체 기판의 제1 도전형의 제2 웰 상에 형성되고, 상기 배리어 영역은 상기 반도체 기판의 상기 제1 웰 및 제2 웰 사이에 형성되고 상기 제1 도전형과 반대인 제2 도전형의 제3 웰이다.

Description

반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법{Time dependent dielectric breakdown (TDDB) test structure of semiconductor device and TDDB test method using the same}
본 발명은 반도체 소자의 테스트 구조 및 이를 이용한 테스트 방법에 관한 것으로, 보다 상세하게는 티디디비(Time dependent dielectric breakdown, TDDB) 테스트 진행시 정확히 유전체층이 파손되었는지를 확인할 수 있도록 하기 위한 반도체 소자의 티디디비 테스트 구조 및 이를 이용한 티디디비 테스트 방법에 관한 것이다.
반도체 소자가 신뢰성을 얻기 위하여 다양한 테스트를 수행한다. 그 중에서 티디디비(Time dependent dielectric breakdown, TDDB) 테스트를 들 수 있는데, 티디디비 테스트는 유전체층, 예컨대 게이트 유전체층이나 커패시터 유전체층의 브레이크다운 전압을 전기적으로 측정하여 평가하고, 유전체층이 파손될 수 있는 시간을 측정하고 평가하는 것이다. 반도체 소자가 고집적화되고, 유전체층, 예컨대 게이트 유전체층의 두께가 낮아짐으로 인해서 티디디비 테스트의 측정시간이 길어지고 있다.
더욱이, 티디디비 테스트 결과의 신뢰성을 높이기 위하여 반도체 기판 상에 복수개 형성된 테스트 패턴을 한번에 하나씩 티디디비 테스트를 수행하여야 하기 때문에. 티디디비 테스트의 측정 시간이 길어지고 있다.
본 발명이 해결하고자 하는 과제는 테스트 셀들간에 상호 간섭을 방지하면서도 테스트 패턴을 포함하는 테스트 셀을 복수개 측정할 수 있어 티디디비 테스트의 측정 시간을 줄일 수 있는 반도체 소자의 티디디비 테스트 구조를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 상술한 반도체 소자의 티디디비 테스트 구조를 이용한 티디디비 테스트 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 반도체 소자의 티디디비 테스트 구조는 두 개의 전극 사이에 유전체층이 형성된 제1 테스트 패턴을 갖는 제1 테스트 셀과, 제1 테스트 셀과 떨어져서 형성되고 두 개의 전극 사이에 유전체층이 형성된 제2 테스트 패턴을 갖는 제2 테스트 셀과, 티디디비 테스트시 제1 테스트 셀과 제2 테스트 셀간에 전기적으로 상호 간섭을 방지할 수 있는 배리어 영역을 구비하되, 상기 제1 테스트 셀은 상기 반도체 기판의 제1 도전형의 제1 웰 상에 형성되고, 상기 제2 테스트 셀은 상기 반도체 기판의 제1 도전형의 제2 웰 상에 형성되고, 상기 배리어 영역은 상기 반도체 기판의 상기 제1 웰 및 제2 웰 사이에 형성되고 상기 제1 도전형과 반대인 제2 도전형의 제3 웰이다.
배리어 영역은 제1 테스트 셀과 제2 테스트 셀을 전기적으로 분리하는 분리 영역일 수 있다. 배리어 영역은 제1 테스트 셀과 제2 테스트 셀에 티디디비 테스트를 위해 동시에 스트레스 전압이 인가될 때 제1 테스트 셀 및 제2 테스트 셀 사이의 전류 흐름을 방지할 수 있는 전류 흐름 방지 영역일 수 있다.
제1 테스트 셀 및 제2 테스트 셀을 구성하는 제1 테스트 패턴 및 제2 테스트 패턴은 하부 전극, 커패시터 유전체층, 및 상부 전극으로 구성된 커패시터 패턴일 수 있다. 제1 테스트 셀 및 제2 테스트 셀을 구성하는 제1 테스트 패턴 및 제2 테스트 패턴은 반도체 기판, 반도체 기판 상에 형성된 게이트 유전체층, 및 게이트 유전체층 상에 형성된 게이트 전극을 포함하는 게이트 패턴일 수 있다.
제1 테스트 셀 및 제2 테스트 셀은 고전압 테스트 셀 및 저전압 테스트 셀중 어느 하나일 수 있다. 제1 테스트 셀은 고전압 테스트 셀이고, 제2 테스트 셀은 저전압 테스트 셀일 수 있다.
본 발명의 다른 예에 의한 반도체 소자의 티디디비 테스트 구조는 반도체 기판 상에 제1 유전체층 및 제1 전극이 순차적으로 마련된 제1 테스트 패턴을 구비하는 제1 테스트 셀과, 제1 테스트 셀과 인접하여 반도체 기판 상에 제2 유전체층 및 제2 전극이 순차적으로 형성된 제2 테스트 패턴을 구비하는 제2 테스트 셀과, 티디디비 테스트시 제1 테스트 셀과 제2 테스트 셀간에 전기적으로 상호 간섭을 방지할 수 있는 배리어 영역을 구비한다.
상기 제1 테스트 셀은 상기 반도체 기판의 제1 도전형의 제1 웰 상에 형성되고, 상기 제2 테스트 셀은 상기 반도체 기판의 제1 도전형의 제2 웰 상에 형성되고, 상기 배리어 영역은 상기 반도체 기판의 상기 제1 웰 및 제2 웰 사이에 형성되고 상기 제1 도전형과 반대인 제2 도전형의 제3 웰이다.
삭제
제1 테스트 셀의 제1 전극과 제2 테스트 셀의 제2 전극에 동시에 스트레스 전압이 인가될 때 배리어 영역은 제1 테스트 셀과 제2 테스트 셀 사이의 전류 흐름을 방지할 수 있는 전류 흐름 방지 영역이고, 제1 테스트 셀의 제1 전극 또는 제2 테스트 셀의 제2 전극에 측정 전압이 인가될 때 배리어 영역은 제1 테스트 셀과 제2 테스트 셀을 전기적으로 분리할 수 있는 분리 영역일 수 있다.
상술한 다른 과제를 해결하기 위하여, 본 발명의 일 예에 의한 반도체 소자의 티디디비 테스트 방법은 유전체층을 사이에 두고 두 개의 전극이 형성된 테스트 패턴을 포함하는 테스트 셀을 복수개 포함하는 반도체 소자의 티디디비 테스트 구조를 준비하는 것을 포함한다. 테스트 셀들중 선택된 테스트 셀들 각각에 측정 전압을 인가하여 제1 리키지 전류값을 측정하는 제1 단계를 수행한다. 선택된 복수개의 테스트 셀들에 대해 동시에 스트레스 전압을 인가하는 제2 단계를 수행한다. 스트레스가 가해진 테스트 셀들 각각에 측정 전압을 인가하여 제2 리키지 전류값을 측정하는 제3 단계를 수행한다. 제2 단계 내지 제3 단계를 복수회 반복한다. 제2 단계 및 제3 단계를 복수회 반복한 후, 선택된 테스트 셀들 각각에서 측정된 제2 리키지 전류값과 제1 리키지 전류값의 차이값을 기준으로 선택된 테스트 셀들 각각을 구성하는 유전체층의 티디디비를 판단한다.
선택된 복수개의 테스트 셀들에 대해 동시에 스트레스 전압을 인가할 때, 테스트 셀들을 테스트 셀 구룹들로 분리하고 테스트 셀 구룹별로 스트레스 전압을 인가할 수 있다. 테스트 셀들은 고전압 테스트 셀 및 저전압 테스트 셀로 이루어지고, 고전압 테스트 셀은 저전압 테스트 셀에 비해 스트레스 전압 및 측정 전압이 더 크게 인가할 수 있다.
선택된 테스트 셀들 각각에서 측정된 제2 리키지 전류값과 제1 리키지 전류값의 차이값이 기준값을 초과할 경우 티디디비로 결정할 수 있다. 유전체층의 티디디비의 판단은 테스트 장치를 이용하여 수행하고, 테스트 장치는 테스트 셀들에 대해 동시로 스트레스 전압을 인가하거나 테스트 셀들에 선택적으로 측정 전압을 인가할 수 있는 스위칭 수단을 포함할 수 있다.
선택된 복수개의 테스트 셀들에 대해 동시에 스트레스 전압을 인가할 때 테스트 셀들 사이에는 배리어 영역이 형성되어 있어 테스트 셀들간에 전기적으로 상호 간섭이 방지될 수 있다. 선택된 복수개의 테스트 셀들에 대해 각각 측정 전압을 인가할 때 테스트 셀들 사이에는 배리어 영역이 형성되어 있어 테스트 셀들간에 전기적으로 상호 간섭이 방지될 수 있다. 테스트 패턴은 게이트 패턴 또는 커패시터 패턴일 수 있다.
본 발명에 의한 반도체 소자의 티디디비 테스트 구조는 티디디비 테스트시 제1 테스트 셀과 제2 테스트 셀 사이의 상호간섭을 방지할 수 있는 배리어 영역이 포함될 수 있다. 본 발명에 의한 티디디비 테스트 구조는 배리어 영역을 포함하므로 티디디비 테스트를 위해 제1 테스트 셀과 제2 테스트 셀에 동시에 스트레스 전압이 인가될 수 있고, 아울러서 상호 간섭 없이 제1 테스트 셀 및 제2 테스트 셀 각각에 측정 전압이 인가될 수 될 수 있다.
본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조는 테스트 셀별로 각각 테스트 공정을 수행하지 않고, 테스트 셀들에 동시에 스트레스 전압을 인가하고, 테스트 셀들 별로 각각 측정 전압을 인가하는 한번의 테스트 공정으로 티디디비 테스트를 수행하므로 테스트 시간을 대폭적으로 줄일 수 있다.
도 1 및 도 2는 각각 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조를 도시한 단면도 및 평면도이다.
도 3은 도 1과의 비교를 위한 비교예의 반도체 소자의 티디디비 테스트 구조를 도시한 단면도이다.
도 4 내지 도 7은 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 일 예를 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 다른 예를 설명하기 위한 도면들이다.
도 10 내지 도 13은 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 또 다른 예를 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 실시예에 의해 티디디비 테스트를 수행할 때 스트레스 전압 및 측정 전압을 인가할 반도체 소자의 티디디비 테스트 구조의 일부 단면도이다.
도 16은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 방법을 설명하기 위한 흐름도이다.
도 17은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 스트레스 전압 및 측정 전압을 인가하는 것을 보여주는 도면이다.
도 18은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 스트레스 전압 및 측정 전압을 인가한 경우의 테스트 셀의 리키지 전류값들을 보여주는 도면이다.
도 19는 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 테스트 셀들간 리키지 전류 차이값을 도시한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 및 도 2는 각각 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조를 도시한 단면도 및 평면도이다.
구체적으로, 본 발명의 반도체 소자의 티디디비 테스트 구조는 반도체 기판(10), 예컨대 실리콘 기판 상에 제1 테스트 셀(1) 및 제2 테스트 셀(3)을 포함한다. 반도체 기판(10)은 웨이퍼를 의미할 수 있다. 제1 테스트 셀(1) 및 제2 테스트 셀(3)은 예시적인 것으로, 반도체 기판(10) 상에는 복수개의 테스트 셀들이 형성되어 있다.
제1 테스트 셀(1)은 제1 테스트 패턴(23)을 포함한다. 제1 테스트 패턴(23)은 제1 유전체층(20a)의 티디디비를 측정하기 위한 것이다. 제1 테스트 패턴(23)은 제1 도전형의 제1 웰, 즉 P웰(12a)이 형성된 반도체 기판(10), 반도체 기판(10) 상에 형성된 제1 유전체층(20a) 및 제1 게이트 전극(22a)을 포함할 수 있다. 다시 말해, 제1 테스트 패턴(23)은 반도체 기판(10), 반도체 기판(10) 상에 형성된 제1 게이트 유전체층(20a), 및 제1 게이트 유전체층(20a) 상에 형성된 제1 게이트 전극(22a)을 포함하는 게이트 패턴일 수 있다. 제1 유전체층(20a)은 실리콘 산화막일 수 있다.
P웰이 형성된 반도체 기판(10)은 제1 테스트 패턴(23)에서 하부 전극이 될 수 있고, 게이트 전극(22a)은 상부 전극이 될 수 있다. 이에 따라, 제1 테스트 패턴(23)은 하부 전극, 커패시터 유전체층인 제1 유전체층(20a), 및 상부 전극으로 구성된 커패시터 패턴일 수 있다.
제1 테스트 패턴(23) 양측의 반도체 기판(10)에는 제1 도전형과 반대의 제2 도전형, 즉 N+ 불순물 영역(24a, 26a)이 형성될 수 있다. N+ 불순물 영역(24a)은 트랜지스터 구조에서는 소스 영역이 될 수 있다. N+ 불순물 영역(26a)은 트랜지스터 구조에는 드레인 영역이 될 수 있다. 제1 테스트 패턴(23)은 소자 분리 영역(18)으로 전기적으로 분리되어 있다. 제1 테스트 셀(1)의 소자 분리 영역(18)은 트랜치 절연막, 예컨대 산화막으로 형성될 수 있다. 제1 테스트 셀(1)의 P웰(12)과 인접한 반도체 기판(10)에는 제2 도전형의 웰, 즉 N웰(16)이 형성되어 있을 수 있다.
제2 테스트 셀(3)은 제1 테스트 셀(1)과 동일하게 형성될 수 있다. 제2 테스트 셀(3)은 제1 테스트 셀(1)과 인접하여 형성될 수 있다. 물론, 도 1과는 다르게 제2 테스트 셀(3)은 제1 테스트 셀(1)과 떨어져 형성될 수도 있다. 제2 테스트 셀(3)은 제2 테스트 패턴(25)을 포함한다. 제2 테스트 패턴(25)은 제2 유전체층(20b)의 티디디비를 측정하기 위한 것이다. 제2 테스트 패턴(25)은 제1 도전형의 제2 웰, 즉 P웰(12b)이 형성된 반도체 기판(10), 반도체 기판(10) 상에 형성된 제2 유전체층(20b) 및 게이트 전극(22b)을 포함할 수 있다. 다시 말해, 제2 테스트 패턴(25)은 반도체 기판(10), 반도체 기판(10) 상에 형성된 제2 게이트 유전체층(20b), 및 제2 게이트 유전체층(20b) 상에 형성된 제2 게이트 전극(22b)을 포함하는 게이트 패턴일 수 있다. 제2 유전체층(20b)은 실리콘 산화막일 수 있다.
P웰(16)이 형성된 반도체 기판(10)은 제2 테스트 패턴(25)에서 하부 전극이 될 수 있고, 게이트 전극(22b)은 상부 전극이 될 수 있다. 이에 따라, 제2 테스트 패턴(25)은 하부 전극, 커패시터 유전체층인 제2 유전체층(20b), 및 상부 전극으로 구성된 커패시터 패턴일 수 있다. 제2 테스트 패턴(25) 양측의 반도체 기판(10)에는 제1 도전형과 반대의 제2 도전형, 즉 N+ 불순물 영역(24b, 26b)이 형성될 수 있다. N+ 불순물 영역(24b)은 트랜지스터 구조에서는 소스 영역이 될 수 있다. N+ 불순물 영역(26b)은 트랜지스터 구조에서는 드레인 영역이 될 수 있다. 제2 테스트 패턴(25)은 소자 분리 영역(18)으로 전기적으로 분리되어 있다. 제2 테스트 셀(3)의 소자 분리 영역(18)은 트랜치 절연막, 예컨대 산화막으로 형성될 수 있다. 제2 테스트 셀(3)의 P웰(12)과 인접한 반도체 기판(10)에는 제2 도전형의 웰, 즉 N웰(16)이 형성되어 있을 수 있다.
본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조는 배리어 영역(14)을 포함한다. 배리어 영역(14)은 제1 테스트 셀(1)과 제2 테스트 셀(3)에 티디디비 테스트를 위해 동시에 스트레스 전압이 인가될 때 제1 테스트 셀(1)과 제2 테스트 셀(3) 사이의 전류 흐름을 방지할 수 있는 전류 흐름 방지 영역일 수 있다. 또한, 배리어 영역(14)은 제1 테스트 셀(1)의 제1 게이트 전극(22a) 또는 제2 테스트 셀(3)의 제2 게이트 전극(22b)에 각각 측정 전압이 인가될 때 제1 테스트 셀(1)과 제2 테스트 셀(3)을 전기적으로 분리할 수 있는 분리 영역일 수 있다. 배리어 영역(14)은 제1 테스트 셀(2)과 제2 테스트 셀(3)을 전기적으로 분리하는 분리 영역일 수 있다.
배리어 영역(14)은 제1 테스트 셀(1)과 제2 테스트 셀(3) 사이의 반도체 기판(10)에 P웰(12)과 반대 도전형의 제3 웰, 즉 N웰(14)로 구성할 수 있다. N웰(14)은 티디디비 테스트할 때 제1 테스트 셀(1)의 게이트 전극(22a) 및 제2 테스트 셀(3)의 게이트 전극(22b)에 동시에 스트레스 전압이 인가될 때, 화살표로 표시한 바와 같이 전류 흐름이 방지되어 제1 테스트 셀(2)과 제2 테스트 셀(3) 사이의 상호 간섭을 방지하는 역할을 수행할 수 있다. 또한, 배리어 영역(14)은 후술하는 바와 같이 티디디비 테스트를 위해 테스트 셀들(1, 3)에 측정 전압을 인가할 때 제1 테스트 셀(2)과 제2 테스트 셀(3) 사이의 상호 간섭을 방지하는 역할을 수행할 수 있다.
본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조는 제1 테스트 셀(1)과 제2 테스트 셀(3)에 티디디비 테스트를 위해 동시에 스트레스 전압이 인가될 수 있고, 제1 테스트 셀(1) 및 제2 테스트 셀(3) 각각에 측정 전압이 인가될 수 있다. 다시 말해, 본 발명의 실시예에 의한 티디디비 테스트 구조는 한번의 테스트에서 제1 테스트 셀(1)의 제1 게이트 전극(22a) 및 제2 테스트 셀(3)의 제2 게이트 전극(22b)에 동시에 스트레스 전압을 인가하고, 제1 테스트 셀(1) 및 제2 테스트 셀(3) 각각에 측정 전압이 인가되어 제1 유전체층(20a) 및 제2 유전체층(20b)의 티디디비를 얻을 수 있다. 이와 같이 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 구조는 여러번의 테스트 공정을 수행하지 않고 한번의 스트레스 전압을 인가하여 티디디비 테스트를 수행하므로 테스트 시간을 대폭적으로 줄일 수 있다.
도 3은 도 1과의 비교를 위한 비교예의 반도체 소자의 티디디비 테스트 구조를 도시한 단면도이다.
구체적으로, 도 3의 비교예의 반도체 소자의 티디디비 테스트 구조는 도 1의 실시예의 반도체 소자의 티디디비 테스트 구조와 비교할 때 배리어 영역(14)이 형성되지 않은 것을 제외하고는 거의 동일하다. 도 3의 비교예의 반도체 소자의 티디디비 테스트 구조는 제1 테스트 셀(1)과 제2 테스트 셀(3)에 티디디비 테스트를 위해 동시에 스트레스 전압이 인가될 때 제1 테스트 셀(1)과 제2 테스트 셀(3) 사이에는 화살표로 표시한 바와 같이 상호 간섭이 이루어진다.
예컨대, 티디디비 테스트를 위해 제2 테스트 셀(3)의 게이트 전극(22b)에 스트레스 전압이 인가되면 화살표로 표시한 바와 같이 전류 흐름이 발생하여 제1 테스트 셀(1)의 게이트 전극(22a)에 스트레스 전압이 인가될 수 있다. 물론, 제1 테스트 셀(1)의 게이트 전극(22a)으로부터 제2 테스트 셀(3)의 게이트 전극(22b)으로도 스트레스 전압이 인가될 수 있다.
티디디비 테스트시 제1 테스트 셀(1)과 제2 테스트 셀(3) 사이에 상호 간섭이 발생하면, 한번에 제1 테스트 셀(1)과 제2 테스트 셀(3)을 테스트하지 못하고 제1 테스트 셀(2)과 제2 테스트 셀(3)을 별도로 티디디비 테스트를 수행하여야 한다. 이렇게 되면, 테스트 시간이 길어져 반도체 소자의 생산성이 떨어지게 된다.
도 1 내지 도 3에서는 반도체 소자의 티디디비 테스트 구조를 반도체 기판(10) 상에 형성된 유전체층(20a, 20b) 및 게이트 전극(22a, 22b)을 예시적으로 설명하였으나, 반도체 소자의 티디디비 테스트 구조는 하부 전극, 유전체층 및 상부 전극이 형성되는 커패시터 구조일 수 있다. 유전체층이 상하부 전극 사이에 위치하고 있으면 티디디비 테스트를 수행할 수 있다. 이하에서는 커패시터 구조를 이용하여 티디디비 테스트를 수행하는 방법을 설명한다.
도 4 내지 도 7은 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 일 예를 설명하기 위한 도면들이다.
구체적으로, 도 4 및 도 5는 반도체 소자의 티디디비 테스트시 테스트 장치(40)를 이용하여 테스트 셀에 스트레스 전압을 인가하는 과정을 도시한 것이고, 도 6 및 도 7은 반도체 소자의 티디디비 테스트시 테스트 장치(40)를 이용하여 테스트 셀에 리키지 전류를 측정하기 위한 측정 전압을 인가하는 과정을 도시한 것이다. 티디디비 테스트를 위한 테스트 장치(40)는 테스트 셀들(44-1, 44-2...44-n, n은 정수)에 전압을 동시에 인가하거나, 선택적으로 전압을 인가할 수 있는 스위칭 수단(42)을 포함할 수 있다.
도 4 및 도 5를 참조하면, 테스트 셀들(44-1, 44-2...44-n)은 복수개 구비될 수 있고, 도 1 및 도 2에 도시한 바와 같이 테스트 셀들(44-1, 44-2...44-n) 사이에는 상호 간섭을 방지할 수 있는 배리어 영역이 형성되어 있다. 스위칭 수단(42)은 스위칭 회로일 수 있다. 본 발명의 실시예에 의한 티디디비 테스트시 측정 시간을 줄이기 위하여 테스트 셀들(44-1, 44-2...44-n)에 동시에 스트레스 전압(VS1, VS2.. VSn)을 인가한다. 개개의 테스트 셀들(44-1, 44-2...44-n)의 상하부 전극 사이에는 전류계가 설치될 수 있다.
도 6 및 도 7을 참조하면, 앞서 설명한 바와 같이 테스트 셀들(44-1, 44-2...44-n, n은 정수)에 동시에 스트레스 전압(VS1, VS2.. VSn, n은 정수)을 인가한 후에, 테스트 셀들(44-1, 44-2...44-n)간에 상호 간섭이 없도록 스위칭 수단(42)을 이용하여 개개의 테스트 셀들(44-1, 44-2...44-n)별로 리키지 전류 측정을 위한 측정 전압(Vm1, Vm2... Vmn, m 및 n은 정수)을 인가할 수 있다.
도 8 및 도 9는 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 다른 예를 설명하기 위한 도면들이다.
구체적으로, 도 8 및 도 9는 반도체 소자의 티디디비 테스트시 테스트 장치(40)를 이용하여 테스트 셀 그룹들(50-1, 50-2, 50-n, n은 정수)에 스트레스 전압을 인가하는 과정을 도시한 것이다. 도 8 및 도 9는 도 4 및 도 5와 비교할 때 테스트 셀들 각각에 스트레스 전압(VS1, VS2..VSn, n은 정수)을 동시에 인가하는 것이 아니고, 테스트 셀 그룹들(50-1, 50-2, 50-n, n은 정수) 각각에 스트레스 전압을 동시에 인가하는 것이다. 다시 말해서, 테스트 셀 그룹들(50-1, 50-2, 50-n) 각각은 복수개, 예컨대 4개의 테스트 셀로 묶고, 테스트 셀 그룹들(50-1, 50-2, 50-n) 각각에 스트레스 전압을 동시에 인가한다. 이렇게 하면, 보다 효율적으로 테스트 셀들 각각에 스트레스 전압을 인가할 수 있다.
그리고, 테스트 셀 구룹들(50-1, 50-2...50-n) 각각은 앞서 6 및 도 7에 설명한 바와 같이 서로 상호 간섭이 없도록 테스트 셀별로 리키지 전류 측정을 위한 측정 전압(Vm1, Vm2... Vmn, m 및 n은 정수)을 인가할 수 있다.
도 10 내지 도 13은 본 발명에 의한 반도체 소자의 티디디비 테스트 구조를 이용하여 티디디비 테스트를 수행할 수 있는 테스트 장치의 또 다른 예를 설명하기 위한 도면들이다.
구체적으로, 도 10 및 도 11은 반도체 소자의 티디디비 테스트시 테스트 장치(40)를 이용하여 테스트 셀에 스트레스 전압을 인가하는 과정을 도시한 것이고, 도 12 및 도 13은 반도체 소자의 티디디비 테스트시 테스트 장치(40)를 이용하여 테스트 셀에 리키지 전류를 측정하기 위한 측정 전압을 인가하는 과정을 도시한 것이다. 도 10 내지 도 13의 티디디비 테스트를 위한 테스트 장치(40)는 고전압 테스트 셀들(60-1,..60-n, n은 정수) 및 저전압 테스트 셀들((62-1,..62-n, n은 정수) 각각에 전압을 동시에 인가하거나, 선택적으로 전압을 인가할 수 있는 스위칭 수단(42)을 포함할 수 있다. 고전압 테스트 셀들(60-1,..60-n)은 저전압 테스트 셀(62-1,..62-n)에 비하여 유전체층의 두께가 두꺼워서 스트레스 전압 및 측정 전압이 더 크게 인가될 수 있다.
도 10 및 도 11을 참조하면, 고전압 테스트 셀(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n)은 복수개 구비될 수 있고, 앞서 설명한 바와 같이 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n) 사이에는 상호 간섭을 방지할 수 있는 배리어 영역이 형성되어 있다. 본 발명의 실시예에 의한 티디디비 테스트시 측정 시간을 줄이기 위하여 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n)에 동시에 스트레스 전압(VS1, VS2.. VSn)을 인가한다. 고전압 테스트 셀들(60-1,...60-n)은 스트레스 전압, 예컨대 10V를 인가할 수 있고, 저전압 테스트 셀들(62-1,..62-n)은 고전압 테스트 셀들(60-1,...60-n)에 비하여 작은 스트레스 전압, 예컨대 5V를 인가할 수 있다. 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n)의 상하부 전극 사이에는 전류계가 설치될 수 있다.
도 12 및 도 13을 참조하면, 앞서 설명한 바와 같이 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀(62-1,..62-n)에 동시에 스트레스 전압(VS1, VS2.. VSn, n은 정수)을 인가한 후에, 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n) 간에 상호 간섭이 없도록 스위칭 수단(42)을 이용하여 개개의 고전압 테스트 셀들(60-1,...60-n) 및 저전압 테스트 셀들(62-1,..62-n)별로 리키지 전류 측정을 위한 측정 전압(Vm1, Vm2... Vmn, m 및 n은 정수)을 인가할 수 있다. 고전압 테스트 셀들(60-1,...60-n)은 측정 전압, 예컨대 3.3V를 인가할 수 있고, 저전압 테스트 셀들(62-1,..62-n)은 고전압 테스트 셀들(60-1,...60-n)에 비하여 작은 측정 전압, 예컨대 1.5V를 인가할 수 있다.
도 14 및 도 15는 본 발명의 실시예에 의해 티디디비 테스트를 수행할 때 스트레스 전압 및 측정 전압을 인가할 반도체 소자의 티디디비 테스트 구조의 일부 단면도이다.
구체적으로, 도 14 및 도 15는 테스트 패턴(23, 25)을 포함하는 도 1의 일부 단면도이다. 도 1과 동일한 참조번호는 동일한 부재를 나타낸다. 도 14는 티디디비 테스트를 수행할 때 스트레스 전압을 인가하는 상태를 도시한 것이다. 도 14에서는 기판(10), P웰(12), N+ 불순물 영역(24, 26)은 접지하고, 게이트 전극(22)에 스트레스 전압(VS), 예컨대 5V를 인가하여 유전체층(20)의 티디디비를 테스트하는 것이다.
도 15는 티디디비 테스트를 수행할 때 측정 전압을 인가하는 상태를 도시한 것이다. 도 15에서는 기판(10), P웰(12) 및 N+ 불순물 영역(24, 26)은 접지하고, 게이트 전극(22)에 측정 전압 (Vm), 예컨대 1.5V를 인가하여 유전체층의 티디디비를 테스트하는 것이다.
도 16은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 방법을 설명하기 위한 흐름도이다.
구체적으로, 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트 방법은 앞서 도 1 및 도 2에 도시한 바와 같이 테스트 패턴을 구비하는 테스트 셀을 복수개 포함하는 반도체 소자의 티디디비 테스트 구조를 준비한다(스텝 102).
반도체 소자의 티디디비 테스트 구조는 앞서 설명한 바와 같이 테스트 셀들 간에 전류 흐름을 방지하여 상호 간섭을 억제 내지 제거할 수 있는 배리어 영역이 형성되어 있다. 본 발명에 의한 반도체 소자의 티디디비 테스트 구조는 앞서 설명한 바와 같이 상하부 전극 사이에 유전체층이 있는 커패시터 구조이면 모두다 본 발명을 적용할 수 있다. 테스트 셀들은 앞서 설명한 바와 같이 고전압 테스트 셀 및 저전압 테스트 셀을 포함할 수 있다.
복수개의 테스트 셀들중 선택된 테스트 셀들 각각에 도 15에 도시한 바와 같은 조건에서 측정 전압(Vm)을 인가하여 제1 리키지 전류값을 측정한다(스텝 112). 앞서 설명한 바와 같은 테스트 장치를 이용하고, 도 14에 도시한 바와 같은 조건에서 선택된 테스트 셀들에 동시에 스트레스 전압(Vs)을 인가한다(스텝 122).
다음에, 스트레스 전압이 가해진 테스트 셀들 각각에 도 15에 도시한 바와 같은 조건에서 측정 전압을 인가하여 스트레스 후 제2 리키지 전류값을 측정한다(스텝 132). 다음에, 스텝 122 및 스텝 132를 복수회 반복한다(스텝 142).
다음에, 선택된 셀들에서 각각 측정된 제2 리키지 전류값과 제1 리키지 전류값을 근거로 선택된 테스트 셀들을 구성하는 유전체층의 티디디비를 판단한다(스텝 152). 예컨대, 선택된 셀들에서 각각 측정된 제2 리키지 전류값과 제1 리키지 전류값의 차이값을 근거로 선택된 셀들을 구성하는 유전체층들의 티디디비, 즉 유전체층의 파손 시간을 판단한다.
도 17은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 스트레스 전압 및 측정 전압을 인가하는 것을 보여주는 도면이고, 도 18은 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 스트레스 전압 및 측정 전압을 인가한 경우의 테스트 셀의 리키지 전류값들을 보여주는 도면이고, 도 19는 본 발명의 실시예에 의한 반도체 소자의 티디디비 테스트시 테스트 셀들간 리키지 전류 차이값을 도시한 도면이다.
구체적으로, 도 17 내지 도 19는 편의상 두 개의 테스트 셀들을 이용하여 티디디비를 판단하는 것을 설명한다. 물론, 테스트 셀들이 복수개 일 경우에도 본 발명의 티디디비 테스트 방법이 적용될 수 있다.
도 17 및 도 18에 도시한 바와 같이, 제1 테스트 셀 및 제2 테스트 셀에 각각 측정 전압(Vm)을 인가하여 제1 리키지 전류값들을 측정한다. 반도체 소자의 테스트 셀이 도 1 및 도 2와 같은 구조일 경우에는, 도 15에 설명한 바와 같은 조건에서 테스트 셀들에 측정 전압을 인가하여 리키지 전류값을 측정한다.
다음에, 제1 테스트 셀 및 제2 테스트 셀에 동시에 스트레스 전압(Vs)을 인가한다. 반도체 소자의 테스트 셀이 도 1 및 도 2와 같은 구조일 경우에는, 도 14에 설명한 바와 같은 조건에서 테스트 셀들에 스트레스 전압을 인가한다.
계속하여, 스트레스 전압이 인가된 제1 테스트 셀 및 제2 테스트 셀에 앞서 설명한 바와 각각 측정 전압(Vm)을 인가하여 중간 리키지 전류값들을 측정한다. 이어서, 제1 테스트 셀 및 제2 테스트 셀에 동시에 스트레스 전압을 인가하고, 다시 측정 전압을 인가하여 제2 리키지 전류값들을 측정을 반복한다.
이와 같은 반복 과정을 통하여 도 19에 도시한 바와 같이 테스트 셀의 리키지 전류값들의 차이값(d), 예컨대 테스트 셀의 제2 리키지 전류값과 제1 리키지 전류값의 차이값과 시간과의 관계 그래프를 얻을 수 있다. 테스트 셀의 리키지 전류값의 차이값(d)이 기준값 이상일 경우에 특정 테스트 셀의 티디디비로 결정한다.
10: 반도체 기판, 1: 제1 테스트 셀, 3: 제2 테스트 셀, 23: 제1 테스트 패턴, 25: 제2 테스트 패, 12a, 12b: P웰, 14: N웰, 40: 테스트 장치, 42: 스위칭 수단, 44-1, 44-2...44-n: 테스트 셀들, 50-1, 50-2.. 50-n: 테스트 셀 구룹들, 60-1,..60-n: 고전압 테스트 셀, 62-1,..62-n: 저전압 테스트 셀

Claims (10)

  1. 두 개의 전극 사이에 유전체층이 형성된 제1 테스트 패턴을 갖는 제1 테스트 셀;
    상기 제1 테스트 셀과 떨어져서 형성되고 두 개의 전극 사이에 유전체층이 형성된 제2 테스트 패턴을 갖는 제2 테스트 셀; 및
    티디디비 테스트시 상기 제1 테스트 셀과 제2 테스트 셀간에 전기적으로 상호 간섭을 방지할 수 있는 배리어 영역을 구비하되,
    상기 제1 테스트 셀은 반도체 기판의 제1 도전형의 제1 웰 상에 형성되고, 상기 제2 테스트 셀은 상기 반도체 기판의 제1 도전형의 제2 웰 상에 형성되고, 상기 배리어 영역은 상기 반도체 기판의 상기 제1 웰 및 제2 웰 사이에 형성되고 상기 제1 도전형과 반대인 제2 도전형의 제3 웰인 것을 특징으로 하는 반도체 소자의 티디디비 테스트 구조.
  2. 제1항에 있어서, 상기 배리어 영역은 상기 제1 테스트 셀과 제2 테스트 셀에 티디디비 테스트를 위해 동시에 스트레스 전압이 인가될 때 상기 제1 테스트 셀 및 제2 테스트 셀 사이의 전류 흐름을 방지할 수 있는 전류 흐름 방지 영역인 것을 특징으로 하는 반도체 소자의 티디디비 테스트 구조.
  3. 삭제
  4. 반도체 기판 상에 제1 유전체층 및 제1 전극이 순차적으로 마련된 제1 테스트 패턴을 구비하는 제1 테스트 셀;
    상기 제1 테스트 셀과 인접하여 상기 반도체 기판 상에 제2 유전체층 및 제2 전극이 순차적으로 형성된 제2 테스트 패턴을 구비하는 제2 테스트 셀과; 및
    티디디비 테스트시 상기 제1 테스트 셀과 제2 테스트 셀간에 전기적으로 상호 간섭을 방지할 수 있는 배리어 영역을 구비하되,
    상기 제1 테스트 셀은 상기 반도체 기판의 제1 도전형의 제1 웰 상에 형성되고, 상기 제2 테스트 셀은 상기 반도체 기판의 제1 도전형의 제2 웰 상에 형성되고, 상기 배리어 영역은 상기 반도체 기판의 상기 제1 웰 및 제2 웰 사이에 형성되고 상기 제1 도전형과 반대인 제2 도전형의 제3 웰인 것을 특징으로 하는 반도체 소자의 티디디비 테스트 구조.
  5. 제4항에 있어서, 상기 제1 테스트 셀의 제1 전극과 상기 제2 테스트 셀의 제2 전극에 동시에 스트레스 전압이 인가될 때 상기 배리어 영역은 상기 제1 테스트 셀과 제2 테스트 셀 사이의 전류 흐름을 방지할 수 있는 전류 흐름 방지 영역이고, 상기 제1 테스트 셀의 제1 전극 또는 상기 제2 테스트 셀의 제2 전극에 측정 전압이 인가될 때 상기 배리어 영역은 상기 제1 테스트 셀과 제2 테스트 셀을 전기적으로 분리할 수 있는 분리 영역인 것을 특징으로 하는 반도체 소자의 티디디비 테스트 구조.
  6. 유전체층을 사이에 두고 두 개의 전극이 형성된 테스트 패턴을 포함하는 테스트 셀을 복수개 포함하는 반도체 소자의 티디디비 테스트 구조를 준비하고;
    상기 테스트 셀들중 선택된 테스트 셀들 각각에 측정 전압을 인가하여 제1 리키지 전류값을 측정하는 제1 단계;
    상기 선택된 복수개의 테스트 셀들에 대해 동시에 스트레스 전압을 인가하는 제2 단계;
    상기 스트레스가 가해진 테스트 셀들 각각에 측정 전압을 인가하여 제2 리키지 전류값을 측정하는 제3 단계;
    상기 제2 단계 내지 제3 단계를 복수회 반복하는 단계; 및
    상기 제2 단계 및 제3 단계를 복수회 반복한 후, 선택된 테스트 셀들 각각에서 측정된 제2 리키지 전류값과 제1 리키지 전류값의 차이값을 기준으로 상기 선택된 테스트 셀들 각각을 구성하는 유전체층의 티디디비를 판단하는 것을 특징으로 하는 반도체 소자의 티디디비 테스트 방법.
  7. 제6항에 있어서, 상기 선택된 복수개의 테스트 셀들에 대해 동시에 스트레스 전압을 인가할 때, 상기 테스트 셀들을 테스트 셀 구룹들로 분리하고 상기 테스트 셀 구룹별로 스트레스 전압을 인가하는 것을 특징으로 하는 반도체 소자의 티디디비 테스트 방법.
  8. 제6항에 있어서, 상기 테스트 셀들은 고전압 테스트 셀 및 저전압 테스트 셀로 이루어지고, 상기 고전압 테스트 셀은 상기 저전압 테스트 셀에 비해 스트레스 전압 및 측정 전압이 더 크게 인가되는 것을 특징으로 하는 반도체 소자의 티디디비 테스트 방법.
  9. 제6항에 있어서, 상기 선택된 테스트 셀들 각각에서 측정된 상기 제2 리키지 전류값과 제1 리키지 전류값의 차이값이 기준값을 초과할 경우 티디디비로 결정하는 것을 특징으로 하는 반도체 소자의 티디디비 테스트 방법.
  10. 제6항에 있어서, 상기 유전체층의 티디디비의 판단은 테스트 장치를 이용하여 수행하고, 상기 테스트 장치는 상기 테스트 셀들에 대해 동시로 스트레스 전압을 인가하거나 상기 테스트 셀들에 선택적으로 측정 전압을 인가할 수 있는 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 소자의 티디디비 테스트 방법.
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