CN103941171B - 半导体测试结构及测试方法 - Google Patents
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Abstract
一种半导体测试结构及测试方法，所述半导体测试结构包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，有利于评估栅介质层的质量，有利于提高测试结果的精确性。
Description
技术领域
本发明涉及半导体测试领域，特别涉及一种半导体测试结构及测试方法。
背景技术
随着超大规模集成电路的集成度的不断提高，MOS晶体管的尺寸不断变小，根据按比例缩小法则，MOS晶体管的栅极的栅介质层的厚度也在不断变薄。但由于MOS晶体管的栅极电压不会持续降低，因此较强的电场强度对所述栅介质层的影响变得越来越突出。栅介质层的电学性能变差会导致MOS晶体管的电学参数变得不稳定，例如：阈值电压发生漂移、跨导降低、漏电流增加、甚至可能造导致栅介质层发生击穿。
目前，为了检测栅介质层的电学性能，通常需要对栅介质层进行与时间相关电介质击穿（Time Dependent Dielectric Breakdown，TDDB）和瞬时击穿（Time ZeroDielectric Breakdown，TZDB）测试。将待检测MOS晶体管的源极、漏极和衬底接地，并检测信号施加在所述待检测MOS晶体管的栅极上，对栅介质层进行TDDB测试和TZDB测试。
在现有技术中，MOS晶体管的栅介质层进行测试通常包括对单独设置的一个MOS晶体管的栅介质层进行测试或对矩阵密集排列的若干MOS晶体管的栅介质层进行测试，但利用所述两种测试的精确性都不高。MOS晶体管的栅介质层的可靠性受其周边版图环境的影响越来越大。
更多关于栅介质层的电学性能的检测请参考专利号为US7851793B2的美国专利文献。
发明内容
本发明解决的问题是提供一种半导体测试结构及测试方法，从而可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析。
为解决上述问题，本发明技术方案提供了一种半导体测试结构，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。
可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-2)(M-2)，且2N+2M-4=(N-2)(M-2)。
可选的，所述矩阵为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。
可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-4)(M-4)，且2N+2M-4=(N-4)(M-4)。
可选的，所述矩阵为7×22矩阵、8×14矩阵、14×8矩阵或22×7矩阵。
可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-6)(M-6)，且2N+2M-4=(N-6)(M-6)。
本发明技术方案还提供了一种利用所述半导体测试结构的测试方法，包括：在所述第一测试端施加测试信号，利用所述测试信号对第一MOS晶体管的栅介质层进行测试；在所述第二测试端施加测试信号，利用所述测试信号对第二MOS晶体管的栅介质层进行测试。
与现有技术相比，本发明具有以下优点：
通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。
附图说明
图1和图2是本发明实施例的半导体检测结构的结构示意图。
具体实施方式
发明人发现，即使单独设置的MOS晶体管和呈矩阵密集排列的若干MOS晶体管这两种MOS晶体管的类型、尺寸、形成工艺都相同，最终对栅介质层进行TDDB测试和TZDB测试的测试结果也会不相同。发明人经过研究发现，单独设置的MOS晶体管由于周围没有其他MOS晶体管，在制作工艺中更容易受到周围半导体结构所造成的影响，使得单独设置的MOS晶体管的电学性能稳定性不佳，很容易形成不符合失效寿命标准的MOS晶体管。而对于呈矩阵密集排列的若干MOS晶体管，位于中间位置的MOS晶体管的周围都形成有MOS晶体管，而位于最边缘位置的MOS晶体管只有一侧具有MOS晶体管，不同位置对应的MOS晶体管图形密度不同。而由于半导体制作工艺中具有负载效应，不同位置的MOS晶体管图形密度使得对应位置的反应气体浓度不相同，较大的图形密度会耗尽更多的反应气体，使得对应位置的反应气体变得稀薄，刻蚀速率较慢或沉积速率较慢。因此，即使形成位于同一矩阵的MOS晶体管的形成工艺相同，所述位于边缘位置和位于中间位置的MOS晶体管实际形成的栅介质层的电学性能也会不同，因此需要分别对位于矩阵中间位置的MOS晶体管和位于矩阵边缘位置的第二MOS晶体管分别进行测试，从而分别获得位于矩阵中间位置的MOS晶体管和位于矩阵边缘位置的MOS晶体管对应的栅介质层的电学参数，有利于提高测试结果的精确度，更有利于评估栅介质层的质量。
为此，本发明实施例提供了一种半导体测试结构及测试方法，所述半导体测试结构包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
本发明第一实施例首先提供了一种半导体测试结构，请参考图1，具体包括：第一测试端S1、第二测试端S2和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，所述第二MOS晶体管位于所述矩阵的最边缘位置，且所述第二MOS晶体管的栅极与第二测试端S2相连接，所述第一MOS晶体管位于所述矩阵的中间位置，且所述MOS晶体管中除了第二MOS晶体管外都为第一MOS晶体管，所述第一MOS晶体管的栅极与第一测试端S1相连接。
所述半导体测试结构的所有MOS晶体管的尺寸、结构、材料、类型都相同，即所有的MOS晶体管都统一为PMOS晶体管或NMOS晶体管，所述栅极、源区、漏区的尺寸、材料都相同，所述MOS晶体管都统一形成有应力材料或没有形成应力材料，所述栅极结构统一为多晶硅栅极或金属栅极，所述栅介质层统一为相同厚度的栅氧化层或高K栅介质材料层。且所述MOS晶体管都在同一形成工艺中形成，使得第一MOS晶体管与第二MOS晶体管的区别仅在于第一MOS晶体管的周围都形成有MOS晶体管，而所述第二MOS晶体管仅一侧形成有MOS晶体管。
由于不同位置的MOS晶体管图形密度使得对应位置的反应气体浓度不相同，较大的图形密度会耗尽更多的反应气体，使得对应位置的反应气体变得稀薄，刻蚀速率较慢或沉积速率较慢。由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，因此，即使形成所述第一MOS晶体管和第二MOS晶体管的工艺相同，实际形成的所述第一MOS晶体管与第二MOS晶体管栅介质层的电学性能也会不同，因此需要分别对位于矩阵中间区域的第一MOS晶体管和位于矩阵边缘区域的第二MOS晶体管分别进行测试，从而使得测得的失效时间和击穿电压与真实的结果更接近，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。
所述第一MOS晶体管的数量与第二MOS晶体管的数量相同，且所述第一MOS晶体管、第二MOS晶体管的数量与所述半导体测试结构的测试精度相对应。在其中一个实施例中，所述栅介质层的测试精度为10%，即不能有大于或等于10%的MOS晶体管的栅介质层的质量低于测试标准，因此，所述第一MOS晶体管、第二MOS晶体管的数量小于或等于10个，当至少有一个MOS晶体管的栅介质层的质量低于测试标准时，即当第一个MOS晶体管击穿时，对应的失效时间和击穿电压低于测试标准，即表明所述第一MOS晶体管或第二MOS晶体管的栅介质层的要求不符合规定。
在本实施例中，所述矩阵为N×M矩阵，所述第一MOS晶体管的数量为(N-2)(M-2)，所述第二MOS晶体管的数量为2N+2M-4，且由于所述第一MOS晶体管的数量与第二MOS晶体管的数量相同，使得2N+2M-4=(N-2)(M-2)，从而可以获得所述矩阵的行数和对应的列数。在本实施例中，所述矩阵可以为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。在其他实施例中，所述矩阵也可以为其他行数、列数的矩阵，且N、M越大，对应的第一MOS晶体管的数量、第二MOS晶体管的数量越大，对应的测试精度也可以越高。
第二实施例
本发明第二实施例提供了一种半导体测试结构，请参考图2，具体包括：第一测试端S1、第二测试端S2和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管、第二MOS晶体管和第三MOS晶体管，所述第二MOS晶体管位于所述矩阵的最边缘位置，且所述第二MOS晶体管的栅极与第二测试端S2 相连接；所述第一MOS晶体管位于所述矩阵的最中间位置，所述第一MOS晶体管的栅极与第一测试端S1相连接，所述第二MOS晶体管与第一MOS晶体管之间具有至少一圈第三MOS晶体管，使得形成所述第一MOS晶体管时的反应气体的浓度完全不会受到矩阵边缘的影响。
所述半导体测试结构的所有MOS晶体管的尺寸、结构、材料、类型都相同，即所有的MOS晶体管都统一为PMOS晶体管或NMOS晶体管，所述栅极、源区、漏区的尺寸、材料都相同，所述MOS晶体管都统一形成有应力材料或没有形成应力材料，所述栅极结构统一为多晶硅栅极或金属栅极，所述栅介质层统一为相同厚度的栅氧化层或高K栅介质材料层。且所述MOS晶体管都在同一形成工艺中形成，使得第一MOS晶体管与第二MOS晶体管的区别仅在于第一MOS晶体管的周围都形成有MOS晶体管，而所述第二MOS晶体管仅一侧形成有MOS晶体管。
在本实施例中，所述第一MOS晶体管的数量与第二MOS晶体管的数量相同。所述矩阵为N×M矩阵，所述第一MOS晶体管的数量为(N-4)(M-4)，所述第二MOS晶体管的数量为2N+2M-4，且由于所述第一MOS晶体管的数量与第二MOS晶体管的数量相同，使得2N+2M-4=(N-4)(M-4)，从而可以获得所述矩阵的行数和对应的列数。在本实施例中，所述矩阵可以为7×22矩阵、8×14矩阵、14×8矩阵或22×7矩阵。在其他实施例中，所述矩阵也可以为其他行数、列数的矩阵，且N、M越大，对应的第一MOS晶体管的数量、第二MOS晶体管的数量越大，对应的测试精度也可以越高。
在其他实施例中，所述第二MOS晶体管与第一MOS晶体管之间具有两圈第三MOS晶体管，即所述矩阵为N×M矩阵，所述第一MOS晶体管的数量为(N-6)(M-6)，所述第二MOS晶体管的数量为2N+2M-4，且使得2N+2M-4=(N-6)(M-6)，从而可以获得所述矩阵的行数和对应的列数。
本发明实施例还提供了一种利用所述半导体测试结构的测试方法，包括：在所述第一测试端施加测试信号，利用所述测试信号对第一MOS晶体管的栅介质层进行测试；在所述第二测试端施加测试信号，利用所述测试信号对第二MOS晶体管的栅介质层进行测试。
所述测试包括利用测试信号对第一MOS晶体管、第二MOS晶体管的栅介质层进行与时间相关电介质击穿测试和瞬时击穿测试，其中，所述对第一MOS晶体管的栅介质层进行测试的测试信号与对第二MOS晶体管的栅介质层进行测试的测试信号相同。所述测试信号为恒定电流、恒定电压、斜坡电流或斜坡电压其中的一种
其中，对所述第一MOS晶体管的栅介质层进行与时间相关电介质击穿测试的具体步骤包括：将所述测试信号施加在第一测试端，所述测试信号为恒定电流、恒定电压、斜坡电流或斜坡电压其中的一种，在本实施例中，所述测试信号为恒定电压；直到其中一个第一MOS晶体管的栅介质层发生击穿，获得对应的失效时间，所述失效时间为第一MOS晶体管从栅极施加电压到最终有一个发生击穿的时间。将所述失效时间与标准失效时间进行比较，判断所述第一MOS晶体管的栅介质层的质量是否符合标准。
对所述第二MOS晶体管的栅介质层进行瞬时击穿测试的具体步骤包括：将所述测试信号施加在第二测试端，在本实施例中，所述测试信号为恒定电压；直到其中一个第二MOS晶体管的栅介质层发生击穿，获得对应的失效时间，所述失效时间为第二MOS晶体管从栅极施加电压到最终有一个发生击穿的时间。将所述失效时间与标准失效时间进行比较，判断所述第二MOS晶体管的栅介质层的质量是否符合标准。
其中，对所述第一MOS晶体管的栅介质层进行瞬时击穿测试的具体步骤包括：将所述测试信号施加在第一测试端，所述测试信号为斜坡电流或斜坡电压其中的一种，在本实施例中，所述测试信号为斜坡电压；直到其中一个第一MOS晶体管的栅介质层发生击穿，获得对应的击穿电压。将所述击穿电压与标准击穿电压进行比较，判断所述第一MOS晶体管的栅介质层的质量是否符合标准。
对所述第二MOS晶体管的栅介质层进行瞬时击穿测试的具体步骤包括：将所述测试信号施加在第二测试端，在本实施例中，所述测试信号为斜坡电压；直到其中一个第二MOS晶体管的栅介质层发生击穿，获得对应的击穿电压。将所述击穿电压与标准击穿电压进行比较，判断所述第二MOS晶体管的栅介质层的质量是否符合标准。
所述测试方法通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (14)
1.一种半导体测试结构，其特征在于，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。
2.如权利要求1所述的半导体测试结构，其特征在于，所述第二MOS晶体管位于所述矩阵的最边缘位置，且所述第一MOS晶体管为除去所述第二MOS晶体管后剩余的MOS晶体管。
3.如权利要求2所述的半导体测试结构，其特征在于，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-2)(M-2)，且2N+2M-4＝(N-2)(M-2)。
4.如权利要求3所述的半导体测试结构，其特征在于，所述矩阵为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。
5.如权利要求1所述的半导体测试结构，其特征在于，所述第二MOS晶体管位于所述矩阵的最边缘位置，所述第一MOS晶体管位于所述矩阵的最中间位置，所述第二MOS晶体管与第一MOS晶体管之间具有至少一圈第三MOS晶体管。
6.如权利要求5所述的半导体测试结构，其特征在于，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-4)(M-4)，且2N+2M-4＝(N-4)(M-4)。
7.如权利要求6所述的半导体测试结构，其特征在于，所述矩阵为7×22矩阵、8×14矩阵、14×8矩阵或22×7矩阵。
8.如权利要求5所述的半导体测试结构，其特征在于，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-6)(M-6)，且2N+2M-4＝(N-6)(M-6)。
9.如权利要求1所述的半导体测试结构，其特征在于，所述第一MOS晶体管的数量和第二MOS晶体管的数量相同。
10.如权利要求1所述的半导体测试结构，其特征在于，所述第一MOS晶体管、第二MOS晶体管的数量与所述半导体测试结构的测试精度相对应。
11.如权利要求1所述的半导体测试结构，其特征在于，所述MOS晶体管的尺寸、结构、材料、类型、形成工艺相同。
12.一种利用如权利要求1所述的半导体测试结构的测试方法，其特征在于，包括：
在所述第一测试端施加测试信号，利用所述测试信号对第一MOS晶体管的栅介质层进行测试；
在所述第二测试端施加测试信号，利用所述测试信号对第二MOS晶体管的栅介质层进行测试。
13.如权利要求12所述的测试方法，其特征在于，利用所述测试信号对第一MOS晶体管、第二MOS晶体管进行与时间相关电介质击穿测试和瞬时击穿测试。
14.如权利要求12所述的测试方法，其特征在于，所述测试信号为恒定电流、恒定电压、斜坡电流或斜坡电压。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |